JP3001454B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000005856 abnormality Effects 0.000 description 22
- 238000001514 detection method Methods 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 239000000758 substrate Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 102200091804 rs104894738 Human genes 0.000 description 1
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
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- G11C5/00—Details of stores covered by group G11C11/00
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
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- H01L31/0216—Coatings
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- H01L31/02164—Coatings for devices characterised by at least one potential jump barrier or surface barrier for filtering or shielding light, e.g. multicolour filters for photodetectors for shielding light, e.g. light blocking layers, cold shields for infrared detectors
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Electromagnetism (AREA)
- Manufacturing & Machinery (AREA)
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Description
【０００１】
【発明の属する技術分野】この発明は、紫外線が照射さ
れたことを検出する紫外線検出部を備えた半導体装置に
関する。
れたことを検出する紫外線検出部を備えた半導体装置に
関する。
【０００２】
【従来の技術】例えば通信機能を重視した携帯型のコン
ピュータにおける外部記憶装置として、現在、電気的に
書き込み及び消去可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）が用いられるようになってきている。この、ＥＥＰ
ＲＯＭは、個々のメモリセルの書き込み，消去が、電気
的に行えるという利点がある。しかしながら、このＥＥ
ＰＲＯＭは、蓄えられたデータが、紫外線の照射によっ
て自然に消去されてしまうという問題がある。このた
め、従来では、文献（実開平５−３８９１５号公報）に
示されているように、ＥＥＰＲＯＭセル上に遮光膜を備
えて、データの消去の原因となる紫外線の進入を遮断す
るようにしていた。
ピュータにおける外部記憶装置として、現在、電気的に
書き込み及び消去可能な不揮発性メモリ（ＥＥＰＲＯ
Ｍ）が用いられるようになってきている。この、ＥＥＰ
ＲＯＭは、個々のメモリセルの書き込み，消去が、電気
的に行えるという利点がある。しかしながら、このＥＥ
ＰＲＯＭは、蓄えられたデータが、紫外線の照射によっ
て自然に消去されてしまうという問題がある。このた
め、従来では、文献（実開平５−３８９１５号公報）に
示されているように、ＥＥＰＲＯＭセル上に遮光膜を備
えて、データの消去の原因となる紫外線の進入を遮断す
るようにしていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来で
は、例えばＥＥＰＲＯＭセル上に遮光膜を備えるように
しているため、この遮光膜に損傷があり、下部のＥＥＰ
ＲＯＭセルに紫外線などが当たってしまう状況となって
も、半導体装置全体としては動作してしまう。このた
め、このような場合では、一部のメモリセルのデータは
意図せずに消去されていることになるが、この状態は動
作上では異常として検出されない。従って、記憶されて
いるデータの一部に異常が発生した状態で、そのＥＥＰ
ＲＯＭが備えられた半導体装置が使用されることにな
る。例えば、前述したように、このＥＥＰＲＯＭはコン
ピュータの外部記憶装置として用いられるが、上述のよ
うに格納しておいたデータが検知されない状態で自然に
破壊されては、この破壊されたデータのためにコンピュ
ータが暴走してしまうことになる。
は、例えばＥＥＰＲＯＭセル上に遮光膜を備えるように
しているため、この遮光膜に損傷があり、下部のＥＥＰ
ＲＯＭセルに紫外線などが当たってしまう状況となって
も、半導体装置全体としては動作してしまう。このた
め、このような場合では、一部のメモリセルのデータは
意図せずに消去されていることになるが、この状態は動
作上では異常として検出されない。従って、記憶されて
いるデータの一部に異常が発生した状態で、そのＥＥＰ
ＲＯＭが備えられた半導体装置が使用されることにな
る。例えば、前述したように、このＥＥＰＲＯＭはコン
ピュータの外部記憶装置として用いられるが、上述のよ
うに格納しておいたデータが検知されない状態で自然に
破壊されては、この破壊されたデータのためにコンピュ
ータが暴走してしまうことになる。
【０００４】この発明は、以上のような問題点を解消す
るためになされたものであり、紫外線などの影響でその
特性が変化する素子から構成された半導体装置におい
て、紫外線がその素子に照射された状態を電気的に検出
できるようにすることを目的とする。
るためになされたものであり、紫外線などの影響でその
特性が変化する素子から構成された半導体装置におい
て、紫外線がその素子に照射された状態を電気的に検出
できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】この発明の半導体装置
は、紫外線が照射されると電気的特性が変化し、その状
態が保持される第１の素子と、その第１の素子と同一の
構成で形成された第２の素子とを備え、第１の素子上に
は紫外線を減衰させる遮光体を形成し、加えて、第１の
素子と第２の素子との電気特性を比較して異なるときは
その状態が出力される比較手段を備えるようにした。従
って、この半導体装置では、紫外線が照射されると、第
１の素子と第２の素子とでは紫外線の照射状態が異な
る。
は、紫外線が照射されると電気的特性が変化し、その状
態が保持される第１の素子と、その第１の素子と同一の
構成で形成された第２の素子とを備え、第１の素子上に
は紫外線を減衰させる遮光体を形成し、加えて、第１の
素子と第２の素子との電気特性を比較して異なるときは
その状態が出力される比較手段を備えるようにした。従
って、この半導体装置では、紫外線が照射されると、第
１の素子と第２の素子とでは紫外線の照射状態が異な
る。
【０００６】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の構成を示す構成図である。この半導体装置は、図１
（ａ）に示すように、セル１と比較セル２と検知手段３
とから構成した紫外線検出部を備えるようにしたもので
ある。そして、セル１は、メモリ素子１１とそのドレイ
ン側に接続する抵抗１２とから構成する。また、メモリ
素子１１上部には、たとえばアルミニウムからなる遮光
体１１ａを形成する。また、比較セル２は、比較メモリ
素子２１と、そのドレイン側に接続する抵抗２２とから
構成する。
参照して説明する。 実施の形態１ 図１は、この発明の第１の実施の形態における半導体装
置の構成を示す構成図である。この半導体装置は、図１
（ａ）に示すように、セル１と比較セル２と検知手段３
とから構成した紫外線検出部を備えるようにしたもので
ある。そして、セル１は、メモリ素子１１とそのドレイ
ン側に接続する抵抗１２とから構成する。また、メモリ
素子１１上部には、たとえばアルミニウムからなる遮光
体１１ａを形成する。また、比較セル２は、比較メモリ
素子２１と、そのドレイン側に接続する抵抗２２とから
構成する。
【０００７】また、異常検知手段３は、メモリ素子１１
および抵抗１２の間の信号と、比較メモリ素子２１およ
び抵抗２２の間の信号とを比較し、その差が所定値以上
になったときに異常と判断して異常検出信号を出力する
ものである。なお、抵抗１２，２２には電源が供給さ
れ、メモリ素子１１および比較メモリ素子２１のソース
側は接地に接続している。そして、この半導体装置にお
いては、図示していないが、他に、電気的に書き込み及
び消去可能な不揮発性メモリ（ＥＥＰＲＯＭ）などが形
成されており、例えば、異常検知手段３から異常検出信
号が出力されると、それらの動作が停止されるようにな
っている。
および抵抗１２の間の信号と、比較メモリ素子２１およ
び抵抗２２の間の信号とを比較し、その差が所定値以上
になったときに異常と判断して異常検出信号を出力する
ものである。なお、抵抗１２，２２には電源が供給さ
れ、メモリ素子１１および比較メモリ素子２１のソース
側は接地に接続している。そして、この半導体装置にお
いては、図示していないが、他に、電気的に書き込み及
び消去可能な不揮発性メモリ（ＥＥＰＲＯＭ）などが形
成されており、例えば、異常検知手段３から異常検出信
号が出力されると、それらの動作が停止されるようにな
っている。
【０００８】また、メモリ素子１１は、例えば、図１
（ｂ）に示すように構成されていればよい。このメモリ
素子１１の構成を説明すると、まず、ｐ形の半導体基板
１０１上に、ｎ形の不純物が導入されたソース１０２お
よびドレイン１０３が配置されている。そして、それら
に挾まれた領域の上に、ゲート絶縁膜１０４を介して、
周囲から電気的に絶縁されたフローティングゲート１０
５が形成され、その上に絶縁膜１０６を介して制御ゲー
ト１０７が形成された構成となっている。なお、フロー
ティングゲート１０５および制御ゲート１０７は、高濃
度に不純物が導入されたポリシリコンから構成されてい
るものである。
（ｂ）に示すように構成されていればよい。このメモリ
素子１１の構成を説明すると、まず、ｐ形の半導体基板
１０１上に、ｎ形の不純物が導入されたソース１０２お
よびドレイン１０３が配置されている。そして、それら
に挾まれた領域の上に、ゲート絶縁膜１０４を介して、
周囲から電気的に絶縁されたフローティングゲート１０
５が形成され、その上に絶縁膜１０６を介して制御ゲー
ト１０７が形成された構成となっている。なお、フロー
ティングゲート１０５および制御ゲート１０７は、高濃
度に不純物が導入されたポリシリコンから構成されてい
るものである。
【０００９】加えて、このメモリ素子１１は、制御ゲー
ト１０７上に絶縁膜１０８を介して遮光体１１ａが形成
されている。この遮光体１１ａはフローティングゲート
１０５の全域を覆うように形成されている。また、ソー
ス１０２上にはソース電極１０９がオーミック接続さ
れ、ドレイン１０３上にはドレイン電極１１０がオーミ
ック接続されている。そして、比較メモリ素子２１は、
このメモリ素子１１と実質的に同一であり、比較メモリ
素子２１においては、遮光体１１ａが形成されていない
だけである。例えば、メモリ素子１１と比較メモリ素子
２１とは、ソース・ドレインの拡散濃度，ゲート長，ゲ
ート幅などが同一に形成されているものである。
ト１０７上に絶縁膜１０８を介して遮光体１１ａが形成
されている。この遮光体１１ａはフローティングゲート
１０５の全域を覆うように形成されている。また、ソー
ス１０２上にはソース電極１０９がオーミック接続さ
れ、ドレイン１０３上にはドレイン電極１１０がオーミ
ック接続されている。そして、比較メモリ素子２１は、
このメモリ素子１１と実質的に同一であり、比較メモリ
素子２１においては、遮光体１１ａが形成されていない
だけである。例えば、メモリ素子１１と比較メモリ素子
２１とは、ソース・ドレインの拡散濃度，ゲート長，ゲ
ート幅などが同一に形成されているものである。
【００１０】このメモリ素子１１および比較メモリ素子
２１においては、フローティングゲートに電子が入って
いなければ、制御ゲートにゲート電圧が印加されること
で、ソース・ドレイン間に電流が流れることになる。こ
れに対して、フローティングゲートに電子が入っている
と、フローティングゲートの電子の負電荷によって、ソ
ース・ドレイン間にチャネルが誘起されにくくなる。こ
のため、この状態では、しきい値電圧が高くなり、制御
ゲートに同様のゲート電圧が印加されても、ソース・ド
レイン間に電流が流れないことになる。
２１においては、フローティングゲートに電子が入って
いなければ、制御ゲートにゲート電圧が印加されること
で、ソース・ドレイン間に電流が流れることになる。こ
れに対して、フローティングゲートに電子が入っている
と、フローティングゲートの電子の負電荷によって、ソ
ース・ドレイン間にチャネルが誘起されにくくなる。こ
のため、この状態では、しきい値電圧が高くなり、制御
ゲートに同様のゲート電圧が印加されても、ソース・ド
レイン間に電流が流れないことになる。
【００１１】そのフローティングゲートに電子が蓄積さ
れた状態は、制御ゲートとドレインの間に、例えば１０
〜２０Ｖの大きな電圧を印加することで形成される。す
なわち、制御ゲートとドレインの間に大きな電圧を印加
すると、チャネルを走行する電子はドレイン端の高電界
下でなだれ降伏を起こす。このときに発生する高エネル
ギー電子の一部は、ゲート絶縁膜による電位障壁を飛び
越えてゲート絶縁膜の伝導体に注入され、さらにドレイ
ン，フローティングゲート，ソース間の容量性結合によ
って生じた電界によりフローティングゲートに移動す
る。ここで、このフローティングゲートに蓄積された電
子は、紫外線が照射されることによりホットキャリアと
なり、上下の絶縁膜を通して基板または制御ゲートに逃
げていく。
れた状態は、制御ゲートとドレインの間に、例えば１０
〜２０Ｖの大きな電圧を印加することで形成される。す
なわち、制御ゲートとドレインの間に大きな電圧を印加
すると、チャネルを走行する電子はドレイン端の高電界
下でなだれ降伏を起こす。このときに発生する高エネル
ギー電子の一部は、ゲート絶縁膜による電位障壁を飛び
越えてゲート絶縁膜の伝導体に注入され、さらにドレイ
ン，フローティングゲート，ソース間の容量性結合によ
って生じた電界によりフローティングゲートに移動す
る。ここで、このフローティングゲートに蓄積された電
子は、紫外線が照射されることによりホットキャリアと
なり、上下の絶縁膜を通して基板または制御ゲートに逃
げていく。
【００１２】従って、以下に示すことにより、この実施
の形態１の半導体装置は、紫外線の照射を検出すること
ができる。図１に示した紫外線検出部において、初期で
はメモリ素子１１，比較メモリ素子２１のどちらのフロ
ーティングゲートにも同様に電子が蓄積されている状態
とする。この状態では、上述したように、メモリ素子１
１および比較メモリ素子２１どちらも、しきい値電圧が
高い状態となっている。この状態では、異常検知手段３
においては、セル１からの入力信号と比較セル２からの
入力信号とが等しい電圧となっている。
の形態１の半導体装置は、紫外線の照射を検出すること
ができる。図１に示した紫外線検出部において、初期で
はメモリ素子１１，比較メモリ素子２１のどちらのフロ
ーティングゲートにも同様に電子が蓄積されている状態
とする。この状態では、上述したように、メモリ素子１
１および比較メモリ素子２１どちらも、しきい値電圧が
高い状態となっている。この状態では、異常検知手段３
においては、セル１からの入力信号と比較セル２からの
入力信号とが等しい電圧となっている。
【００１３】この状態より、セル１および比較セル２上
より紫外線が照射されると、比較メモリ素子２１におい
ては、そのフローティングゲートに紫外線が照射される
ことになる。そして、前述したことにより、そのフロー
ティングゲートに蓄積されている電子が減少することに
なる。従って、比較メモリ素子２１においては、しきい
値電圧が低くなっていく。この結果、異常検知手段３に
おいては、セル１からの入力信号と比較セル２からの入
力信号とが異なる電圧となる。
より紫外線が照射されると、比較メモリ素子２１におい
ては、そのフローティングゲートに紫外線が照射される
ことになる。そして、前述したことにより、そのフロー
ティングゲートに蓄積されている電子が減少することに
なる。従って、比較メモリ素子２１においては、しきい
値電圧が低くなっていく。この結果、異常検知手段３に
おいては、セル１からの入力信号と比較セル２からの入
力信号とが異なる電圧となる。
【００１４】そして、前述したように、異常検知手段３
においては、その差が所定値以上になったときに、異常
と判断して異常検出信号を出力する。すなわち、この実
施の形態１における半導体装置では、紫外線が照射され
ると異常検知手段３より異常検出信号が出力される。従
って、この異常検出信号の有無を監視することで、この
実施の形態１における半導体装置は、紫外線が照射され
たかどうかを検出することが可能となる。
においては、その差が所定値以上になったときに、異常
と判断して異常検出信号を出力する。すなわち、この実
施の形態１における半導体装置では、紫外線が照射され
ると異常検知手段３より異常検出信号が出力される。従
って、この異常検出信号の有無を監視することで、この
実施の形態１における半導体装置は、紫外線が照射され
たかどうかを検出することが可能となる。
【００１５】ここで、この実施の形態１における半導体
装置の動作に関して説明すると、図２に示すように、ま
ず、ステップＳ１で異常検知手段３から異常検出信号が
出力されているかどうかが判断される。この判断で異常
検出信号が出力されている場合は、ステップＳ２に進
み、動作を停止する。一方、ステップＳ１の判断で、異
常検出信号が出力されていない場合は、ステップＳ３に
進んで所定時間そのまま動作を続ける。そして、ステッ
プＳ１に戻り上記動作を繰り返す。なお、上述した動作
においては、異常検出信号の出力により、半導体装置の
動作を停止するようにしたが、これに限るものではな
い。異常検出信号を検出したら、例えば、半導体装置の
ＥＥＰＲＯＭに正規のデータを再度書き込むようにして
もよい。
装置の動作に関して説明すると、図２に示すように、ま
ず、ステップＳ１で異常検知手段３から異常検出信号が
出力されているかどうかが判断される。この判断で異常
検出信号が出力されている場合は、ステップＳ２に進
み、動作を停止する。一方、ステップＳ１の判断で、異
常検出信号が出力されていない場合は、ステップＳ３に
進んで所定時間そのまま動作を続ける。そして、ステッ
プＳ１に戻り上記動作を繰り返す。なお、上述した動作
においては、異常検出信号の出力により、半導体装置の
動作を停止するようにしたが、これに限るものではな
い。異常検出信号を検出したら、例えば、半導体装置の
ＥＥＰＲＯＭに正規のデータを再度書き込むようにして
もよい。
【００１６】実施の形態２ 以下、この発明の第２の実施の形態について説明する。
図３は、この実施の形態２における半導体装置の構成を
示す構成図である。この実施の形態２においては、図３
に示すように、図１に示した検知手段３をコンパレータ
３０３としたものであり、他は図１と同様である。以
下、この実施の形態２における半導体装置の主に紫外線
検出部の動作について説明する。まず、メモリ素子１１
および比較メモリ素子２１の、それぞれの制御ゲートと
ドレインの間に、例えば１０〜２０Ｖの大きな電圧を印
加することでそれぞれのフローティングゲート中に電子
を蓄積し、その特性を図４（ａ）に示す状態とする。す
なわち、制御ゲートにゲート電圧「ＶＧ＝Ｈｉｇｈ」を
印加しても、ソース・ドレイン間が非導通状態であるよ
うにしておく。
図３は、この実施の形態２における半導体装置の構成を
示す構成図である。この実施の形態２においては、図３
に示すように、図１に示した検知手段３をコンパレータ
３０３としたものであり、他は図１と同様である。以
下、この実施の形態２における半導体装置の主に紫外線
検出部の動作について説明する。まず、メモリ素子１１
および比較メモリ素子２１の、それぞれの制御ゲートと
ドレインの間に、例えば１０〜２０Ｖの大きな電圧を印
加することでそれぞれのフローティングゲート中に電子
を蓄積し、その特性を図４（ａ）に示す状態とする。す
なわち、制御ゲートにゲート電圧「ＶＧ＝Ｈｉｇｈ」を
印加しても、ソース・ドレイン間が非導通状態であるよ
うにしておく。
【００１７】この後、この紫外線検出部に紫外線が照射
されると、遮光体１１ａが形成されていない比較メモリ
素子２１においては、紫外線がフローティングゲートに
照射されることになり、その中の電子が減少していく。
この結果、比較メモリ素子２１はその特性が図４（ｄ）
の状態へと遷移する。従って、制御ゲートにゲート電圧
「ＶＧ＝Ｈｉｇｈ」が印加されると、ドレイン電流はＩ
Ａとなる。このとき、メモリ素子１１は遮光体１１ａの
存在により紫外線が照射されないので、その特性は図４
（ａ）のままである。従って、メモリ素子１１において
は、制御ゲートにゲート電圧「ＶＧ＝Ｈｉｇｈ」が印加
されても、ドレイン電流は０である。この結果、信号線
Ｆの電位（ＶＦ）と信号線Ｈの電位（ＶＨ）を比較する
とＶＦ＞ＶＨとなる。そして、コンパレータ３０３の入
力に電位差が生ずることになり、その出力は反転する。
すなわち、このコンパレータ３０３の出力が反転してい
ることにより、この半導体装置に紫外線が照射されてい
たことを履歴として検知することが可能となる。
されると、遮光体１１ａが形成されていない比較メモリ
素子２１においては、紫外線がフローティングゲートに
照射されることになり、その中の電子が減少していく。
この結果、比較メモリ素子２１はその特性が図４（ｄ）
の状態へと遷移する。従って、制御ゲートにゲート電圧
「ＶＧ＝Ｈｉｇｈ」が印加されると、ドレイン電流はＩ
Ａとなる。このとき、メモリ素子１１は遮光体１１ａの
存在により紫外線が照射されないので、その特性は図４
（ａ）のままである。従って、メモリ素子１１において
は、制御ゲートにゲート電圧「ＶＧ＝Ｈｉｇｈ」が印加
されても、ドレイン電流は０である。この結果、信号線
Ｆの電位（ＶＦ）と信号線Ｈの電位（ＶＨ）を比較する
とＶＦ＞ＶＨとなる。そして、コンパレータ３０３の入
力に電位差が生ずることになり、その出力は反転する。
すなわち、このコンパレータ３０３の出力が反転してい
ることにより、この半導体装置に紫外線が照射されてい
たことを履歴として検知することが可能となる。
【００１８】実施の形態３ 以下、この発明の第３の実施の形態について説明する。
図５は、この実施の形態３における半導体装置の構成を
示す構成図である。この実施の形態３においては、図５
に示すように、センスアンプ４，５を用いるようにした
ものである。そして、ここでは、比較セル２と同一の比
較セル２ａを追加するようにしている。ここで、抵抗１
２と抵抗２２は同じ抵抗値（Ｒ２１、Ｒ２２）を持ち、
抵抗２２ａが抵抗２２より大きい抵抗値（Ｒ２２ａ）を
示すように設定する（Ｒ２２ａ＞Ｒ２１）。また、メモ
リ素子１１は、その特性を図４（ｂ）に示すように設計
しておく。この状態は、ソース−ドレイン間が非導通状
態（図４（ａ））とソース−ドレイン間が導通状態（図
４（ｄ））の中間の特性である。
図５は、この実施の形態３における半導体装置の構成を
示す構成図である。この実施の形態３においては、図５
に示すように、センスアンプ４，５を用いるようにした
ものである。そして、ここでは、比較セル２と同一の比
較セル２ａを追加するようにしている。ここで、抵抗１
２と抵抗２２は同じ抵抗値（Ｒ２１、Ｒ２２）を持ち、
抵抗２２ａが抵抗２２より大きい抵抗値（Ｒ２２ａ）を
示すように設定する（Ｒ２２ａ＞Ｒ２１）。また、メモ
リ素子１１は、その特性を図４（ｂ）に示すように設計
しておく。この状態は、ソース−ドレイン間が非導通状
態（図４（ａ））とソース−ドレイン間が導通状態（図
４（ｄ））の中間の特性である。
【００１９】また、センスアンプ４には比較セル２と比
較セル２ａの出力が入力され、センスアンプ５にはセル
１と比較セル２ａの出力が入力される。また、センスア
ンプ４は、ＰＭＯＳトランジスタ４１，４２とＮＭＯＳ
トランジスタ４３，４４から構成されたＣＭＯＳ構成と
なっている。同様に、センスアンプ５は、ＰＭＯＳトラ
ンジスタ５１，５２とＮＭＯＳトランジスタ５３，５４
から構成されたＣＭＯＳ構成となっている。そして、セ
ンスアンプ４の出力は、インバータゲート６を介して比
較回路７に入力される。また、センスアンプ５の出力
は、インバータゲート７を介して比較回路７に入力され
る。
較セル２ａの出力が入力され、センスアンプ５にはセル
１と比較セル２ａの出力が入力される。また、センスア
ンプ４は、ＰＭＯＳトランジスタ４１，４２とＮＭＯＳ
トランジスタ４３，４４から構成されたＣＭＯＳ構成と
なっている。同様に、センスアンプ５は、ＰＭＯＳトラ
ンジスタ５１，５２とＮＭＯＳトランジスタ５３，５４
から構成されたＣＭＯＳ構成となっている。そして、セ
ンスアンプ４の出力は、インバータゲート６を介して比
較回路７に入力される。また、センスアンプ５の出力
は、インバータゲート７を介して比較回路７に入力され
る。
【００２０】以上示した構成において、比較メモリ素子
２１，２１ａが共に導通状態である時は、比較メモリ素
子２１，２１ａのドレイン側のＬ点の電圧（ＶＬ），Ｍ
点の電圧（ＶＭ）は、Ｒ２２ａ＞Ｒ２２であるのでＶＬ
＞ＶＭとなる。またメモリ素子１１，２１のドレイン電
流（ＩＤ１１，ＩＤ２１）は、図４よりそれぞれＩＤ１
１＝ＩＡ、ＩＤ２１＝ＩＢとなりＩＤ１１＞ＩＤ２１で
ある。従って、メモリ素子１１のドレイン側のＫ点の電
位は、Ｌ点の電位より高くなるため、比較メモリ素子２
１，２１ａが共に導通状態である時は、ＶＫ＞ＶＬ＞Ｖ
Ｍとなる。一方、比較メモリ素子２１ａのみが非導通状
態である場合（図４（ａ））は、ＶＫ，ＶＬ，ＶＭの各
電位はＶＭ＞ＶＫ＞ＶＬとなる。
２１，２１ａが共に導通状態である時は、比較メモリ素
子２１，２１ａのドレイン側のＬ点の電圧（ＶＬ），Ｍ
点の電圧（ＶＭ）は、Ｒ２２ａ＞Ｒ２２であるのでＶＬ
＞ＶＭとなる。またメモリ素子１１，２１のドレイン電
流（ＩＤ１１，ＩＤ２１）は、図４よりそれぞれＩＤ１
１＝ＩＡ、ＩＤ２１＝ＩＢとなりＩＤ１１＞ＩＤ２１で
ある。従って、メモリ素子１１のドレイン側のＫ点の電
位は、Ｌ点の電位より高くなるため、比較メモリ素子２
１，２１ａが共に導通状態である時は、ＶＫ＞ＶＬ＞Ｖ
Ｍとなる。一方、比較メモリ素子２１ａのみが非導通状
態である場合（図４（ａ））は、ＶＫ，ＶＬ，ＶＭの各
電位はＶＭ＞ＶＫ＞ＶＬとなる。
【００２１】次に、センスアンプ４，５の動作について
説明する。センスアンプ４，５は一般に用いられるカレ
ントミラー型のセンスアンプ回路である。そして、セン
スアンプ５は、センスアンプ４と同一特性になるように
設計されている。センスアンプ４を用いて説明すると、
まず、出力インバータゲート６のしきい値電圧は、Ｎ点
の電圧ＶＮとなるように設定されている。Ｎ点の電圧Ｖ
Ｎは、トランジスタ４２とトランジスタ４４の分圧によ
って生成される。同じくＯ点の電圧ＶＯは、トランジス
タ４１とトランジスタ４３の分圧で生成される。ここで
トランジスタ４１＝トランジスタ４２およびトランジス
タ４３＝トランジスタ４４となるように設計しておく。
説明する。センスアンプ４，５は一般に用いられるカレ
ントミラー型のセンスアンプ回路である。そして、セン
スアンプ５は、センスアンプ４と同一特性になるように
設計されている。センスアンプ４を用いて説明すると、
まず、出力インバータゲート６のしきい値電圧は、Ｎ点
の電圧ＶＮとなるように設定されている。Ｎ点の電圧Ｖ
Ｎは、トランジスタ４２とトランジスタ４４の分圧によ
って生成される。同じくＯ点の電圧ＶＯは、トランジス
タ４１とトランジスタ４３の分圧で生成される。ここで
トランジスタ４１＝トランジスタ４２およびトランジス
タ４３＝トランジスタ４４となるように設計しておく。
【００２２】すると、トランジスタ４３のゲート電圧Ｖ
Ｍとトランジスタ４４のゲート電圧ＶＬがＶＭ＞ＶＬの
時を考えると、トランジスタ４１とトランジスタ４２の
ＯＮ抵抗（Ｒ４３，Ｒ４４）はＲ４３＜Ｒ４４となるた
め、Ｎ点及びＯ点の電圧（ＶＮ，ＶＯ）はＶＮ＞ＶＯと
なる。この時、インバータゲート６は、ＶＮがしきい値
電圧であるので、インバータゲート６の出力Ｉは「Ｈｉ
ｇｈ」レベルを出力する。一方、トランジスタ４３のゲ
ート電圧ＶＭとトランジスタ４４のゲート電圧ＶＬがＶ
Ｍ＜ＶＬの時を考えると、ＶＮ＜ＶＯとなり、インバー
タゲート６はＶＯがしきい値電圧であるので、インバー
タゲート６の出力Ｉは「Ｌｏｗ」レベルを出力する。
Ｍとトランジスタ４４のゲート電圧ＶＬがＶＭ＞ＶＬの
時を考えると、トランジスタ４１とトランジスタ４２の
ＯＮ抵抗（Ｒ４３，Ｒ４４）はＲ４３＜Ｒ４４となるた
め、Ｎ点及びＯ点の電圧（ＶＮ，ＶＯ）はＶＮ＞ＶＯと
なる。この時、インバータゲート６は、ＶＮがしきい値
電圧であるので、インバータゲート６の出力Ｉは「Ｈｉ
ｇｈ」レベルを出力する。一方、トランジスタ４３のゲ
ート電圧ＶＭとトランジスタ４４のゲート電圧ＶＬがＶ
Ｍ＜ＶＬの時を考えると、ＶＮ＜ＶＯとなり、インバー
タゲート６はＶＯがしきい値電圧であるので、インバー
タゲート６の出力Ｉは「Ｌｏｗ」レベルを出力する。
【００２３】ここで、前述した比較メモリ素子２１，２
１ａのそれぞれの場合に対して考察する。先ず、比較メ
モリ素子２１，２１ａが共に導通状態である場合、すな
わち、ＶＫ＞ＶＬ＞ＶＭの時は、ＶＬ＞ＶＭでありＶＫ
＞ＶＭである。従って、インバータゲート６，７の出力
（Ｉ，Ｊ）はともに「Ｌｏｗ」レベル出力になる。一
方、比較メモリ素子２１ａのみが非導通状態である場
合、すなわち、ＶＭ＞ＶＫ＞ＶＬの時は、ＶＭ＞ＶＬで
ありＶＭ＞ＶＫであるので、インバータゲート６，７の
出力（Ｉ，Ｊ）は、ともに「Ｈｉｇｈ」レベル出力にな
る。
１ａのそれぞれの場合に対して考察する。先ず、比較メ
モリ素子２１，２１ａが共に導通状態である場合、すな
わち、ＶＫ＞ＶＬ＞ＶＭの時は、ＶＬ＞ＶＭでありＶＫ
＞ＶＭである。従って、インバータゲート６，７の出力
（Ｉ，Ｊ）はともに「Ｌｏｗ」レベル出力になる。一
方、比較メモリ素子２１ａのみが非導通状態である場
合、すなわち、ＶＭ＞ＶＫ＞ＶＬの時は、ＶＭ＞ＶＬで
ありＶＭ＞ＶＫであるので、インバータゲート６，７の
出力（Ｉ，Ｊ）は、ともに「Ｈｉｇｈ」レベル出力にな
る。
【００２４】ここで、メモリ素子１１および比較メモリ
素子２１ａにおいて、その制御ゲートとドレインの間に
は同一の電圧を印加することで、ソース・ドレイン間を
非導通状態にする。このとき、メモリ素子１１は、図４
（ｂ）で示す特性となり、比較メモリ素子２１ａは図４
（ａ）で示す特性となる。また、比較メモリ素子２１に
おいては、フローティングゲート中に電子がない状態
（図４（ｄ））とし、ソース・ドレイン間が導通状態と
する。以上示した状態のところに紫外線が照射される
と、まず、メモリ素子１１上には遮光体１１ａが備えら
れているので、メモリ素子１１はその特性に変化は起き
ない。また、比較メモリ素子２１は、元々フローティン
グゲート中に電子が蓄積されていないので、やはり特性
に変化は起きない。すなわち、メモリ素子１１は非導通
状態のままであり、比較メモリ素子２１は導通状態のま
まである。
素子２１ａにおいて、その制御ゲートとドレインの間に
は同一の電圧を印加することで、ソース・ドレイン間を
非導通状態にする。このとき、メモリ素子１１は、図４
（ｂ）で示す特性となり、比較メモリ素子２１ａは図４
（ａ）で示す特性となる。また、比較メモリ素子２１に
おいては、フローティングゲート中に電子がない状態
（図４（ｄ））とし、ソース・ドレイン間が導通状態と
する。以上示した状態のところに紫外線が照射される
と、まず、メモリ素子１１上には遮光体１１ａが備えら
れているので、メモリ素子１１はその特性に変化は起き
ない。また、比較メモリ素子２１は、元々フローティン
グゲート中に電子が蓄積されていないので、やはり特性
に変化は起きない。すなわち、メモリ素子１１は非導通
状態のままであり、比較メモリ素子２１は導通状態のま
まである。
【００２５】それらに対して、比較メモリ素子２１ａに
おいては、紫外線が照射されたことにより、フローティ
ングゲートに蓄積されていた電子が減少し、ソース・ド
レイン間が導通するようになる。すなわち、比較メモリ
素子２１ａにおいては、例えば、紫外線の影響により電
気的特性が図４（ｃ）に示すように変化する。このと
き、メモリ素子１１，比較メモリ素子２１，２１ａの各
ドレイン電流ＩＤ１１，ＩＤ２１，ＩＤ２１ａは、ＩＤ
１１＝ＩＢ，ＩＤ２１＝ＩＡ，ＩＤ２１ａ＝ＩＥとな
る。この結果、それら各ドレイン電流を比較すると、Ｉ
Ｄ２１＞ＩＤ２１ａ＞ＩＤ１１となる。また、それぞれ
のドレイン側の電位ＶＫ，ＶＬ，ＶＭは、ＶＫ＞ＶＭ＞
ＶＬとなる。
おいては、紫外線が照射されたことにより、フローティ
ングゲートに蓄積されていた電子が減少し、ソース・ド
レイン間が導通するようになる。すなわち、比較メモリ
素子２１ａにおいては、例えば、紫外線の影響により電
気的特性が図４（ｃ）に示すように変化する。このと
き、メモリ素子１１，比較メモリ素子２１，２１ａの各
ドレイン電流ＩＤ１１，ＩＤ２１，ＩＤ２１ａは、ＩＤ
１１＝ＩＢ，ＩＤ２１＝ＩＡ，ＩＤ２１ａ＝ＩＥとな
る。この結果、それら各ドレイン電流を比較すると、Ｉ
Ｄ２１＞ＩＤ２１ａ＞ＩＤ１１となる。また、それぞれ
のドレイン側の電位ＶＫ，ＶＬ，ＶＭは、ＶＫ＞ＶＭ＞
ＶＬとなる。
【００２６】そして、ＶＭ＞ＶＬであるので、インバー
タゲート６は「Ｈｉｇｈ」レベル出力となり、一方、Ｖ
Ｋ＞ＶＭであるので、インバータゲート７は「Ｌｏｗ」
レベル出力になる。すなわち、紫外線が照射されること
により、インバータゲート６の出力とインバータゲート
７の出力が異なることになる。そして、インバータゲー
ト６，７の出力は、比較回路８に入力され、それぞれの
レベルが異なるか一致するかが比較判定され、その結果
が比較回路８より出力される。この比較回路８の出力結
果を監視することで、この実施の形態３における半導体
装置は、紫外線が照射されたかどうかを検出することが
可能となる。
タゲート６は「Ｈｉｇｈ」レベル出力となり、一方、Ｖ
Ｋ＞ＶＭであるので、インバータゲート７は「Ｌｏｗ」
レベル出力になる。すなわち、紫外線が照射されること
により、インバータゲート６の出力とインバータゲート
７の出力が異なることになる。そして、インバータゲー
ト６，７の出力は、比較回路８に入力され、それぞれの
レベルが異なるか一致するかが比較判定され、その結果
が比較回路８より出力される。この比較回路８の出力結
果を監視することで、この実施の形態３における半導体
装置は、紫外線が照射されたかどうかを検出することが
可能となる。
【００２７】なお、上記実施の形態１〜３においては、
メモリ素子，比較メモリ素子としてＥＰＲＯＭを用いる
ようにしたが、これに限るものではなく、フローティン
グゲート型のＥＥＰＲＯＭを用いるようにしてもよいこ
とはいうまでもない。ＥＥＰＲＯＭを用いた方が、非導
通状態を形成しやすい。また、遮光体としてはアルミニ
ウムに限るものではなく、他の金属を用いるようにして
もよい。
メモリ素子，比較メモリ素子としてＥＰＲＯＭを用いる
ようにしたが、これに限るものではなく、フローティン
グゲート型のＥＥＰＲＯＭを用いるようにしてもよいこ
とはいうまでもない。ＥＥＰＲＯＭを用いた方が、非導
通状態を形成しやすい。また、遮光体としてはアルミニ
ウムに限るものではなく、他の金属を用いるようにして
もよい。
【００２８】
【発明の効果】以上説明したように、この発明では、紫
外線が照射されると電気的特性が変化し、その状態が保
持される第１の素子と、その第１の素子と同一の構成で
形成された第２の素子とを備え、第１の素子上には紫外
線を減衰させる遮光体を形成し、第１の素子と第２の素
子との電気特性を比較して異なるときはその状態が出力
される比較手段を備えるようにした。従って、この半導
体装置では、紫外線が照射されると、第１の素子と第２
の素子とでは紫外線の照射状態が異なる。この結果、紫
外線が照射されると、第１の素子と第２の素子とでは電
気的特性が異なることになり、これが比較手段により検
出され出力される。すなわち、この発明によれば、紫外
線が照射されたことが検出され、それを電気的に検出で
きるという効果を有する。
外線が照射されると電気的特性が変化し、その状態が保
持される第１の素子と、その第１の素子と同一の構成で
形成された第２の素子とを備え、第１の素子上には紫外
線を減衰させる遮光体を形成し、第１の素子と第２の素
子との電気特性を比較して異なるときはその状態が出力
される比較手段を備えるようにした。従って、この半導
体装置では、紫外線が照射されると、第１の素子と第２
の素子とでは紫外線の照射状態が異なる。この結果、紫
外線が照射されると、第１の素子と第２の素子とでは電
気的特性が異なることになり、これが比較手段により検
出され出力される。すなわち、この発明によれば、紫外
線が照射されたことが検出され、それを電気的に検出で
きるという効果を有する。
【図１】 この発明の第１の実施の形態における半導体
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図２】 図１の半導体装置の動作を説明するためのフ
ローチャートである。
ローチャートである。
【図３】 実施の形態２における半導体装置の構成を示
す構成図である。
す構成図である。
【図４】 メモリ素子の特性を示す特性図である。
【図５】 実施の形態３における半導体装置の構成を示
す構成図である。
す構成図である。
１…セル、２…比較セル、３…異常検知手段、１１…メ
モリ素子、１１ａ…遮光体、１２，２２…抵抗、２１…
比較メモリ素子、１０１…半導体基板、１０２…ソー
ス、１０３…ドレイン、１０４…ゲート絶縁膜、１０５
…フローティングゲート、１０６，１０８…絶縁膜、１
０７…制御ゲート、１０９…ソース電極、１１０…ドレ
イン電極。
モリ素子、１１ａ…遮光体、１２，２２…抵抗、２１…
比較メモリ素子、１０１…半導体基板、１０２…ソー
ス、１０３…ドレイン、１０４…ゲート絶縁膜、１０５
…フローティングゲート、１０６，１０８…絶縁膜、１
０７…制御ゲート、１０９…ソース電極、１１０…ドレ
イン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/792 (56)参考文献 特開 平４−326574（ＪＰ，Ａ) 特開 昭63−84059（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/115 G11C 16/02 H01L 21/8247 H01L 27/10 481 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項１】 紫外線が照射されると電気的特性が変化
し、その状態が保持される第１の素子と、 前記第１の素子と同一の構成で形成された第２の素子
と、 前記第１の素子上に形成された紫外線を減衰させる遮光
体と、 前記第１の素子と前記第２の素子との電気特性を比較し
て異なるときはその状態を出力する比較手段とを備えた
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記第１および第２の素子は、周囲より絶縁されたフロ
ーティングゲートを備えたメモリ素子であることを特徴
とする半導体装置。 - 【請求項３】 請求項１または２記載の半導体装置にお
いて、 周囲より絶縁されたフローティングゲートを備えたメモ
リ素子より構成されたメモリセルを備えたことを特徴と
する半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577997A JP3001454B2 (ja) | 1997-04-23 | 1997-04-23 | 半導体装置 |
| EP98107309A EP0874369B1 (en) | 1997-04-23 | 1998-04-22 | Semiconductor device comprising a UV-light shielding layer |
| US09/064,866 US6028335A (en) | 1997-04-23 | 1998-04-22 | Semiconductor device |
| DE69806678T DE69806678T2 (de) | 1997-04-23 | 1998-04-22 | Halbleiterbauelement mit einer lichtundurchlässigen Schicht |
| KR1019980014362A KR100299549B1 (ko) | 1997-04-23 | 1998-04-22 | 반도체장치 |
| CN98109472A CN1114950C (zh) | 1997-04-23 | 1998-04-23 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10577997A JP3001454B2 (ja) | 1997-04-23 | 1997-04-23 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10303399A JPH10303399A (ja) | 1998-11-13 |
| JP3001454B2 true JP3001454B2 (ja) | 2000-01-24 |
Family
ID=14416646
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10577997A Expired - Fee Related JP3001454B2 (ja) | 1997-04-23 | 1997-04-23 | 半導体装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6028335A (ja) |
| EP (1) | EP0874369B1 (ja) |
| JP (1) | JP3001454B2 (ja) |
| KR (1) | KR100299549B1 (ja) |
| CN (1) | CN1114950C (ja) |
| DE (1) | DE69806678T2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2786911A1 (fr) | 1998-12-02 | 2000-06-09 | St Microelectronics Sa | Memoire eeprom securisee comportant des moyens de detection d'effacement par uv |
| EP1154375A1 (de) * | 2000-05-11 | 2001-11-14 | Infineon Technologies AG | Schaltungsanordnung zur Detektion einer äusseren Einwirkung auf einen Halbleiterchip |
| DE10161046B4 (de) * | 2001-12-12 | 2006-02-02 | Infineon Technologies Ag | Digitale Schaltungsanordnung |
| US6714464B2 (en) * | 2002-06-26 | 2004-03-30 | Silicon Graphics, Inc. | System and method for a self-calibrating sense-amplifier strobe |
| US6970386B2 (en) * | 2003-03-03 | 2005-11-29 | Emosyn America, Inc. | Method and apparatus for detecting exposure of a semiconductor circuit to ultra-violet light |
| US6970037B2 (en) * | 2003-09-05 | 2005-11-29 | Catalyst Semiconductor, Inc. | Programmable analog bias circuits using floating gate CMOS technology |
| US7149123B2 (en) * | 2004-04-06 | 2006-12-12 | Catalyst Semiconductor, Inc. | Non-volatile CMOS reference circuit |
| KR100703971B1 (ko) * | 2005-06-08 | 2007-04-06 | 삼성전자주식회사 | 반도체 집적 회로 장치 및 그 제조 방법 |
| FR2890485A1 (fr) * | 2005-09-02 | 2007-03-09 | St Microelectronics Sa | Circuit integre ayant une memoire de donnees protegee contre l'effacement uv |
| FR2899716A1 (fr) | 2006-04-07 | 2007-10-12 | St Microelectronics Sa | Procede de securisation de blocs de donnees dans une memoire programmable electriquement |
| US8997255B2 (en) | 2006-07-31 | 2015-03-31 | Inside Secure | Verifying data integrity in a data storage device |
| US8352752B2 (en) * | 2006-09-01 | 2013-01-08 | Inside Secure | Detecting radiation-based attacks |
| US8178379B2 (en) * | 2007-04-13 | 2012-05-15 | Qimonda Ag | Integrated circuit, resistivity changing memory device, memory module, and method of fabricating an integrated circuit |
| US9406621B2 (en) * | 2010-06-10 | 2016-08-02 | Texas Instruments Incorporated | Ultraviolet energy shield for non-volatile charge storage memory |
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| JP6033529B2 (ja) * | 2011-05-30 | 2016-11-30 | 株式会社東海理化電機製作所 | 検出装置および電流センサ |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618579B1 (fr) * | 1987-07-21 | 1989-11-10 | Thomson Semiconducteurs | Circuit integre a memoire comportant un dispositif anti-fraude |
| JPH0777239B2 (ja) * | 1988-09-22 | 1995-08-16 | 日本電気株式会社 | 浮遊ゲート型不揮発性半導体記憶装置 |
| US4935702A (en) * | 1988-12-09 | 1990-06-19 | Synaptics, Inc. | Subthreshold CMOS amplifier with offset adaptation |
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| JPH0538915A (ja) * | 1991-02-13 | 1993-02-19 | Atsugi Unisia Corp | 電磁サスペンシヨン装置 |
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| JP3456049B2 (ja) * | 1995-03-07 | 2003-10-14 | ソニー株式会社 | 半導体装置のデータ書き込み方法及び装置 |
-
1997
- 1997-04-23 JP JP10577997A patent/JP3001454B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-22 EP EP98107309A patent/EP0874369B1/en not_active Expired - Lifetime
- 1998-04-22 DE DE69806678T patent/DE69806678T2/de not_active Expired - Lifetime
- 1998-04-22 KR KR1019980014362A patent/KR100299549B1/ko not_active IP Right Cessation
- 1998-04-22 US US09/064,866 patent/US6028335A/en not_active Expired - Lifetime
- 1998-04-23 CN CN98109472A patent/CN1114950C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6028335A (en) | 2000-02-22 |
| CN1198592A (zh) | 1998-11-11 |
| DE69806678T2 (de) | 2003-02-06 |
| KR100299549B1 (ko) | 2001-10-19 |
| JPH10303399A (ja) | 1998-11-13 |
| EP0874369B1 (en) | 2002-07-24 |
| DE69806678D1 (de) | 2002-08-29 |
| EP0874369A3 (en) | 1999-09-29 |
| EP0874369A2 (en) | 1998-10-28 |
| CN1114950C (zh) | 2003-07-16 |
| KR19980081627A (ko) | 1998-11-25 |
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| Date | Code | Title | Description |
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| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101112 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111112 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131112 Year of fee payment: 14 |
|
| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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