JPH07183410A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 周辺回路トランジスタの特性を向上させると
ともにメモリセルサイズを大きくせずにゲート酸化膜の
劣化を抑制する。 【構成】 周辺回路トランジスタの活性領域にリング状
ゲート電極７ａを形成するとともに、リング状ゲート電
極７ａの外側にソース領域４、内側にドレイン領域５を
形成する。また、第２導電型の埋込層（ボトムｎ層２０
７）が、フローティングゲートへの電子の注入が消去動
作となる半導体記憶装置において、基板ホットエレクト
ロン注入のための注入層となる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、電気的に情報の書込および消去が可
能な不揮発性半導体記憶装置に関する。

【０００２】

【従来の技術】従来、半導体記憶装置を製造する際に、
周辺回路で０Ｖ付近の低いしきい値電圧を有するトラン
ジスタが必要となる場合がある。この場合、チャネルド
ープを行なわない基板トランジスタ（ウェル内にない基
板上のトランジスタ）を形成することがある。従来で
は、基板トランジスタを形成するためにレトログレード
ウェルプロセスが用いられる。図６は、従来のレトログ
レードウェルプロセスを用いて形成した周辺回路の基板
トランジスタを示した平面図であり、図７は図６のＸ−
Ｘに沿った断面図である。図６および図７を参照して、
従来のレトログレードウェルプロセスを用いて形成した
基板トランジスタでは、Ｐ型半導体基板１０１の主表面
上の所定領域に分離酸化膜１０３が形成されている。分
離酸化膜１０３の下にはＰウェル１０２が形成されてい
る。分離酸化膜１０３によって囲まれた活性領域上には
所定の間隔を隔ててソース領域１０４およびドレイン領
域１０５が形成されている。ソース領域１０４とドレイ
ン領域１０５との間に位置するＰ型半導体基板１０１上
にはゲート絶縁膜１０６を介してゲート電極１０７が形
成されている。

【０００３】しかしながら、上記のような従来の基板ト
ランジスタでは、レトログレードウェルプロセスを用い
てＰウェル１０２を形成しているために、分離酸化膜１
０３の直下にチャネルカット注入層が形成されない構造
になる。このため、チャネル全面より先に、分離酸化膜
端部１０３ａで反転層が形成されやすい。その結果、部
分的にソース領域１０４とドレイン領域１０５とがつな
がることになる。それにより、しきい値電圧を２つ持つ
ようなトランジスタ特性を示すという問題点があった。

【０００４】そこで、従来、分離酸化膜端部１０３ａの
反転層形成を防ぐために、Ｐウェル１０２を分離酸化膜
１０３からはみ出して形成する方法が提案されている。
図８は、その提案された従来の基板トランジスタを示し
た平面図であり、図９は図８のＸ−Ｘに沿った断面図で
ある。図８および図９を参照して、その提案された従来
の基板トランジスタでは、Ｐウェル１１２を分離酸化膜
１０３からはみ出して形成している。ところが、この基
板トランジスタについても、２つの不純物濃度を有する
チャネルが存在することになる。したがって、この場合
もしきい値電圧を２つ持つようなトランジスタ特性を示
すという問題点があった。

【０００５】ところで、不揮発性半導体記憶装置におい
てフローティングゲートに電子を注入する手段として、
従来では、ＣＨＥ（チャネルホットエレクトロン）注
入、ＦＮトンネル注入が用いられている。図１０は、従
来のチャネルホットエレクトロン注入を説明するための
模式図である。図１０を参照して、チャネルホットエレ
クトロン注入では、ドレイン領域近傍の高電界を利用し
てエレクトロンが高いエネルギを得る。高いエネルギを
持ったエレクトロン（ホットエレクトロン）が空乏層中
を加速して進むと新しいエレクトロン−ホールペアを発
生させる。そして、フローティングゲート電極１３０の
電界によってゲート酸化膜１４０のエネルギ障壁を飛び
越えてフローティングゲート１３０中にエレクトロンが
入る。このようにして、チャネルホットエレクトロン注
入が行なわれる。

【０００６】図１１は、従来のＦＮトンネル注入を説明
するための模式図である。図１１を参照して、従来のＦ
Ｎトンネル注入では、コントロールゲート電極１５０に
高電圧を印加することによってフローティングゲート１
３０にも正の電圧を与える。これにより、エレクトロン
はフローティングゲート１３０の電界によってゲート酸
化膜１４０を通り抜けてフローティングゲート１３０に
注入される。このようにしてＦＮトンネル注入が行なわ
れる。

【０００７】ここで、フローティングゲート１３０に電
子を注入する場合、本来絶縁性のゲート酸化膜１４０を
通じて電子のやりとりを行なうので、ゲート酸化膜１４
０の劣化は避けて通ることのできない大きな問題であ
る。つまり、ゲート酸化膜１４０の劣化が不揮発性半導
体記憶装置の書換耐性を決める大きな要因となる。した
がって、フローティングゲート１３０に電子を注入する
手段として、ゲート酸化膜１４０へのダメージの小さい
方が望ましい。ゲート酸化膜１４０を通じて電子をやり
とりする場合、単位面積あたりの総通過電子量が同じな
ら、ゲート酸化膜１４０にかかる電界の弱い方が劣化が
小さいことが知られている。これは、ゲート酸化膜１４
０にかかる電界の弱い方が新たな電子トラップの生成が
少ないからである。上記した２つの電子注入手段のう
ち、ＣＨＥ注入においては電子注入場所がドレイン領域
近傍の狭い領域であるので、単位面積あたりの電子通過
量が大きく劣化が大きい。また、ＦＮ注入においては、
ＣＨＥ注入に比べて単位面積あたりの電子通過量は小さ
いが、その物理メカニズム上、高電界が必要となり、劣
化を考慮すると低電界での注入手段が望まれる。

【０００８】そこで、従来、ボトムｎ層を注入層として
基板ホットエレクトロン注入を起こすという物理メカニ
ズムが知られている。図１２は、そのボトムｎ層を注入
層とする基板ホットエレクトロン注入を説明するための
模式図である。図１２を参照して、ＳＨＥ（基板ホット
エレクトロン）注入について説明する。まず、ソース領
域１６０とドレイン領域１７０とフローティングゲート
１３０に正の電圧が印加される。これにより、チャネル
が強く空乏化する。ボトムｎ層１２０とＰウェル１０２
のｐｎ接合に順方向バイアスを印加すると、ボトムｎ層
１２０からＰウェル１０２内に電子が注入される。Ｐウ
ェル１０２内に注入された電子の一部は、チャネル部分
の空乏領域に拡散していく。空乏領域に達した電子は、
空乏層内の電界で加速され、ゲート酸化膜１４０とＳｉ
とのエネルギ障壁を越えるエネルギを持ついわゆるホッ
トな電子となる。

【０００９】このホットエレクトロンがゲート酸化膜１
４０中をドリフトしてフローティングゲート１３０に達
する。上記したように、電子は主に空乏層内電界でゲー
ト酸化膜１４０に入るためのエネルギを得るので、ＦＮ
注入と異なりゲート酸化膜１４０にかかる電界が弱くて
もよい。このボトムｎ層１２０を注入層として基板ホッ
トエレクトロン注入を行なう方法では、ＦＮ注入と同様
に単位面積あたりの電子通過量が少なく、かつＦＮ注入
と異なりゲート酸化膜１４０にかかる電界が弱くてもよ
い。したがって、この方法では、ＦＮ注入よりもさらに
ゲート酸化膜１４０の劣化が小さい。

【００１０】しかしながら、このようなボトムｎ層１２
０を注入層として基板ホットエレクトロン注入を行なう
ための構造を、ＮＯＲ型などのフローティングゲートへ
の注入が書込に相当する不揮発性半導体記憶装置へ適用
する場合、次のような問題点があった。すなわち、フロ
ーティングゲートへの電子注入が書込に相当する不揮発
性半導体記憶装置では、書込はビットごとに行なわなけ
ればならないので、ボトムｎ層１２０を各セルごとに設
ける必要がある。このため、セルサイズが非常に大きく
なり、実際のメモリセルには適用不可能であるという問
題点があった。

【発明が解決しようとする課題】

【００１１】請求項１および２に記載の発明は上記のよ
うな課題を解決するためになされたもので、請求項１に
記載の発明の目的は、不揮発性半導体記憶装置の周辺回
路において基板トランジスタを形成する場合に、良好な
トランジスタ特性を得ることを目的とする。

【００１２】請求項２に記載の発明は、ゲート酸化膜の
劣化を抑制することが可能な不揮発性半導体記憶装置を
提供することを目的とする。

【００１３】

【課題を解決するための手段】請求項１における不揮発
性半導体記憶装置では、その周辺回路領域が、半導体基
板と、素子分離酸化膜と、ウェル領域と、ゲート電極
と、第１のソース／ドレイン領域と、第２のソース／ド
レイン領域とを備えている。レトログレードウェルは素
子分離酸化膜下に形成されている。ゲート電極は、素子
分離酸化膜によって囲まれた活性領域上にゲート絶縁膜
を介してリング状に形成されている。第１のソース／ド
レイン領域は活性領域のゲート電極の外側に位置する領
域に形成されており、第２のソース／ドレイン領域は活
性領域のゲート電極の内側に位置する領域に形成されて
いる。

【００１４】請求項２における不揮発性半導体記憶装置
は、フローティングゲートに電子を注入する動作が消去
動作となる不揮発性半導体記憶装置である。そして、そ
の不揮発性半導体記憶装置は、半導体基板と、第１導電
型のウェル領域と、第２導電型の不純物領域と、第２導
電型の埋込層とを備えている。ウェル領域は半導体基板
の主表面上に形成されている。不純物領域はウェル領域
の表面上に所定の間隔を隔てて形成されている。埋込層
はウェル領域下に形成されている。

【００１５】

【作用】請求項１に係る不揮発性半導体記憶装置では、
ゲート電極がリング状に形成されているので、分離酸化
膜端部の反転が起こっても、第１のソース／ドレイン領
域同士がつながるだけであり、従来のようにトランジス
タ特性に悪影響を与えることもない。

【００１６】請求項２に係る不揮発性半導体記憶装置で
は、フローティングゲートに電子を注入する動作が消去
動作となる不揮発性半導体記憶装置においてウェル領域
下に第２導電型の埋込層が形成されているので、基板ホ
ットエレクトロン注入が可能となり、ゲート酸化膜にか
かる電界が小さくなる。これにより、ゲート酸化膜の劣
化が抑制される。また、フローティングゲートに電子を
注入する動作が消去動作となる不揮発性半導体記憶装置
に基板ホットエレクトロン注入を適用することによっ
て、セルサイズが従来のセルと同程度で製造可能とな
る。

【００１７】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００１８】図１は、本発明の第１実施例によるレトロ
グレードウェルプロセスを用いて形成した基板トランジ
スタを有する周辺回路を備えた不揮発性半導体記憶装置
の平面図であり、図２は図１のＸ−Ｘ線に沿った断面図
である。図１および図２を参照して、この第１実施例の
不揮発性半導体記憶装置の周辺回路領域の基板トランジ
スタでは、Ｐ型半導体基板１の主表面上の所定領域に分
離酸化膜３が形成されている。分離酸化膜３の下にはレ
トログレードウェルプロセスによって形成したＰウェル
２が形成されている。また、分離酸化膜３によって囲ま
れた活性領域上の所定領域にはゲート絶縁膜６を介して
リング状ゲート電極７ａが形成されている。リング状ゲ
ート電極７ａの所定領域には直線状のゲート電極７ｂが
電気的に接続されている。リング状ゲート電極７ａの外
側の領域にはソース領域４が形成されている。リング状
ゲート電極７ａの内側の領域にはドレイン領域５が形成
されている。ソース領域４、ドレイン領域５、直線状の
ゲート電極７ｂ上には電極８，９および１０がそれぞれ
電気的に接続されている。

【００１９】この第１実施例では、上記のように構成す
ることによって、ゲート電極７（７ａ，７ｂ）に電圧を
印加した場合、分離酸化膜端部３ａの形状と分離酸化膜
端部３ａ下の不純物濃度によっては従来と同じように始
めに分離酸化膜端部３ａで反転が起こる。しかし、その
場合にも、分離酸化膜端部３ａでソース領域４同士がつ
ながるだけである。

【００２０】次に、本来のしきい値電圧にゲート電圧が
達すると、ゲート電極７（７ａ，７ｂ）直下全面が反転
し、リング状ゲート電極７ａの直下がチャネル領域とな
り、それ以外の部分のゲート電極７下の反転した部分は
ソース領域４となる。このように、本実施例では、分離
酸化膜端部３ａの反転が起こったとしても、ソース領域
４同士がつながるだけであるので、トランジスタ特性に
悪影響を及ぼすことはない。

【００２１】なお、ゲート電極７（７ａ，７ｂ）とソー
ス領域４とドレイン領域５への印加バイアスや動作条件
は通常のトランジスタと同様である。また、本実施例で
は、ソース領域４をリング状ゲート電極７ａの外側の領
域に形成し、ドレイン領域５をリング状ゲート電極７ａ
の内側に形成したが、本発明はこれに限らず、ソース領
域４をリング状ゲート電極７ａの内側に形成し、ドレイ
ン領域５をリング状ゲート電極７ａの外側に形成するよ
うにしてもよい。

【００２２】図３は、本発明の第２実施例によるレトロ
グレードウェルプロセスによって形成した基板トランジ
スタを有する周辺回路を備えた不揮発性半導体記憶装置
を示した平面図であり、図４は図３のＸ−Ｘに沿った断
面図である。図３および図４を参照して、この第２実施
例では、Ｐウェル１２が活性領域にまではみ出している
構造を有している。このように構成することによって
も、上記した第１実施例と同様の効果を得ることができ
る。

【００２３】図５は、本発明の第３実施例によるＤＩＮ
ＯＲ（Divided Bit Line NOR）などのフローティングゲ
ートに電子を注入する動作が消去となる不揮発性半導体
記憶装置を示した断面図（ａ）および等価回路図（ｂ）
である。ここで、ＤＩＮＯＲ型セルとは、ＮＯＲ型セル
に主副ビット線構成を採用するとともに選択ゲートを追
加したものである。このＤＩＮＯＲ型セルに関しては、
たとえばNIKKEI MICRODEVICES 1993年１月号のpp.64-68
に詳しく開示されている。本実施例では、ＤＩＮＯＲ型
などのフローティングゲートに電子を注入する動作が消
去となる不揮発性半導体記憶装置はソース線がつながっ
ているブロック単位で電子の注入を行なえばよいという
点に着目している。

【００２４】すなわち、ソース線がつながっているブロ
ック単位で電子の注入を行なえばよいので、従来のＮＯ
Ｒ型などのフローティングゲートへの電子注入が書込に
相当する不揮発性半導体記憶装置のようにボトムｎ層を
必ずしもメモリセルごとに設ける必要がない。したがっ
て、メモリセルアレイサイズは従来のものと同等サイズ
で、ボトムｎ層を注入層とした基板ホットエレクトロン
注入を適用することができる。具体的な構造としては、
図５（ａ）に示すように、主ビット線２１２と副ビット
線２１１と選択ゲート２１３および２１４を有するＤＩ
ＮＯＲ型のセル構造において、半導体基板２０１上のＰ
ウェル２１０下にボトムｎ層２０７を形成する。これに
より、ＤＩＮＯＲ型でフローティングゲートに電子を注
入する手段として、ボトムｎ層２０７を注入層として基
板ホットエレクトロン注入を行なうことができる。な
お、具体的な動作条件（印加電圧など）は以下のとおり
である。

【００２５】（１）消去選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） Ｐウェル＜ソース線＝副ビット線（ドレイン）＜ワ
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり。） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝副ビット線＝Ｏｐｅｎ（選択ゲートをオ
フにする必要あり） あるいは、 （１）消去選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） Ｐウェル＜ソース線＝副ビット線（ドレイン）＜ワ
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝Ｐウェル 副ビット線＝Ｏｐｅｎ（選択ゲートをオフにする必
要あり） なお、Ｐウェルに印加する電圧は、ｐｎ接合の順方向電
流が流れる程度の電圧程度であればよい。

【００２６】

【発明の効果】請求項１に記載の不揮発性半導体記憶装
置によれば、その周辺回路領域の素子分離酸化膜によっ
て囲まれた活性領域上にゲート絶縁膜を介してリング状
のゲート電極を形成し、そのゲート電極の外側に第１の
ソース／ドレイン領域を形成し、ゲート電極の内側に第
２のソース／ドレイン領域を形成することによって、従
来のように分離酸化膜端部で反転が起こったとしても、
第１のソース／ドレイン領域同士がつながるだけで、ト
ランジスタ特性に悪影響を与えることがない。

【００２７】請求項２に記載の不揮発性半導体記憶装置
によれば、フローティングゲートに電子を注入する動作
が消去動作となる不揮発性半導体記憶装置において第１
導電型のウェル領域下に第２導電型の埋込層を設けるこ
とによって、フローティングゲートに電子を注入する動
作が消去動作となるセル構造においてセルサイズを従来
のセルと同程度に抑えたまま基板ホットエレクトロン注
入を適用することができる。また、基板ホットエレクト
ロン注入を用いることによってＦＮトンネル現象を利用
する従来の消去方法に比べてゲート酸化膜にかかる電界
を小さくすることができ、その結果、ゲート酸化膜の劣
化を抑制することができる。これにより、書換耐性を向
上することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例によるレトログレードウェ
ルプロセスにより形成した周辺回路トランジスタを有す
る不揮発性半導体記憶装置を示した平面図である。

【図２】図１に示した第１実施例の不揮発性半導体記憶
装置の周辺回路トランジスタ部のＸ−Ｘに沿った断面図
である。

【図３】本発明の第２実施例によるレトログレードウェ
ルプロセスによって形成した周辺回路トランジスタを有
する不揮発性半導体記憶装置を示した平面図である。

【図４】図３に示した第２実施例の不揮発性半導体記憶
装置の周辺回路トランジスタ部のＸ−Ｘに沿った断面図
である。

【図５】本発明の第３実施例による、基板ホットエレク
トロン注入方法を適用可能な不揮発性半導体記憶装置を
示した断面図（ａ）および等価回路図（ｂ）である。

【図６】従来のレトログレードウェルプロセスによって
形成した周辺回路トランジスタを有する不揮発性半導体
記憶装置を示した平面図である。

【図７】図６に示した従来の不揮発性半導体記憶装置の
周辺回路トランジスタ部のＸ−Ｘに沿った断面図であ
る。

【図８】従来の改良されたレトログレードウェルプロセ
スによって形成した周辺回路トランジスタを有する不揮
発性半導体記憶装置を示した平面図である。

【図９】図８に示した従来の改良された不揮発性半導体
記憶装置の周辺回路トランジスタ部のＸ−Ｘに沿った断
面図である。

【図１０】従来のチャネルホットエレクトロン注入を説
明するための模式図である。

【図１１】従来のＦＮトンネル注入を説明するための模
式図である。

【図１２】従来の基板ホットエレクトロン注入を説明す
るための模式図である。

【符号の説明】

４：ソース領域 ５：ドレイン領域 ７ａ：リング状ゲート電極 なお、各図中、同一符号は同一または相当部分を示す。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年３月２９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】特許請求の範囲

【補正方法】変更

【補正内容】

【特許請求の範囲】

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０００２

【補正方法】変更

【補正内容】

【０００２】

【従来の技術】従来、半導体記憶装置を製造する際に、
周辺回路で０Ｖ付近の低いしきい値電圧を有するトラン
ジスタが必要となる場合がある。この場合、チャネルド
ープを行なわない基板トランジスタ（ウェル内にない基
板上のトランジスタ）を形成することがある。従来で
は、レトログレードウェルプロセスを用いて基板トラン
ジスタを形成すると特性上問題があった。図６は、従来
のレトログレードウェルプロセスを用いて形成した周辺
回路の基板トランジスタを示した平面図であり、図７は
図６のＸ−Ｘに沿った断面図である。図６および図７を
参照して、従来のレトログレードウェルプロセスを用い
て形成した基板トランジスタでは、Ｐ型半導体基板１０
１の主表面上の所定領域に分離酸化膜１０３が形成され
ている。分離酸化膜１０３の下にはＰウェル１０２が形
成されている。分離酸化膜１０３によって囲まれた活性
領域上には所定の間隔を隔ててソース領域１０４および
ドレイン領域１０５が形成されている。ソース領域１０
４とドレイン領域１０５との間に位置するＰ型半導体基
板１０１上にはゲート絶縁膜１０６を介してゲート電極
１０７が形成されている。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】０００５

【補正方法】変更

【補正内容】

【０００５】ところで、不揮発性半導体記憶装置におい
てフローティングゲートに電子を注入する手段として、
従来では、ＣＨＥ（チャネルホットエレクトロン）注
入、ＦＮトンネル注入が用いられている。図１０は、従
来のチャネルホットエレクトロン注入を説明するための
模式図である。図１０を参照して、チャネルホットエレ
クトロン注入では、ドレイン領域近傍の高電界で加速さ
れ、その際エネルギを失う衝突を経験しないエレクトロ
ンは、高エネルギを得るホットエレクトロンとなる。そ
して、フローティングゲート電極１３０の電界によって
ゲート酸化膜１４０のエネルギ障壁を飛び越えてフロー
ティングゲート１３０中にエレクトロンが入る。このよ
うにして、チャネルホットエレクトロン注入が行なわれ
る。

【手続補正４】

【補正対象書類名】明細書

【補正対象項目名】０００７

【補正方法】変更

【補正内容】

【０００７】ここで、フローティングゲート１３０に電
子を注入する場合、本来絶縁性のゲート酸化膜１４０を
通じて電子のやりとりを行なうので、ゲート酸化膜１４
０の劣化は避けて通ることのできない大きな問題であ
る。つまり、ゲート酸化膜１４０の劣化が不揮発性半導
体記憶装置の書換耐性を決める大きな要因となる。した
がって、フローティングゲート１３０に電子を注入する
手段として、ゲート酸化膜１４０へのダメージの小さい
方が望ましい。ゲート酸化膜１４０を通じて電子をやり
とりする場合、単位面積あたりの総通過電子量が同じな
ら、ゲート酸化膜１４０にかかる電界の弱い方が劣化が
小さいことが知られている。これは、ゲート酸化膜１４
０にかかる電界の弱い方が新たな電子トラップの生成が
少ないからである。上記した２つの電子注入手段のう
ち、ＣＨＥ注入においては電子注入場所がドレイン領域
近傍の狭い領域であるので、単位面積あたりの電子通過
量が大きく劣化が大きい。また、ＦＮ注入においては、
ＣＨＥ注入に比べて単位面積あたりの電子通過量は小さ
いが、その物理メカニズム上、高電界が必要となる。従
って、劣化を考慮するとより低電界かつ広い領域での電
子注入手段が望まれる。

【手続補正５】

【補正対象書類名】明細書

【補正対象項目名】００１１

【補正方法】変更

【補正内容】

【００１１】請求項１ないし３に記載の発明は上記のよ
うな課題を解決するためになされたもので、請求項１に
記載の発明の目的は、不揮発性半導体記憶装置の周辺回
路において基板トランジスタを形成する場合に、良好な
トランジスタ特性を得ることを目的とする。

【手続補正６】

【補正対象書類名】明細書

【補正対象項目名】００１２

【補正方法】変更

【補正内容】

【００１２】請求項２および３に記載の発明は、ゲート
酸化膜の劣化を抑制することが可能な不揮発性半導体記
憶装置を提供することを目的とする。

【手続補正７】

【補正対象書類名】明細書

【補正対象項目名】００１４

【補正方法】変更

【補正内容】

【００１４】請求項２および３における不揮発性半導体
記憶装置は、フローティングゲートに電子を注入する動
作が消去動作となる不揮発性半導体記憶装置である。そ
して、その不揮発性半導体記憶装置は、半導体基板と、
第１導電型のウェル領域と、第２導電型の不純物領域
と、第２導電型の埋込層とを備えている。ウェル領域は
半導体基板の主表面上に形成されている。不純物領域は
ウェル領域の表面上に所定の間隔を隔てて形成されてい
る。埋込層はウェル領域下に形成されている。

【手続補正８】

【補正対象書類名】明細書

【補正対象項目名】００１６

【補正方法】変更

【補正内容】

【００１６】請求項２および３に係る不揮発性半導体記
憶装置では、フローティングゲートに電子を注入する動
作が消去動作となる不揮発性半導体記憶装置においてウ
ェル領域下に第２導電型の埋込層が形成されているの
で、基板ホットエレクトロン注入が可能となり、ゲート
酸化膜にかかる電界が小さくなる。これにより、ゲート
酸化膜の劣化が抑制される。また、フローティングゲー
トに電子を注入する動作が消去動作となる不揮発性半導
体記憶装置に基板ホットエレクトロン注入を適用するこ
とによって、セルサイズが従来のセルと同程度で製造可
能となる。

【手続補正９】

【補正対象書類名】明細書

【補正対象項目名】００１８

【補正方法】変更

【補正内容】

【００１８】図１は、本発明の第１実施例によるレトロ
グレードウェルプロセスを用いて形成した基板トランジ
スタを有する周辺回路を備えた不揮発性半導体記憶装置
の平面図であり、図２は図１のＸ−Ｘ線に沿った断面図
である。図１および図２を参照して、この第１実施例の
不揮発性半導体記憶装置の周辺回路領域の基板トランジ
スタでは、Ｐ型半導体基板１の主表面上の所定領域に分
離酸化膜３が形成されている。分離酸化膜３の下にはレ
トログレードウェルプロセスによって形成したＰウェル
２が形成されている。また、分離酸化膜３によって囲ま
れた活性領域上の所定領域にはゲート絶縁膜６を介して
リング状ゲート電極７ａが形成されている。リング状ゲ
ート電極７ａはそれと一体的に形成されたゲート引き出
し電極７ｂを含んでいる。リング状ゲート電極７ａの外
側の領域にはソース領域４が形成されている。リング状
ゲート電極７ａの内側の領域にはドレイン領域５が形成
されている。ソース領域４、ドレイン領域５、ゲート引
き出し電極７ｂ上には電極８，９および１０がそれぞれ
電気的に接続されている。

【手続補正１０】

【補正対象書類名】明細書

【補正対象項目名】００２４

【補正方法】変更

【補正内容】

【００２４】すなわち、ソース線がつながっているブロ
ック単位で電子の注入を行なえばよいので、従来のＮＯ
Ｒ型などのフローティングゲートへの電子注入が書込に
相当し、１ビット毎に電子を注入することが必要な不揮
発性半導体記憶装置のようにボトムｎ層を必ずしもメモ
リセルごとに設ける必要がない。したがって、メモリセ
ルアレイサイズは従来のものと同等サイズで、ボトムｎ
層を注入層とした基板ホットエレクトロン注入を適用す
ることができる。具体的な構造としては、図５（ａ）に
示すように、主ビット線２１２と副ビット線２１１と選
択ゲート２１３および２１４を有するＤＩＮＯＲ型のセ
ル構造において、半導体基板２０１上のＰウェル２１０
下にボトムｎ層２０７を形成する。これにより、ＤＩＮ
ＯＲ型でフローティングゲートに電子を注入する手段と
して、ボトムｎ層２０７を注入層として基板ホットエレ
クトロン注入を行なうことができる。なお、具体的な動
作条件（印加電圧など）は以下のとおりである。

【手続補正１１】

【補正対象書類名】明細書

【補正対象項目名】００２７

【補正方法】変更

【補正内容】

【００２７】請求項２および３に記載の不揮発性半導体
記憶装置によれば、フローティングゲートに電子を注入
する動作が消去動作となる不揮発性半導体記憶装置にお
いて第１導電型のウェル領域下に第２導電型の埋込層を
設けることによって、フローティングゲートに電子を注
入する動作が消去動作となるセル構造においてセルサイ
ズを従来のセルと同程度に抑えたまま基板ホットエレク
トロン注入を適用することができる。また、基板ホット
エレクトロン注入を用いることによってＦＮトンネル現
象を利用する従来の消去方法に比べてゲート酸化膜にか
かる電界を小さくすることができ、その結果、ゲート酸
化膜の劣化を抑制することができる。これにより、書換
耐性を向上することができる。

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図２

【補正方法】変更

【補正内容】

【図２】

【手続補正１４】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正１５】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 (72)発明者 辻 直樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内

Claims (2)

【特許請求の範囲】
1. 【請求項１】 周辺回路領域を有する不揮発性半導体記
   憶装置であって、 前記周辺回路領域は、 主表面を有する半導体基板と、 前記半導体基板の主表面上の所定領域に形成された素子
   分離酸化膜と、 前記素子分離酸化膜下に形成されたウェル領域と、 前記素子分離酸化膜によって囲まれた活性領域上にゲー
   ト絶縁膜を介してリング状に形成されたゲート電極と、 前記活性領域の前記ゲート電極の外側に位置する領域に
   形成された第１のソース／ドレイン領域と、 前記活性領域の前記ゲート電極の内側に位置する領域に
   形成された第２のソース／ドレイン領域とを備えた、不
   揮発性半導体記憶装置。
2. 【請求項２】 フローティングゲートに電子を注入する
   動作が消去動作となる不揮発性半導体記憶装置であっ
   て、 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された第１導電型のウ
   ェル領域と、 前記ウェル領域の表面上に所定の間隔を隔てて形成され
   た第２導電型の不純物領域と、 前記ウェル領域下に形成された第２導電型の埋込層とを
   備えた、不揮発性半導体記憶装置。