JP2002064158A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JP2002064158A JP2002064158A JP2001205881A JP2001205881A JP2002064158A JP 2002064158 A JP2002064158 A JP 2002064158A JP 2001205881 A JP2001205881 A JP 2001205881A JP 2001205881 A JP2001205881 A JP 2001205881A JP 2002064158 A JP2002064158 A JP 2002064158A
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Abstract
(57)【要約】
【課題】 メモリサイズを大きくせずにゲート酸化膜の
劣化を抑制することが可能な不揮発性半導体記憶装置を
提供する。 【解決手段】 不揮発性半導体記憶装置は、半導体基板
２０１の主表面上に形成されたＰウェル２１０と、Ｐウ
ェル２１０の表面上に所定の間隔を隔てて形成されたｎ
型のソース／ドレイン領域、このソース／ドレイン領域
に対応して形成されたフローティングゲートをそれぞれ
含む複数のメモリセルと、Ｐウェル２１０下に形成され
たボトムｎ層２０７とを備え、複数のメモリセルへの一
括消去動作をボトムｎ層２０７からＰウェル２１０を介
して、それぞれのフローティングゲートに電子を注入す
ることにより行なう。
劣化を抑制することが可能な不揮発性半導体記憶装置を
提供する。 【解決手段】 不揮発性半導体記憶装置は、半導体基板
２０１の主表面上に形成されたＰウェル２１０と、Ｐウ
ェル２１０の表面上に所定の間隔を隔てて形成されたｎ
型のソース／ドレイン領域、このソース／ドレイン領域
に対応して形成されたフローティングゲートをそれぞれ
含む複数のメモリセルと、Ｐウェル２１０下に形成され
たボトムｎ層２０７とを備え、複数のメモリセルへの一
括消去動作をボトムｎ層２０７からＰウェル２１０を介
して、それぞれのフローティングゲートに電子を注入す
ることにより行なう。
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置に関し、特に、電気的に情報の書込および消去が可
能な不揮発性半導体記憶装置に関する。
装置に関し、特に、電気的に情報の書込および消去が可
能な不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置においてフロー
ティングゲートに電子を注入する手段として、従来で
は、ＣＨＥ（チャネルホットエレクトロン）注入、ＦＮ
トンネル注入が用いられている。図２は、従来のチャネ
ルホットエレクトロン注入を説明するための模式図であ
る。図２を参照して、チャネルホットエレクトロン注入
では、ドレイン領域近傍の高電界で加速され、その際エ
ネルギを失う衝突を経験しないエレクトロンは、高エネ
ルギを得るホットエレクトロンとなる。そして、フロー
ティングゲート電極１３０の電界によってゲート酸化膜
１４０のエネルギ障壁を飛び越えてフローティングゲー
ト１３０中にエレクトロンが入る。このようにして、チ
ャネルホットエレクトロン注入が行なわれる。
ティングゲートに電子を注入する手段として、従来で
は、ＣＨＥ（チャネルホットエレクトロン）注入、ＦＮ
トンネル注入が用いられている。図２は、従来のチャネ
ルホットエレクトロン注入を説明するための模式図であ
る。図２を参照して、チャネルホットエレクトロン注入
では、ドレイン領域近傍の高電界で加速され、その際エ
ネルギを失う衝突を経験しないエレクトロンは、高エネ
ルギを得るホットエレクトロンとなる。そして、フロー
ティングゲート電極１３０の電界によってゲート酸化膜
１４０のエネルギ障壁を飛び越えてフローティングゲー
ト１３０中にエレクトロンが入る。このようにして、チ
ャネルホットエレクトロン注入が行なわれる。
【０００３】図３は、従来のＦＮトンネル注入を説明す
るための模式図である。図３を参照して、従来のＦＮト
ンネル注入では、コントロールゲート電極１５０に高電
圧を印加することによってフローティングゲート１３０
にも正の電圧を与える。これにより、エレクトロンはフ
ローティングゲート１３０の電界によってゲート酸化膜
１４０を通り抜けてフローティングゲート１３０に注入
される。このようにしてＦＮトンネル注入が行なわれ
る。
るための模式図である。図３を参照して、従来のＦＮト
ンネル注入では、コントロールゲート電極１５０に高電
圧を印加することによってフローティングゲート１３０
にも正の電圧を与える。これにより、エレクトロンはフ
ローティングゲート１３０の電界によってゲート酸化膜
１４０を通り抜けてフローティングゲート１３０に注入
される。このようにしてＦＮトンネル注入が行なわれ
る。
【０００４】ここで、フローティングゲート１３０に電
子を注入する場合、本来絶縁性のゲート酸化膜１４０を
通じて電子のやりとりを行なうので、ゲート酸化膜１４
０の劣化は避けて通ることのできない大きな問題であ
る。つまり、ゲート酸化膜１４０の劣化が不揮発性半導
体記憶装置の書換耐性を決める大きな要因となる。した
がって、フローティングゲート１３０に電子を注入する
手段として、ゲート酸化膜１４０へのダメージの小さい
方が望ましい。ゲート酸化膜１４０を通じて電子をやり
とりする場合、単位面積あたりの総通過電子量が同じな
ら、ゲート酸化膜１４０にかかる電界の弱い方が劣化が
小さいことが知られている。これは、ゲート酸化膜１４
０にかかる電界の弱い方が新たな電子トラップの生成が
少ないからである。上記した２つの電子注入手段のう
ち、ＣＨＥ注入においては電子注入場所がドレイン領域
近傍の狭い領域であるので、単位面積あたりの電子通過
量が大きく劣化が大きい。また、ＦＮ注入においては、
ＣＨＥ注入に比べて単位面積あたりの電子通過量は小さ
いが、その物理メカニズム上、高電界が必要となり、劣
化を考慮すると低電界での注入手段が望まれる。
子を注入する場合、本来絶縁性のゲート酸化膜１４０を
通じて電子のやりとりを行なうので、ゲート酸化膜１４
０の劣化は避けて通ることのできない大きな問題であ
る。つまり、ゲート酸化膜１４０の劣化が不揮発性半導
体記憶装置の書換耐性を決める大きな要因となる。した
がって、フローティングゲート１３０に電子を注入する
手段として、ゲート酸化膜１４０へのダメージの小さい
方が望ましい。ゲート酸化膜１４０を通じて電子をやり
とりする場合、単位面積あたりの総通過電子量が同じな
ら、ゲート酸化膜１４０にかかる電界の弱い方が劣化が
小さいことが知られている。これは、ゲート酸化膜１４
０にかかる電界の弱い方が新たな電子トラップの生成が
少ないからである。上記した２つの電子注入手段のう
ち、ＣＨＥ注入においては電子注入場所がドレイン領域
近傍の狭い領域であるので、単位面積あたりの電子通過
量が大きく劣化が大きい。また、ＦＮ注入においては、
ＣＨＥ注入に比べて単位面積あたりの電子通過量は小さ
いが、その物理メカニズム上、高電界が必要となり、劣
化を考慮すると低電界での注入手段が望まれる。
【０００５】そこで、従来、ボトムｎ層を注入層として
基板ホットエレクトロン注入を起こすという物理メカニ
ズムが知られている。図４は、そのボトムｎ層を注入層
とする基板ホットエレクトロン注入を説明するための模
式図である。図４を参照して、ＳＨＥ（基板ホットエレ
クトロン）注入について説明する。まず、ソース領域１
６０とドレイン領域１７０とフローティングゲート１３
０に正の電圧が印加される。これにより、チャネルが強
く空乏化する。ボトムｎ層１２０とＰウェル１０２のｐ
ｎ接合に順方向バイアスを印加すると、ボトムｎ層１２
０からＰウェル１０２内に電子が注入される。Ｐウェル
１０２内に注入された電子の一部は、チャネル部分の空
乏領域に拡散していく。空乏領域に達した電子は、空乏
層内の電界で加速され、ゲート酸化膜１４０とＳｉとの
エネルギ障壁を越えるエネルギを持ついわゆるホットな
電子となる。
基板ホットエレクトロン注入を起こすという物理メカニ
ズムが知られている。図４は、そのボトムｎ層を注入層
とする基板ホットエレクトロン注入を説明するための模
式図である。図４を参照して、ＳＨＥ（基板ホットエレ
クトロン）注入について説明する。まず、ソース領域１
６０とドレイン領域１７０とフローティングゲート１３
０に正の電圧が印加される。これにより、チャネルが強
く空乏化する。ボトムｎ層１２０とＰウェル１０２のｐ
ｎ接合に順方向バイアスを印加すると、ボトムｎ層１２
０からＰウェル１０２内に電子が注入される。Ｐウェル
１０２内に注入された電子の一部は、チャネル部分の空
乏領域に拡散していく。空乏領域に達した電子は、空乏
層内の電界で加速され、ゲート酸化膜１４０とＳｉとの
エネルギ障壁を越えるエネルギを持ついわゆるホットな
電子となる。
【０００６】このホットエレクトロンがゲート酸化膜１
４０中をドリフトしてフローティングゲート１３０に達
する。上記したように、電子は主に空乏層内電界でゲー
ト酸化膜１４０に入るためのエネルギを得るので、ＦＮ
注入と異なりゲート酸化膜１４０にかかる電界が弱くて
もよい。このボトムｎ層１２０を注入層として基板ホッ
トエレクトロン注入を行なう方法では、ＦＮ注入と同様
に単位面積あたりの電子通過量が少なく、かつＦＮ注入
と異なりゲート酸化膜１４０にかかる電界が弱くてもよ
い。したがって、この方法では、ＦＮ注入よりもさらに
ゲート酸化膜１４０の劣化が小さい。
４０中をドリフトしてフローティングゲート１３０に達
する。上記したように、電子は主に空乏層内電界でゲー
ト酸化膜１４０に入るためのエネルギを得るので、ＦＮ
注入と異なりゲート酸化膜１４０にかかる電界が弱くて
もよい。このボトムｎ層１２０を注入層として基板ホッ
トエレクトロン注入を行なう方法では、ＦＮ注入と同様
に単位面積あたりの電子通過量が少なく、かつＦＮ注入
と異なりゲート酸化膜１４０にかかる電界が弱くてもよ
い。したがって、この方法では、ＦＮ注入よりもさらに
ゲート酸化膜１４０の劣化が小さい。
【０００７】しかしながら、このようなボトムｎ層１２
０を注入層として基板ホットエレクトロン注入を行なう
ための構造を、ＮＯＲ型などのフローティングゲートへ
の注入が書込に相当する不揮発性半導体記憶装置へ適用
する場合、次のような問題点があった。すなわち、フロ
ーティングゲートへの電子注入が書込に相当する不揮発
性半導体記憶装置では、書込はビットごとに行なわなけ
ればならないので、ボトムｎ層１２０を各セルごとに設
ける必要がある。このため、セルサイズが非常に大きく
なり、実際のメモリセルには適用不可能であるという問
題点があった。
０を注入層として基板ホットエレクトロン注入を行なう
ための構造を、ＮＯＲ型などのフローティングゲートへ
の注入が書込に相当する不揮発性半導体記憶装置へ適用
する場合、次のような問題点があった。すなわち、フロ
ーティングゲートへの電子注入が書込に相当する不揮発
性半導体記憶装置では、書込はビットごとに行なわなけ
ればならないので、ボトムｎ層１２０を各セルごとに設
ける必要がある。このため、セルサイズが非常に大きく
なり、実際のメモリセルには適用不可能であるという問
題点があった。
【０００８】
【発明が解決しようとする課題】この発明は、上記のよ
うな課題を解決するためになされたもので、ゲート酸化
膜の劣化を抑制することが可能な不揮発性半導体記憶装
置を提供することを目的とする。
うな課題を解決するためになされたもので、ゲート酸化
膜の劣化を抑制することが可能な不揮発性半導体記憶装
置を提供することを目的とする。
【０００９】
【課題を解決するための手段】この発明に従った不揮発
性半導体記憶装置は、半導体基板の主表面上に形成され
た第１導電型のウェル領域と、このウェル領域の表面上
に所定の間隔を隔てて形成された第２導電型のソース／
ドレイン領域、このソース／ドレイン領域に対応して形
成されたフローティングゲートをそれぞれ含む複数のメ
モリセルと、ウェル領域下に形成された第２導電型の埋
込層とを備え、複数のメモリセルへの一括消去動作を埋
込層からウェル領域を介して、それぞれのフローティン
グゲートに電子を注入することにより行なうものであ
る。
性半導体記憶装置は、半導体基板の主表面上に形成され
た第１導電型のウェル領域と、このウェル領域の表面上
に所定の間隔を隔てて形成された第２導電型のソース／
ドレイン領域、このソース／ドレイン領域に対応して形
成されたフローティングゲートをそれぞれ含む複数のメ
モリセルと、ウェル領域下に形成された第２導電型の埋
込層とを備え、複数のメモリセルへの一括消去動作を埋
込層からウェル領域を介して、それぞれのフローティン
グゲートに電子を注入することにより行なうものであ
る。
【００１０】この発明の不揮発性半導体記憶装置におい
て、好ましくは、一括消去動作において、半導体基板お
よび埋込層を接地電位とし、消去されるメモリセルに対
応するウェル領域を接地電位より高く１．５Ｖより低い
電位とし、ソース／ドレイン領域をウェル領域の電位よ
り高い電位とする。
て、好ましくは、一括消去動作において、半導体基板お
よび埋込層を接地電位とし、消去されるメモリセルに対
応するウェル領域を接地電位より高く１．５Ｖより低い
電位とし、ソース／ドレイン領域をウェル領域の電位よ
り高い電位とする。
【００１１】また、この発明の不揮発性半導体記憶装置
において、好ましくは、消去されないメモリセルに対応
するウェル領域の電位を消去されるメモリセルのウェル
領域の電位と同じとし、ソース／ドレイン領域のうち少
なくともドレイン領域をオープン状態とする。
において、好ましくは、消去されないメモリセルに対応
するウェル領域の電位を消去されるメモリセルのウェル
領域の電位と同じとし、ソース／ドレイン領域のうち少
なくともドレイン領域をオープン状態とする。
【００１２】
【作用】この発明の不揮発性半導体記憶装置では、フロ
ーティングゲートに電子を注入する動作が消去動作とな
る不揮発性半導体記憶装置においてウェル領域下に第２
導電型の埋込層が形成されているので、基板ホットエレ
クトロン注入が可能となり、ゲート酸化膜にかかる電界
が小さくなる。これにより、ゲート酸化膜の劣化が抑制
される。また、フローティングゲートに電子を注入する
動作が消去動作となる不揮発性半導体記憶装置に基板ホ
ットエレクトロン注入を適用することによって、セルサ
イズが従来のセルと同程度で製造可能となる。
ーティングゲートに電子を注入する動作が消去動作とな
る不揮発性半導体記憶装置においてウェル領域下に第２
導電型の埋込層が形成されているので、基板ホットエレ
クトロン注入が可能となり、ゲート酸化膜にかかる電界
が小さくなる。これにより、ゲート酸化膜の劣化が抑制
される。また、フローティングゲートに電子を注入する
動作が消去動作となる不揮発性半導体記憶装置に基板ホ
ットエレクトロン注入を適用することによって、セルサ
イズが従来のセルと同程度で製造可能となる。
【００１３】好ましくは、この発明の不揮発性半導体記
憶装置においては、ウェル領域の電位を１．５Ｖより低
い値とすることによって、ソース／ドレイン領域を比較
的低い電位に設定しても、消去動作が可能となる。
憶装置においては、ウェル領域の電位を１．５Ｖより低
い値とすることによって、ソース／ドレイン領域を比較
的低い電位に設定しても、消去動作が可能となる。
【００１４】好ましくは、この発明の不揮発性半導体記
憶装置においては、消去されないメモリセルに対応する
ウェル領域の電位と、消去されるメモリセルのウェル領
域の電位を同じとしても、ドレイン領域をオープン状態
とすることによって、消去動作を防止することができ
る。
憶装置においては、消去されないメモリセルに対応する
ウェル領域の電位と、消去されるメモリセルのウェル領
域の電位を同じとしても、ドレイン領域をオープン状態
とすることによって、消去動作を防止することができ
る。
【００１５】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１６】図１は、本発明の実施例によるＤＩＮＯＲ
（Divided Bit Line NOR）などのフローティングゲート
に電子を注入する動作が消去となる不揮発性半導体記憶
装置を示した断面図（ａ）および等価回路図（ｂ）であ
る。ここで、ＤＩＮＯＲ型セルとは、ＮＯＲ型セルに主
副ビット線構成を採用するとともに選択ゲートを追加し
たものである。このＤＩＮＯＲ型セルに関しては、たと
えばNIKKEI MICRODEVICES 1993年１月号のpp.64-68に詳
しく開示されている。本実施例では、ＤＩＮＯＲ型など
のフローティングゲートに電子を注入する動作が消去と
なる不揮発性半導体記憶装置はソース線がつながってい
るブロック単位で電子の注入を行なえばよいという点に
着目している。
（Divided Bit Line NOR）などのフローティングゲート
に電子を注入する動作が消去となる不揮発性半導体記憶
装置を示した断面図（ａ）および等価回路図（ｂ）であ
る。ここで、ＤＩＮＯＲ型セルとは、ＮＯＲ型セルに主
副ビット線構成を採用するとともに選択ゲートを追加し
たものである。このＤＩＮＯＲ型セルに関しては、たと
えばNIKKEI MICRODEVICES 1993年１月号のpp.64-68に詳
しく開示されている。本実施例では、ＤＩＮＯＲ型など
のフローティングゲートに電子を注入する動作が消去と
なる不揮発性半導体記憶装置はソース線がつながってい
るブロック単位で電子の注入を行なえばよいという点に
着目している。
【００１７】すなわち、ソース線がつながっているブロ
ック単位で電子の注入を行なえばよいので、従来のＮＯ
Ｒ型などのフローティングゲートへの電子注入が書込に
相当し、１ビット毎に電子を注入することが必要な不揮
発性半導体記憶装置のようにボトムｎ層を必ずしもメモ
リセルごとに設ける必要がない。したがって、メモリセ
ルアレイサイズは従来のものと同等サイズで、ボトムｎ
層を注入層とした基板ホットエレクトロン注入を適用す
ることができる。具体的な構造としては、図５（ａ）に
示すように、主ビット線２１２と副ビット線２１１と選
択ゲート２１３および２１４を有するＤＩＮＯＲ型のセ
ル構造において、半導体基板２０１上のＰウェル２１０
下にボトムｎ層２０７を形成する。これにより、ＤＩＮ
ＯＲ型でフローティングゲートに電子を注入する手段と
して、ボトムｎ層２０７を注入層として基板ホットエレ
クトロン注入を行なうことができる。なお、具体的な動
作条件（印加電圧など）は以下のとおりである。
ック単位で電子の注入を行なえばよいので、従来のＮＯ
Ｒ型などのフローティングゲートへの電子注入が書込に
相当し、１ビット毎に電子を注入することが必要な不揮
発性半導体記憶装置のようにボトムｎ層を必ずしもメモ
リセルごとに設ける必要がない。したがって、メモリセ
ルアレイサイズは従来のものと同等サイズで、ボトムｎ
層を注入層とした基板ホットエレクトロン注入を適用す
ることができる。具体的な構造としては、図５（ａ）に
示すように、主ビット線２１２と副ビット線２１１と選
択ゲート２１３および２１４を有するＤＩＮＯＲ型のセ
ル構造において、半導体基板２０１上のＰウェル２１０
下にボトムｎ層２０７を形成する。これにより、ＤＩＮ
ＯＲ型でフローティングゲートに電子を注入する手段と
して、ボトムｎ層２０７を注入層として基板ホットエレ
クトロン注入を行なうことができる。なお、具体的な動
作条件（印加電圧など）は以下のとおりである。
【００１８】（１）消去選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） Ｐウェル＜ソース線＝副ビット線（ドレイン）＜ワ
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり。） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝副ビット線＝Ｏｐｅｎ（選択ゲートをオ
フにする必要あり） あるいは、 （１）消去選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） Ｐウェル＜ソース線＝副ビット線（ドレイン）＜ワ
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝Ｐウェル 副ビット線＝Ｏｐｅｎ（選択ゲートをオフにする必
要あり） なお、Ｐウェルに印加する電圧は、ｐｎ接合の順方向電
流が流れる程度の電圧程度であればよい。
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり。） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝副ビット線＝Ｏｐｅｎ（選択ゲートをオ
フにする必要あり） あるいは、 （１）消去選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） Ｐウェル＜ソース線＝副ビット線（ドレイン）＜ワ
ード線（副ビット線に電圧を印加するために、選択ゲー
トと主ビット線を立上げる必要あり） （２）消去非選択ブロック 基板＝ボトムｎ層＝ＧＮＤ ＧＮＤ＜Ｐウェル＜１．５（Ｖ） ワード線＝ＧＮＤ ソース線＝Ｐウェル 副ビット線＝Ｏｐｅｎ（選択ゲートをオフにする必
要あり） なお、Ｐウェルに印加する電圧は、ｐｎ接合の順方向電
流が流れる程度の電圧程度であればよい。
【００１９】
【発明の効果】この発明の不揮発性半導体記憶装置によ
れば、フローティングゲートに電子を注入する動作が消
去動作となる不揮発性半導体記憶装置において第１導電
型のウェル領域下に第２導電型の埋込層を設けることに
よって、フローティングゲートに電子を注入する動作が
消去動作となるセル構造においてセルサイズを従来のセ
ルと同程度に抑えたまま、基板ホットエレクトロン注入
を適用することができる。また、基板ホットエレクトロ
ン注入を用いることによってＦＮトンネル現象を利用す
る従来の消去方法に比べてゲート酸化膜にかかる電界を
小さくすることができ、その結果、ゲート酸化膜の劣化
を抑制することができる。これにより、書換耐性を向上
することができる。
れば、フローティングゲートに電子を注入する動作が消
去動作となる不揮発性半導体記憶装置において第１導電
型のウェル領域下に第２導電型の埋込層を設けることに
よって、フローティングゲートに電子を注入する動作が
消去動作となるセル構造においてセルサイズを従来のセ
ルと同程度に抑えたまま、基板ホットエレクトロン注入
を適用することができる。また、基板ホットエレクトロ
ン注入を用いることによってＦＮトンネル現象を利用す
る従来の消去方法に比べてゲート酸化膜にかかる電界を
小さくすることができ、その結果、ゲート酸化膜の劣化
を抑制することができる。これにより、書換耐性を向上
することができる。
【図１】本発明の実施例による、基板ホットエレクトロ
ン注入方法を適用可能な不揮発性半導体記憶装置を示し
た断面図（ａ）および等価回路図（ｂ）である。
ン注入方法を適用可能な不揮発性半導体記憶装置を示し
た断面図（ａ）および等価回路図（ｂ）である。
【図２】従来のチャネルホットエレクトロン注入を説明
するための模式図である。
するための模式図である。
【図３】従来のＦＮトンネル注入を説明するための模式
図である。
図である。
【図４】従来の基板ホットエレクトロン注入を説明する
ための模式図である。
ための模式図である。
２０１：半導体基板、２０７：ボトムｎ層、２１０：Ｐ
ウェル。
ウェル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 辻 直樹 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社ユー・エル・エス・アイ開発研究 所内 Ｆターム(参考） 5F083 EP02 EP23 EP78 ER09 GA21 HA01 KA06 5F101 BA01 BB05 BC11 BE06 BF03
Claims (3)
- 【請求項１】 半導体基板の主表面上に形成された第１
導電型のウェル領域と、 前記ウェル領域の表面上に所定の間隔を隔てて形成され
た第２導電型のソース／ドレイン領域、前記ソース／ド
レイン領域に対応して形成されたフローティングゲート
をそれぞれ含む複数のメモリセルと、 前記ウェル領域下に形成された第２導電型の埋込層とを
備え、 前記複数のメモリセルへの一括消去動作を前記埋込層か
ら前記ウェル領域を介して、それぞれの前記フローティ
ングゲートに電子を注入することにより行なう、不揮発
性半導体記憶装置。 - 【請求項２】 一括消去動作において、前記半導体基板
および前記埋込層を接地電位とし、消去される前記メモ
リセルに対応する前記ウェル領域を接地電位より高く
１．５Ｖより低い電位とし、前記ソース／ドレイン領域
を前記ウェル領域の電位より高い電位とする、請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項３】 消去されない前記メモリセルに対応する
前記ウェル領域の電位を消去される前記メモリセルの前
記ウェル領域の電位と同じとし、前記ソース／ドレイン
領域のうち少なくともドレイン領域をオープン状態とす
る、請求項２に記載の不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205881A JP2002064158A (ja) | 2001-07-06 | 2001-07-06 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001205881A JP2002064158A (ja) | 2001-07-06 | 2001-07-06 | 不揮発性半導体記憶装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5328331A Division JPH07183410A (ja) | 1993-12-24 | 1993-12-24 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002064158A true JP2002064158A (ja) | 2002-02-28 |
Family
ID=19042111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001205881A Pending JP2002064158A (ja) | 2001-07-06 | 2001-07-06 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002064158A (ja) |
-
2001
- 2001-07-06 JP JP2001205881A patent/JP2002064158A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050628 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20051025 |