KR100957830B1 - 비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템 - Google Patents

비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템 Download PDF

Info

Publication number
KR100957830B1
KR100957830B1 KR1020057009919A KR20057009919A KR100957830B1 KR 100957830 B1 KR100957830 B1 KR 100957830B1 KR 1020057009919 A KR1020057009919 A KR 1020057009919A KR 20057009919 A KR20057009919 A KR 20057009919A KR 100957830 B1 KR100957830 B1 KR 100957830B1
Authority
KR
South Korea
Prior art keywords
voltage
memory cells
bit line
positive
drain
Prior art date
Application number
KR1020057009919A
Other languages
English (en)
Other versions
KR20050085268A (ko
Inventor
이 히
지헹 리우
마크 더불유. 랜돌프
사미르 에스. 해대드
Original Assignee
어드밴스드 마이크로 디바이시즈, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어드밴스드 마이크로 디바이시즈, 인코포레이티드 filed Critical 어드밴스드 마이크로 디바이시즈, 인코포레이티드
Publication of KR20050085268A publication Critical patent/KR20050085268A/ko
Application granted granted Critical
Publication of KR100957830B1 publication Critical patent/KR100957830B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • G11C16/0475—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS] comprising two or more independent storage sites which store independent data
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

이중 비트 유전체 메모리 셀들(48)의 어레이(40)는 복수의 비트 라인을 포함한다. 제 1 비트 라인(201)은 어레이(40) 내의 메모리 셀들의 한 칼럼 내의 복수의 메모리 셀들(48) 각각에 대한 소스 영역을 형성한다. 제 2 비트 라인(202)은 칼럼 내의 복수의 메모리 셀들(48) 각각에 대한 드레인 영역을 형성한다. 반대 전도성의 채널 영역(50)이 제 1 비트 라인(201)과 제 2 비트 라인(202) 사이에 위치되어, 각각과의 접합을 형성한다. 선택된 워드 라인(211)은 채널 영역(50) 위에 위치하여, 동일한 로우 내의 복수의 메모리 셀들(48) 각각 위에 게이트(60)를 형성한다. 복수의 비선택 워드 라인(210, 212)은 각각 선택된 워드 라인(211)에 평행하고, 각각 복수의 메모리 셀들중 선택된 메모리 셀(49) 이외의 칼럼 내의 복수의 메모리 셀들(48)중 하나 위에 게이트(60)를 형성한다. 워드 라인 제어 회로(46)는 선택된 워드 라인(211)에 양의 프로그래밍 전압(220)을 인가하고, 이와 동시에 비트 라인 제어 회로(44)는 드레인 비트 라인(202)에 양의 드레인 전압을 인가하고, 소스 비트 라인(201)에 양의 소스 전압을 인가하며, 양의 소스 전압은 양의 드레인 전압 보다 작다.
Figure R1020057009919
비휘발성 메모리 셀, 이중 비트 유전체 메모리 셀, 프로그램, 판독, 소거

Description

비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템{IMPROVED SYSTEM FOR PROGRAMMING A NON-VOLATILE MEMORY CELL}
본 발명은 일반적으로 플래시 메모리 셀 디바이스에 관한 것으로서, 특히 이중 비트 유전체 메모리 셀 구조를 프로그램하는 동안 쇼트 채널 전류 누설을 줄이기 위한 프리 챠지 시스템에서의 개선에 관한 것이다.
통상적인 플로팅 게이트 플래시 메모리 타입의 EEPROM(전기적으로 소거가능하고 프로그램가능한 판독 전용 메모리)은, 결정 실리콘 기판 위에 위치하는, 터널 산화물(SiO2), 터널 산화물 위의 폴리실리콘 플로팅 게이트, 플로팅 게이트 위의 층간 유전층(전형적으로, 산화물, 질화물, 산화물 스택) 및 층간 유전층 위의 제어 게이트의 수직 스택을 특징으로 하는 메모리 셀을 이용한다. 기판 내에는 수직 스택의 아래에 위치하는 채널 영역이 있고, 이 채널 영역의 대향하는 측에는 소스 확산부 및 드레인 확산부가 있다.
플로팅 게이트 플래시 메모리 셀은 채널 영역으로부터 플로팅 게이트로 열 전자를 유도하여 플로팅 게이트 상에 비휘발성의 음 전하를 생성함으로써 프로그램된다. 열 전자 주입은 높은 제어 게이트 양 전압과 함께 드레인 소스 사이에 바이어스를 인가함으로써 달성될 수 있다. 드레인 소스 바이어스가 전자를 드레인쪽으로 가속시키는 동안, 게이트 전압은 채널을 반전시킨다. 가속된 전자는 5.0 내지 6.0eV의 운동 에너지를 얻는바, 이는 채널 영역과 터널 산화물 간의 3.2eV의 Si-SiO2 에너지 장벽을 충분히 넘고도 남는다. 전자가 드레인 쪽으로 가속되는 동안, 결정 격자와 충돌하는 전자는 제어 게이트 전계의 영향하에서 Si-SiO2 인터페이스쪽으로 전환(re-direct)되고, 에너지 장벽을 넘기에 충분한 에너지를 얻는다.
일단 프로그램되면, 플로팅 게이트 상의 음 전하는 반 전도성 게이트를 분산(disburse)하여, 소스 영역, 드레인 영역, 채널 영역 및 제어 게이트에 의해 특징화되는 FET의 임계 전압을 증가시키는 영향을 나타낸다. 메모리 셀의 "판독" 동안, 메모리 셀의 프로그램된 상태 또는 프로그램되지 않은 상태는 소정의 제어 게이트 전압에서 소스와 드레인 간에 흐르는 전류의 크기를 검출함으로써 검출될 수 있다.
보다 최근에는 유전체 메모리 셀 구조가 개발되었다. 도 1은 유전체 메모리 셀(10a 내지 10f)의 통상적인 어레이의 단면을 도시한다. 각 유전체 메모리 셀은, 결정 실리콘 기판(15)의 상부에 위치하는, 절연 터널층(18), 전하 트랩핑 유전층(22), 절연 상부 산화물층(24) 및 폴리실리콘 제어 게이트(20)의 수직 스택을 특징으로 한다. 각 폴리실리콘 제어 게이트(20)는 모든 셀(10a 내지 10f) 위에 연장되는 폴리실리콘 워드 라인의 일부이며, 이에 따라 모든 제어 게이트(20a-20g)는 전기적으로 결합된다.
기판(15) 내에는, 각 메모리 셀(10)과 관련하여 수직 스택의 아래에 채널 영역(12)이 있다. 복수의 비트 라인 확산부(26a-26g)중 하나는 각 채널 영역(12)을 인접하는 채널 영역(12)으로부터 분리한다. 비트 라인 확산부(26)는 각 셀(10)의 소스 영역 및 드레인 영역을 형성한다. 실리콘 채널 영역(12), 터널 산화물(18), 질화물(14), 상부 산화물(24) 및 폴리실리콘 제어 게이트(20)로 이루어지는 이러한 특정한 구조는 종종 SONOS 디바이스라 불린다.
플로팅 게이트 디바이스와 유사하게, SONOS 메모리 셀(10)은 채널 영역(12)으로부터 실리콘 질화물 등의 전하 트랩핑 유전층(22)으로의 열 전자 주입을 야기시켜, 질화물층(22)에 존재하는 전하 트랩 내에 비휘발성의 음 전하를 생성함으로써 프로그램된다. 다시 한번 말하지만, 열 전자 주입은 제어 게이트(20) 상의 높은 양 전압과 함께 드레인 소스 바이어스를 인가함으로써 달성될 수 있다. 드레인 소스 바이어스가 드레인 영역 쪽으로 전자를 가속시키는 동안, 제어 게이트(20) 상의 고전압은 채널 영역(12)을 반전시킨다. 가속된 전자는 5.0 내지 6.0eV의 운동 에너지를 얻는바, 이는 채널 영역(12)과 터널 산화물(18) 간의 3.2eV의 Si-SiO2 에너지 장벽을 충분히 넘고도 남는다. 전자가 드레인 쪽으로 가속되는 동안, 결정 격자와 충돌하는 전자는 제어 게이트 전계의 영향하에서 Si-SiO2 인터페이스쪽으로 전환되고, 장벽을 넘기에 충분한 에너지를 얻는다. 질화물층은 주입된 전자를 트랩 내에 저장하고, 그렇지 않으면 유전성이기 때문에, 트랩된 전자는 드레인 영역에 가까운 드레인 전하 저장 영역 내에 국부화된 채로 남는다. 예를 들어, 전하는 메모리 셀(10b)의 드레인 비트 전하 저장 영역(16b)에 저장될 수 있다. 비트 라인(26b)은 소스 영역으로서 동작하고, 비트 라인(26c)은 드레인 영역으로서 동작한다. 소스 영역(26b)이 접지되는 동안, 채널 영역(12b) 및 드레인 영역(26c)에 고전압이 인가될 수 있다.
유사하게, 소스 영역에 가까운 소스 전하 저장 영역 내에 열 전자를 주입하기 위해, 제어 게이트 상의 높은 양 전압과 함께 소스 드레인 바이어스가 인가될 수 있다. 예를 들어, 게이트(20b) 및 소스 영역(26b) 상에서의 고전압의 존재하에서 드레인 영역(26c)을 접지시키는 것은, 소스 비트 전하 저장 영역(14b) 내에 전자를 주입하는 데에 이용될 수 있다.
이와같이, SONOS 디바이스는 2개의 데이터 비트를 저장하는 데에 이용될 수 있는바, 이들은 각각 (소스 비트라 불리는) 소스 전하 저장 영역(14) 및 (드레인 비트라 불리는) 드레인 전하 저장 영역(16)에 저장된다.
저장 영역(14)에 저장된 전하는 이 저장 영역(14) 바로 아래의 채널 영역(12)의 일부분의 임계 전압 만을 증가시키고, 저장 영역(16)에 저장된 전하는 이 저장 영역(16) 바로 아래의 채널 영역(16)의 일부분의 임계 전압 만을 증가시킨다는 사실로 인하여, 각 소스 비트 및 드레인 비트는 각 저장 영역(14)과 저장 영역(16) 간의 채널 영역(12)에서의 채널 반전을 검출함으로써 독립적으로 판독될 수 있다. 드레인 비트를 "판독"하기 위해, 드레인 영역은 접지되고, 소스 영역에 전압이 인가되고, 약간 더 높은 전압이 게이트(20)에 인가된다. 이와같이, 소스/채널 접합 근처의 채널 영역(12)의 일부분은 반전되지 않고(그 이유는 소스 영역의 전압에 대한 게이트(20)의 전압이 채널을 반전시키기에 불충분하기 때문이다), 드레인/채널 접합에서의 전류 흐름은 드레인 비트의 프로그램된 상태에 의해 야기되는 임계 전압의 변화를 검출하는 데에 이용될 수 있다.
유사하게, 소스 비트를 "판독"하기 위해, 소스 영역은 접지되고, 드레인 영역에 전압이 인가되고, 게이트(20)에 약간 더 높은 전압이 인가된다. 이와같이, 드레인/채널 접합 근처의 채널 영역(12)의 일부분은 반전되지 않고, 소스/채널 접합에서의 전류 흐름은 소스 비트의 프로그램된 상태에 의해 야기되는 임계 전압의 변화를 검출하는 데에 이용될 수 있다.
전형적인 플래시 메모리 어레이에서, 선택된 셀을 프로그램할 때, 로우 및 칼럼 구조는 문제를 발생시킨다. 칼럼 내의 각 메모리 셀은 그 칼럼 내의 다른 메모리 셀들과 공통 소스 비트 라인 및 드레인 비트 라인을 공유한다. 이와같이, 드레인 소스 바이어스가 인가될 때 그 칼럼 내의 다른 셀들이 소스 비트 라인과 드레인 비트 라인 간에 누설 전류를 야기시키는 경우, 이 누설 전류는 이러한 바이어스의 크기를 감소시킴으로써 프로그램된 전하를 감소시키고, 동일한 비트 라인을 공유하는 비선택 셀의 의도되지 않은 부분적인 프로그래밍을 야기시킬 수 있고, 프로그램 속도를 저하시킬 수 있고, 프로그래밍 전류 소모를 증가시킬 수 있다. 메모리 어레이의 응용은 보다 작은 메모리 셀 구조를 요구하기 때문에, 보다 작은 셀 구조의 쇼트 채널 효과는 비선택 셀에 대한 펀치 쓰루 현상의 가능성을 증가시킴으로써, 상기 설명한 전류 누설 문제를 악화시킨다.
따라서, 쇼트 채널 전류 누설의 단점을 겪지 않는 이중 비트 유전체 메모리 셀을 프로그램하기 위한 개선된 시스템이 필요하다.
본 발명의 제 1 양상은, 선택된 메모리 셀들과 동일한 칼럼을 공유하는 비선택 메모리 셀들을 통한 프로그래밍 전류 누설을 감소시키는 프로그래밍 시스템을 포함하는 이중 비트 유전체 메모리 셀의 어레이를 제공하는 것이다.
상기 어레이는 ⅰ) 어레이 내의 메모리 셀들의 한 칼럼 내의 복수의 메모리 셀들 각각에 대한 소스 영역을 형성하는 제 1 전도성 반도체의 제 1 비트 라인과, 그리고 ⅱ) 칼럼 내의 복수의 메모리 셀들 각각에 대한 드레인 영역을 형성하는 제 1 전도성 반도체의 제 2 비트 라인을 포함하고, 상기 제 2 비트 라인은 칼럼 내의 복수의 메모리 셀들 각각에 대한 채널 영역을 형성하는 반대 전도성의 반도체에 의해 제 1 비트 라인으로부터 분리된다.
상기 어레이는 또한 칼럼 내의 복수의 메모리 셀들중 선택된 것의 채널 영역 상에 위치하는 선택된 워드 라인을 포함한다. 이러한 선택된 워드 라인은 또한 선택된 메모리 셀과 동일한 어레이의 로우 내에 있는 복수의 메모리 셀들 각각에 대한 게이트를 형성한다. 복수의 각 비선택 워드라인들-이들은 각각 선택된 워드 라인과 평행하다-은 칼럼 내의 복수의 비선택 메모리 셀들중 하나 위에 게이트를 형성한다.
상기 어레이는 또한 어레이 제어 회로를 포함하는바, 이는 비트 라인 제어 회로, 워드 라인 제어 회로 및 기판 전위 제어 회로를 포함한다. 선택된 메모리 셀의 드레인 전하 트랩핑 영역을 프로그램하는 동안, 워드 라인 제어 회로는 선택된 워드 라인에 양의 프로그램밍 전압을 인가할 수 있다. 이와 동시에, 비트 라인 제어 회로는 ⅰ) 드레인 비트 라인에 양의 드레인 전압을 인가하고, ⅱ) 소스 비트 라인에 양의 소스 전압은 인가할 수 있는바, 여기서 양의 소스 전압이 양의 드레인 전압 보다 작다.
양의 소스 전압은 양의 드레인 전압의 10분의 1 내지 양의 드레인 전압의 10분의 3이 될 수 있다. 또한, 보다 좁은 범위를 정하면, 양의 소스 전압은 양의 드레인 전압의 10분의 1 내지 양의 드레인 전압의 10분의 2가 될 수 있다.
상기 어레이는 또한 비트 라인 제어 회로와 접지 사이에 결합된 저항을 포함할 수 있다. 이와같이, 비트 라인 제어 회로는 소스 비트 라인을 저항에 결합시키며, 이에 의해 양의 소스 전압은 이러한 저항을 통한 전압 증가와 같아진다.
워드 라인 제어 회로는 또한, 선택된 워드 라인에 양의 프로그램 전압을 인가하고, 비선택 워드 라인에 음의 바이어스 전압을 인가한다. 음의 바이어스 전압은 -0.1V 내지 -2.0V가 될 수 있다. 또한, 보다 좁은 범위를 정하면, 음의 바이어스 전압은 -0.5V 내지 -1.0V가 될 수 있다.
워드 라인 제어 회로가 선택된 워드 라인에 양의 프로그래밍 전압을 인가함과 동시에, 기판 전압 제어 회로는 기판에 음의 기판 전압을 인가한다. 음의 기판 전압은 -0.1V 내지 -2.0V가 될 수 있다. 또한, 보다 좁은 범위를 정하면, 음의 기판 전압은 -0.5V 내지 -1.0V가 될 수 있다.
본 발명의 제 2 양상은 이중 비트 유전체 메모리 셀의 어레이 내의 선택된 이중 비트 유전체 메모리 셀의 전하 저장 영역 내에 전하를 프로그램하는 방법을 제공한다. 상기 어레이는 각 셀에 대한 소스 및 드레인을 형성하는 복수의 평행한 비트 라인과, 각 셀에 대한 게이트를 형성하는 복수의 평행한 워드 라인을 포함한다. 상기 방법은 ⅰ) 채널 영역과 함께 드레인 접합을 형성하는 제 1 비트 라인에 양의 드레인 전압을 인가하는 단계와, 여기서 상기 제 1 비트 라인은 상기 채널 영역의 오른쪽에 위치하고, ⅱ) 상기 제 1 비트 라인에 양의 드레인 전압을 인가하는 것과 동시에, 선택된 메모리 셀의 채널 영역과 함께 소스 접합을 형성하는 제 2 비트 라인에 양의 소스 전압을 인가하는 단계와, 여기서 상기 양의 소스 전압은 상기 양의 드레인 전압 보다 작고, 상기 채널 영역은 상기 제 2 비트 라인의 오른쪽에 있고, 그리고 ⅲ) 상기 제 1 비트 라인에 양의 드레인 전압을 인가하는 것과 동시에, 워드 라인들중 선택된 하나의 워드라인에 프로그램 전압을 인가하는 단계를 포함하고, 상기 워드 라인중 선택된 하나의 워드라인은 선택된 메모리 셀의 게이트를 형성하는 워드 라인이다.
양의 소스 전압은 양의 드레인 전압의 10분의 1 내지 양의 드레인 전압의 10분의 3이 될 수 있다. 또는, 보다 좁은 범위를 정하면, 양의 소스 전압은 양의 드레인 전압의 10분의 1 내지 양의 드레인 전압의 10분의 2가 될 수 있다.
상기 방법은 또한 소스 비트 라인과 접지 사이에 저항을 결합하는 단계를 포함한다. 이와같이, 양의 소스 전압은 저항을 통한 전압 증가와 같다.
상기 방법은 또한, 워드 라인 제어 회로가 선택된 워드 라인에 양의 프로그래밍 전압을 인가하는 것과 동시에, 비선택 워드 라인에 음의 바이어스 전압을 인가하는 단계를 포함한다. 음의 바이어스 전압은 -0.1V 내지 -2.0V가 될 수 있다. 또한, 보다 좁은 범위를 정하면, 음의 바이어스 전압은 -0.5V 내지 -1.0V가 될 수 있다.
상기 방법은 또한, 워드 라인 제어 회로가 선택된 워드 라인에 양의 프로그래밍 전압을 인가하는 것과 동시에, 기판에 음의 기판 전압을 인가하는 단계를 더 포함한다. 음의 기판 전압은 -0.1V 내지 -2.0V가 될 수 있다. 또한, 보다 좁은 범위를 정하면, 음의 기판 전압은 -0.5V 내지 -1.0V가 될 수 있다.
본 발명의 다른 특징 및 다른 양상들과 함께, 본 발명을 보다 잘 이해할 수 있도록, 첨부 도면을 참조하여 본 발명에 대해 설명한다. 본 발명의 범위는 청구범위에 의해 규정된다.
도 1은 종래에 알려진 유전체 메모리 셀 어레이의 개략적인 단면도이다.
도 2는 본 발명의 일 실시예에 따른 유전체 메모리 셀 어레이의 개략적인 블록도이다.
도 3은 도 2의 유전체 메모리 셀 어레이의 개략적인 단면도이다.
도 4는 어레이 제어 회로의 예시적인 동작을 나타내는 상태 머신도이다.
도 5는 본 발명에 따른 워드 라인 제어 회로의 예시적인 동작 실시예를 나타낸 표이다.
도 6은 본 발명에 따라 유전체 메모리 셀 어레이를 프로그램하는 어레이 제어 회로의 예시적인 동작 실시예를 나타낸 표이다.
도 7은 본 발명의 일 실시예에 따라 소스 영역의 양 전위 프로그래밍 바이어스를 구현하는 회로를 나타내는 회로도이다.
도 8은 본 발명에 따라 유전체 메모리 셀 어레이를 판독하는 어레이 제어 회로의 예시적인 동작 실시예를 나타낸 표이다.
이제, 도면을 참조하여 본 발명에 대해 상세히 설명한다. 명확성을 위해, 도면은 비례 규모적으로 도시되지 않았으며, 어떠한 특징부에 대한 치수는 명확성을 위해 의도적으로 본래의 크기 보다 더 크게 도시하였다.
도 2는 이중 비트 유전체 메모리 셀 어레이(40)의 예시적인 실시예를 블록도의 형태로 나타낸다. 어레이(40)는 결정 반도체 기판 위에 제조되는 복수의 이중 비트 유전체 메모리 셀(48), 어레이 제어 회로(61) 및 전류 감지 회로(66)를 포함한다. 이중 비트 유전체 메모리 셀(48)의 어레이는 폴리실리콘 워드 라인(210-213)의 가로 로우, 및 기판(42) 내의 채널 영역(50)과 비트 라인 확산부(200-205)를 교차하는 수직 칼럼을 갖는 매트릭스 형태로 구성된다. 한 칼럼 내의 각 셀(48)은, 각 셀의 채널 영역과 인접하여 이와 함께 접합을 형성하는 동일한 2개의 비트 라인을 공유한다. 한 로우 내의 각 셀(48)은 그 로우 내의 다른 셀들(48)과 동일한 워드 라인(210-213)을 공유한다.
이제, 도 2와 함께, 공통 워드 라인(211)을 공유하는 이중 비트 유전체 메모리 셀의 한 로우를 나타내는 단면도인 도 3에 대해 설명한다. 이해될 사항으로서, 폴리실리콘 워드 라인(211)은 로우 내의 각 셀(48) 위에 제어 게이트(60)를 형성하도록 구성된다. 비트 라인 확산부(200-206)는 채널 영역(50)과 반대의 반도체 전도성을 가지며, 이에 따라 이러한 비트 라인 확산부(200-206)는 칼럼 내의 각 셀에 대한 소스 영역 및 드레인 영역을 형성한다. 예시적인 n-MOS 디바이스에서, 채널 영역(50)은 붕소 등의 정공 도너 불순물이 약간 주입된 결정 실리콘 등의 p형 반도체이고, 비트 라인 확산부(200-206)는 비소 등의 전자 도너 불순물이 주입된 결정 실리콘 등의 n형 반도체이다.
채널 영역(50) 위에는, 실리콘 이산화물로 이루어질 수 있는 제 1 절연 장벽, 즉 터널층(54)이 있다. 이 터널층(54)의 두께는 약 50 내지 약 150Å 범위 내에 있다. 보다 좁은 범위를 이용하는 실시예는 약 60 내지 약 90Å 범위 내의 터널층(54)의 두께를 포함하고, 터널층(54)의 훨씬 좁은 두께의 범위는 약 70 내지 약 80Å이다.
터널층(54) 위에는, 소스 전하 트랩핑 영역, 즉 소스 비트(62) 및 드레인 전하 트랩핑 영역, 즉 드레인 비트(64)를 모두 포함하는 전하 트랩핑층(56)이 있는바, 상기 소스 비트 및 드레인 비트는 각각 프로그램되지 않은 상태를 나타내는 중성 전하 또는 프로그램된 상태를 나타내는 음 전하를 나타낸다. 전하 트랩핑층(56)은 적절한 전하 트랩핑 특성을 갖는 나이트라이드 화합물로 이루어질 수 있고, 20 내지 100Å 정도의 두께를 가질 수 있다. 예시적인 실시예에서, 나이트라이드 화합물은 Si2N4, Si3N4 및 SiOxN4로 이루어지는 그룹으로부터 선택될 수 있다.
전하 트랩핑층(56) 위에는 상부 유전층(58)이 있다. 이 상부 유전층(58)은 실리콘 이산화물로 이루어지거나, 또는 이 실리콘 이산화물의 유전 상수 보다 큰 유전 상수를 갖는 어떠한 물질(예를 들어, 높은 K 물질)이 될 수 있다. 바람직한 실시예에서, 높은 K 물질은 Al2O3, HfSixOy, HfO2, ZrO2 및 ZrSixOy로 이루어지는 물질의 그룹 또는 유사하게 높은 유전 상수를 갖는 다른 물질로부터 선택될 수 있다. 상부 유전층(58)이 실리콘 이산화물인 경우, 이 층(58)은 60 내지 100Å 정도의 두께를 가질 수 있다. 대안적으로, 상부 유전층(58)이 높은 K 물질인 경우, 그의 전기적인 두께는 60 내지 100Å 정도가 될 수 있지만, 그의 물리적인 두께는 약 70 내지 130Å의 범위 내에 있다. 보다 좁은 범위를 이용하는 실시예는 약 80 내지 약 120Å 범위 내의 두께를 갖는 상부 유전층(58)을 포함하고, 이 상부 유전층(58)의 두께의 훨씬 좁은 범위는 약 90 내지 약 100Å이다.
상부 유전층(58) 위에는, 로우 내의 각 셀 위에 게이트(60)를 형성하는 워드 라인(211)이 있다. 예시적인 실시예에서, 게이트(60)는 4,000Å 정도의 두께를 갖는 폴리실리콘으로 이루어질 수 있다. 워드 라인(211)은 워드 라인 제어 회로(46)에 결합된다.
어레이 제어 회로(61)는 워드 라인 제어 회로(46), 비트 라인 제어 회로(44), 기판 전위 제어 회로(45), 분압기 회로(64), 양의 동작 전원(VC)에 대한 결합(70), 음의 동작 전원(-VC)에 대한 결합(71) 및 접지(68)에 대한 결합을 포함한다. 동작시, 어레이 제어 회로는 각 워드 라인(210-213), 각 비트 라인(200-206) 및 기판(42)을 분압기(64)에 의해 제공되는 전압에 선택적으로 결합시키거나, 접지시키도록, (또는, 모든 전압원 및 접지로부터 워드 라인(210-213) 또는 비트 라인(200-206)을 분리하여, 그 전위가 어레이(40)의 다른 구조와의 전기적인 상호 작용에 의해서만 영향을 받도록) 동작한다. 결합은, 어레이(40) 내의 각 소스 전하 트랩핑 영역(62) 및 각 드레인 전하 트랩핑 영역(64)이 소거되고, 선택적으로 프로그램되고, 그리고 선택적으로 판독될 수 있는 방식으로 이루어진다. 어레이 제어 회로는 또한 선택된 비트 라인을 전류 센서(66)에 결합시키도록 동작함으로써, 선택된 비트 라인 상의 전류를 측정하여, 이러한 선택된 비트 라인이 소스 또는 드레인이 되는 셀들의 한 칼럼 내의 한 셀의 선택된 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64)의 프로그램된 상태를 나타낼 수 있다.
전류 센서(66)는, 비트 라인 제어 회로(44)에 의해 전류 센서(66)에 결합되는 선택된 비트 라인 상의 전류를 감지하기 위한 알려진 회로를 이용할 수 있다. 하기에서 보다 상세히 설명되는 바와 같이, 선택된 전하 트랩핑 영역을 판독하기 위해 어레이 제어 회로(61)에 의해 적절한 워드 라인 및 비트 라인에 적절한 전위가 인가될 때, 감지된 전류는 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64)중 선택된 하나의 프로그램된 상태를 나타낸다.
어레이 제어 회로
도 2 및 3과 함께 도 4를 간단하게 참조하면, 어레이 제어 회로(61)는 3개의 상태, 즉 메모리 셀들(48)중 선택된 하나의 메모리 셀의 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64) 내에 전하가 선택적으로 저장되는 프로그램 상태(76), 이러한 전하 트랩핑 영역에 원래 저장된 데이터를 재현하기 위해 메모리 셀들(48)중 선택된 하나의 메모리 셀의 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(62)으로부터 저장된 전하가 검출되는 판독 상태(78), 및 프로그램 상태(76)에서 재프로그램하기 전에, 1개 이상의 메모리 셀들(48)의 전하 트랩핑 영역(62 및 64)에 저장된 전하가 제거되는 소거 상태(74)에서 동작한다.
프로그램 상태
프로그램 상태(76)에 있을 때, 드레인 전하 트랩핑 영역(64)은 열 전자 주입 기술을 이용하여 드레인 전하 트랩핑 영역(64) 내에 전자를 주입함으로써 프로그램된다. 보다 구체적으로, 어레이 제어 회로(61)는 제어 게이트(60)에 고전압을 인가하면서 높은 드레인 소스 바이어스를 인가하기 위해, 비트 라인(200-206), 워드 라인(210-213) 및 기판(42)을 (예를 들어, 분압기(64) 및 접지(68)에 의해 제공되는) 다른 전위에 결합시킨다. 예를 들어, 셀들(48)중 선택된 것(예를 들어, 선택된 셀(49))과 관련하여, 이는 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 접지(68)에 결합시키고, 선택된 셀(49)의 드레인 영역을 나타내는 비트 라인(202)을 분압기(64)로부터의 약 5V의 프로그래밍 전압에 결합시키는 비트 라인 제어 회로(44)에 의해 달성될 수 있다.
동시에, 도 5의 표에 따라 동작하는 워드 라인 제어 회로(46)는 제어 게이트(60)를 나타내는 선택된 워드 라인(211)을 분압기(64)로부터의 약 10V의 선택된 워드 라인 프로그래밍 전압(220)에 결합시키고, 비선택 워드 라인(예를 들어, 선택된 워드 라인(211) 이외의 워드 라인)을 작은 음 바이어스 전압(221)에 결합시켜, 선택된 메모리 셀(48b)과 동일한 칼럼을 공유하는 비선택 메모리 셀을 통한 펀치쓰루 전류 누설을 막을 수 있다. 높은 드레인 소스 바이어스가 유도되는 동안 제어 게이 트(60) 상의 전압은 채널 영역(50b)을 반전시키고, 전자들을 소스 영역(201)으로부터 드레인 영역(202) 가까이의 채널 영역(50b) 내로 가속시킨다.
전자들의 4.5eV 내지 5eV의 운동 에너지 이득은 채널 영역(52b)/터널층(54b) 인터페이스에서의 3.1eV 내지 3.5eV의 에너지 장벽을 충분히 넘고도 남으며, 전자들이 드레인 영역(52c) 쪽으로 가속하는 동안, 제어 게이트(60b) 상의 고전압에 의해 야기되는 전계는 전자들을 드레인 전하 트랩핑 영역(64b) 쪽으로 이동시킨다. 인터페이스를 넘어 드레인 트랩핑 영역(64b)으로 넘어간 전자들은 이후의 판독을 위해 전하 트랩핑층(56b) 내에 트랩된 채로 남는다.
유사하게, 소스 전하 트래핑 영역(62)은 전자들을 소스 전하 트랩핑 영역(62)에 주입함으로써 프로그램된다. 보다 구체적으로, 어레이 제어 회로(62)는 제어 게이트(60)에 고전압을 인가하면서 높은 소스 드레인 바이어스를 인가하기 위해, 비트 라인(200-206), 워드 라인(210-213) 및 기판(42)을 (예를 들어, 분압기(64) 및 접지(68)에 의해 제공되는) 다른 전위에 결합시킨다. 예를 들어, 선택된 셀(49)과 다시 한번 관련하여, 이는 선택된 셀(49)의 드레인 영역을 나타내는 비트 라인(202)을 접지(68)에 결합하고, 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 분압기(64)로부터의 약 5V의 프로그래밍 전압에 결합시키는 비트 라인 제어 회로(44)에 의해 달성될 수 있다. 동시에, 워드 라인 제어 회로(46)는 제어 게이트(60)를 나타내는 선택된 워드 라인(211)을 분압기(64)로부터의 약 10V의 선택된 워드 라인 프로그래밍 전압에 결합시키고, 비선택 워드 라인(예를 들어, 선택된 워드 라인(211) 이외의 워드 라인)을 작은 음 바이어스 전압에 결합시켜, 선택된 메모리 셀(49)과 동일한 칼럼을 공유하는 비선택 메모리 셀을 통한 펀치쓰루 전류 누설을 막는다. 높은 소스 드레인 바이어스가 유도되는 동안 제어 게이트(60) 상의 전압은 채널 영역(50b)을 반전시키고, 전자들을 드레인 영역(202)으로부터 소스 영역(201) 가까이의 채널 영역(50b) 내로 가속시킨다.
다시 한번 말하지만, 전자들의 4.5eV 내지 5eV의 운동 에너지 이득은 채널 영역(52b)/터널층(54b) 인터페이스에서의 3.1eV 내지 3.5eV의 에너지 장벽을 충분히 넘고도 남으며, 전자들이 소스 영역(201) 쪽으로 가속하는 동안, 제어 게이트(60b) 상의 고전압에 의해 야기되는 전계는 전자들을 소스 전하 트랩핑 영역(62b) 쪽으로 전환시킨다.
논의되는 바와 같이, 칼럼 내의 그 밖의 비선택 셀들(예를 들어, 동일한 비트 라인(201 및 202)을 공유하는 셀들)이 프로그래밍 동안 전류를 누설하는 경우, 이러한 전류 누설은 프로그래밍 바이어스의 크기를 줄이고, 프로그래밍 바이어스의 크기의 정확도를 떨어뜨리고, 비선택 셀들의 의도되지 않은 부분적인 프로그래밍을 야기시키고, 프로그래밍 속도를 떨어뜨리고, 그리고 프로그래밍 전류를 증가시킨다.
도 6은 프로그래밍 시스템의 3개의 실시예를 나타낸다. 각 실시예는 선택된 셀(49)과 칼럼을 공유하는 비선택 셀(48)을 통한 전류 누설의 감소를 제공한다. 이해될 사항으로서, 비록 도 6의 표는 드레인 전하 저장 영역(64)(도 3)을 프로그램하기 위한 3개의 실시예를 나타내지만, 소스 비트 라인 및 드레인 비트 라인에 대한 참조를 서로 바꿈으로써 동일한 시스템을 이용하여 소스 전하 저장 영역(62)도 프로그램할 수 있다.
제 1 실시예(101)는 프로그래밍 동안 소스 비트 라인에 작은 양의 소스 프로그래밍 바이어스를 인가하는 것을 나타낸다. 보다 구체적으로, 선택된 셀(49)과 다시 한번 관련하여, 비트 라인 제어 회로(44)는 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 분압기로부터의 작은 양의 소스 프로그래밍 바이어스에 결합시키고, 선택된 셀(49)의 드레인 영역을 나타내는 비트 라인(202)을 분압기(64)로부터의 약 5V의 프로그래밍 전압에 결합시킨다. 기판(42)은 접지(68)에 결합된다. 동시에, 워드 라인 제어 회로(46)는 제어 게이트(60)를 나타내는 선택된 워드 라인(211)을 분압기(64)로부터의 약 10V의 선택된 워드 라인 프로그래밍 전압에 결합시키고, 비선택 워드 라인(예를 들어 선택된 워드 라인(211) 이외의 워드 라인)을 작은 음의 바이어스 전압에 결합시킬 수 있다.
작은 양의 소스 프로그래밍 바이어스는 드레인 영역에 결합되는 프로그래밍 전압 보다 작다. 보다 구체적으로, 양의 소스 프로그래밍 전압은 드레인 영역에 인가되는 프로그래밍 전압의 10분의 1 내지 드레인 영역에 인가되는 프로그래밍 전압의 10분의 2가 될 수 있다.
도 2와 함께 도 7을 간단히 참조하여, 소스 영역을 분압기(64)로부터의 작은 양의 프로그래밍 바이어스에 결합시키는 비트 라인 제어 회로(44)에 대한 대안으로서, 이 비트 라인 제어 회로(44)는 소스 영역을 나타내는 비트 라인(201)과 접지(68) 사이에 결합되는 저항(105)을 포함할 수 있다. 이와같이, 소스 영역(201)과 접지(68) 간에 프로그램 전류가 흐를 때 저항은 분압기로서 동작하는바, 소스 영역 (201)의 양의 전위는 저항(105) 양단에서의 전압 증가와 같다.
도 2, 3과 함께 도 6으로 돌아가서, 제 2 실시예는 프로그래밍 동안 기판(42)에 작은 기판 프로그래밍 바이어스를 인가하는 기판 제어 회로(45)를 나타낸다. 보다 구체적으로, 선택된 셀(49)과 다시 한번 관련하여, 비트 라인 제어 회로(44)는 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 접지(68)에 결합시키고, 선택된 셀(49)의 드레인 영역을 나타내는 비트 라인(202)을 분압기(64)로부터의 약 5V의 프로그램 전압에 결합시킨다. 동시에, 기판 제어 회로(45)는 기판(42)을 작은 기판 프로그래밍 바이어스에 결합시킨다. 워드 라인 제어 회로(46)는 제어 게이트(60)를 나타내는 선택된 워드 라인(211)을 분압기(64)로부터의 약 10V의 선택된 워드 라인 프로그래밍 전압에 결합시키고, 비선택 워드 라인(예를 들어, 선택된 워드 라인(211) 이외의 워드 라인)을 작은 음의 바이어스 전압에 결합시킬 수 있다.
작은 기판 프로그래밍 바이어스는 -0.1V 내지 -2.0V의 음 전압이 될 수 있다. 보다 좁은 범위로, 작은 기판 프로그래밍 바이어스는 -0.5V 내지 -1.0V가 될 수 있다.
제 3 실시예는 제 1 실시예와 제 2 실시예의 결합을 나타내는바, a) 기판 제어 회로(45)는 프로그래밍 동안 기판(42)에 작은 기판 프로그래밍 바이어스를 인가하고, 비트 라인 제어 회로(44)는 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 프로그래밍 동안 분압기로부터의 작은 양의 소스 프로그래밍 바이어스에 결합시킨다. 기판 프로그래밍 바이어스 및 작은 양의 소스 프로그래밍 바이어스는 모두 제 1 실시예 및 제 2 실시예에 관련하여 설명된 범위 내에 있다. 또한, 도 7의 회로는 양의 소스 프로그래밍 바이어스를 인가하는 데에 이용될 수 있다.
소거 상태
소거 상태(74)에 있을 때, 어레이 제어 회로는 적절한 비트 라인(200-206) 및 워드 라인(72)을 적절한 전위에 결합시킴으로써, 열 정공 주입 기술을 이용하여, 또는 터널 전류에 의해 전자들을 전하 트랩핑층(56)으로부터 게이트(60) 또는 기판에 터널링시켜, 다수의 셀들의 소스 전하 트랩핑 영역(62) 및 드레인 전하 트랩핑 영역(64)을 소거한다. 이러한 2개의 기술은 종래에 알려져있다.
판독 상태
판독 상태(78)에 있을 때, 선택된 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64)에 트랩된 전자(예를 들어, 프로그램된 상태를 나타내는 음 전하)의 존재가 검출된다. 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64) 내에 트랩된 전자들의 존재는 이러한 전하 트랩핑 영역들 아래 채널 영역(50) 내에서의 누적에 영향을 주는 것으로 인정된다. 이와같이, 소스 전하 트랩핑 영역(62) 또는 드레인 전하 트랩핑 영역(64)중 어느 하나에 트랩된 전자들의 존재는, 제어 게이트(60), 소스 영역으로서 기능하는 비트 라인 확산부(200-206), 및 드레인 영역으로서 기능하는 비트 라인 확산부(200-206)에 의해 특징화되는 전계 효과 트랜지스터(FET)의 임계 전압에 영향을 준다. 따라서, 이중 비트 메모리 셀(48)의 각 비트가 "판독"되거나, 또는 보다 구체적으로는, 소스 전하 트랩핑 영역(62) 및 드레인 전하 트랩핑 영역(64) 각각 내에 저장된 전자들의 존재가 FET의 동 작에 의해 검출될 수 있다.
특히, 소스 전하 트랩핑 영역(62) 내에 저장된 전자들의 존재는, 제어 게이트(60)에 양 전압을 인가하고, 드레인 영역으로서 기능하는 비트 라인(202)에 보다 작은 양 전압을 인가하고, 소스 영역으로서 기능하는 비트 라인(201)을 접지(68)에 결합시킴으로써 검출될 수 있다. 이후, 소스 영역으로서 기능하는 비트 라인(201) 또는 드레인 영역으로서 기능하는 비트 라인(202)에서 전류 흐름이 측정된다. 측정을 위한 적절한 전압 및 임계치를 가정하여, (그리고 선택된 셀(49)과 동일한 로우 내의 인접하는 메모리 셀들(48)로부터 어떠한 전류 누설도 없다고 가정하고, 선택된 셀(49)과 동일한 칼럼 내의 메모리 셀들(48)로부터 어떠한 전류 누설도 없다고 가정하면), 소스 전하 트랩핑 영역(62) 내에 트랩된 전자들이 있는 경우, 드레인 영역을 포함하는 비트 라인(202)에서 어떠한 측정가능한 전류도 측정되지 않을 것이다. 만약 그렇지 않고, 소스 전하 트랩핑 영역(62)이 전하 중립인 경우(예를 들어, 트랩된 어떠한 전자도 없다)에는, 드레인 영역으로서 기능하는 비트 라인 내에 측정가능한 전류 흐름이 있을 것이다. 유사하게, 드레인 전하 트랩핑 영역(64) 내에 저장된 전자들의 존재도 동일한 방법에 의해 검출될 수 있는 바, 소스 영역으로서 기능하는 비트 라인과 드레인 영역으로서 기능하는 비트 라인을 바꾸기만 하면 된다.
선택된 메모리 셀과 동일한 칼럼을 공유하는 비선택 메모리 셀들로부터의 전류 누설이 정확한 판독에 영향을 줄 수 있다는 것을 인식하여, 어레이 제어 회로(61)는 이러한 누설을 막기 위해 칼럼의 소스 영역을 형성하는 비트 라인 그리고/ 또는 비선택 워드 라인에 바이어스 전압을 인가할 수 있다.
도 5의 표는 본 발명에 따라 선택된 메모리를 판독하기 위해 바이어스 전압을 인가하는 워드 라인 제어 회로(46)의 예시적인 동작을 나타낸다. 도 3과 함께 도 5를 참조하여, 선택된 메모리 셀(49)의 소스 전하 트랩핑 영역(62)을 판독할 때, 워드 라인 제어 회로(46)는 선택된 워드 라인(211)을 분압기(64)로부터의 10V 정도의 양의 판독 전압(94)에 결합시키고, 비선택 워드 라인(예를 들어, 선택된 워드 라인 이외의 모든 워드 라인)을 분압기(64)로부터의 판독 바이어스 전압(96)에 결합시켜, 선택된 메모리 셀과 동일한 칼럼을 공유하는 메모리 셀들을 통한 펀치쓰루 전류 누설을 막는다. 판독 바이어스 전압(96)은 음 전압이 될 수 있다. 보다 구체적으로, 판독 바이어스 전압(96)은 -0.1V 내지 -2.0V, 보다 좁은 범위로는 -0.1V 내지 -0.5V, 보다 더 좁은 범위로는 -0.1V 내지 -0.2V의 음 전압이 될 수 있다.
도 8은 본 발명에 따라 선택된 메모리 셀을 판독하기 위해 비트 라인에 전압을 인가하는 비트 라인 제어 회로(44)의 예시적인 동작을 나타낸다. 도 2와 함께 도 8의 실시예(79)를 참조하여, 선택된 메모리 셀, 예를 들어, 선택된 셀(49)의 소스 전하 트랩핑 영역을 판독할 때, 비트 라인 제어 회로(44)는 선택된 셀(49)의 소스 영역을 나타내는 비트 라인(201)을 분압기(64)로부터의 소스 전압에 결합시키고, 선택된 셀(49)의 드레인 영역을 나타내는 비트 라인(202)을 분압기(64)로부터의 양의 드레인 전압 및 전류 센서 회로(66)에 결합시킨다. 드레인 전압은 선택된 워드 라인(90)에 인가되는 판독 전압(94) 보다 작거나 같을 수 있다. 소스 전압은 접지되거나 또는 0.0V 내지 1.0V의 작은 양 전압이 되어, 선택된 셀(49)과 동일한 칼럼을 공유하는 비선택 메모리 셀(48)을 통한 펀치 쓰루 전류 누설을 줄일 수 있다.
선택된 셀과 동일한 로우 내의 인접하는 메모리 셀들로부터의 전류 누설이 정확한 판독에 영향을 줄 수 있다는 것을 인식하여, 비트 라인 제어 회로(44)는 이러한 누설을 막기 위해 드레인 비트 라인 오른쪽의 다음 비트 라인(203으로 참조된다)을 작은 양 전압으로 재충전시킬 수 있다.
대안적으로, 도 8의 실시예(80)를 참조하여, 비트 라인 제어 회로(44)는 비트 라인(203)을 분리함으로써, 이 비트 라인(203)의 양측 상에 있는 채널 영역들(50) 각각과의 접합에 의해서만 영향을 받으면서 그 전위가 플로팅되게 하며, 그리고 203 오른쪽의 다음 비트 라인(204로 참조된다)을 분압기 회로(64)로부터의 프리 챠지 전압에 결합시킴으로써, 이것이 제어 게이트(60)에 대해 중성으로 바이어스되고 소스 비트 라인(201)에 대해 양으로 바이어스되게 한다. 플로팅 비트 라인 및 프리 챠징 비트 라인의 그밖의 다양한 결합을 고려하여, 선택된 메모리 셀과 동일한 로우를 공유하는 메모리 셀들을 통한 전류 누설을 줄일 수 있다.
요약하면, 본 발명의 이중 비트 유전체 메모리 셀의 전하 트랩핑 영역을 프로그램하는 방법은, 선택된 메모리 셀과 동일한 칼럼을 공유하는 다른 메모리 셀들을 통한 누설이 감소되기 때문에, 보다 적은 프로그래밍 전류를 이용하여 보다 빠르고 보다 정확한 프로그래밍을 제공한다. 비록 바람직한 특정 실시예들과 관련하여 본 발명을 설명하였지만, 본 명세서를 읽고 이해함으로써 등가 및 변형이 당업자에게 명백해질 것이다. 예를 들어, 어레이의 셀들을 실리콘 기판 위에 형성된 실 질적으로 평면 구조로서 나타내었지만, 본 발명의 교시는, 예를 들어 벌크 실리콘 반도체 기판, 실리콘 온 인슐레이터(SOI) 반도체 기판, 실리콘 온 사파이어(SOS) 반도체 기판 및 종래에 알려진 다른 물질로 형성된 반도체 기판을 포함하는 적절한 반도체 기판 위에 형성될 수 있는 평면의 핀(fin) 형성된 구조 및 다른 유전체 메모리 셀 구조 모두에 적용될 수 있다. 본 발명은 이러한 모든 등가 및 변형을 포함하고, 하기의 청구항의 범위에 의해서만 한정된다.

Claims (10)

  1. 기판(42) 위에 제조되는 이중 비트 유전체 메모리 셀들(48)의 어레이(40)로서,
    상기 어레이(40) 내의 메모리 셀들의 한 칼럼 내의 복수의 메모리 셀들(48) 각각에 대한 소스 영역을 형성하는 제 1 전도성 반도체의 제 1 비트 라인(201)과;
    상기 칼럼 내의 상기 복수의 메모리 셀들(48) 각각에 대한 드레인 영역을 형성하는 상기 제 1 전도성 반도체의 제 2 비트 라인(202)과, 여기서 상기 제 2 비트 라인(202)은 상기 칼럼 내의 상기 복수의 메모리 셀들(48) 각각에 대한 채널 영역(50)을 형성하는 반대 전도성의 반도체에 의해 상기 제 1 비트 라인(201)으로부터 분리되며;
    상기 칼럼 내의 상기 복수의 메모리 셀들중 선택된 메모리 셀(49)의 채널 영역(50) 위에 위치하여, 상기 선택된 메모리 셀(49)과 동일한 어레이의 로우 내의 복수의 메모리 셀들(48) 각각에 대한 게이트(60)를 형성하는 선택된 워드 라인(211)과;
    각각 상기 선택된 워드 라인(211)에 평행하고, 각각 상기 복수의 메모리 셀들중 선택된 메모리 셀(49) 이외의 상기 칼럼 내의 상기 복수의 메모리 셀들(48)중 하나 위에 게이트(60)를 형성하는 복수의 비선택 워드 라인(210, 212)과;
    상기 선택된 워드 라인(211)에 양의 프로그래밍 전압(220)을 인가하는 워드 라인 제어 회로(46)와; 그리고
    상기 워드 라인 제어 회로(46)가 상기 선택된 워드 라인(211)에 상기 양의 프로그래밍 전압(220)을 인가하는 것과 동시에, 상기 드레인 비트 라인(202)에 양의 드레인 전압을 인가하고, 상기 소스 비트 라인(201)에 양의 소스 전압을 인가하는 비트 라인 제어 회로(44)를 포함하며, 상기 양의 소스 전압은 상기 양의 드레인 전압 보다 작은 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  2. 제 1 항에 있어서,
    상기 비트 라인 제어 회로(44)와 접지(68) 사이에 결합된 저항(105)을 더 포함하고,
    상기 비트 라인 제어 회로(44)는 상기 소스 비트 라인(201)을 상기 저항(105)에 결합시키고, 이에 의해 상기 양의 소스 전압은 상기 저항(105)을 통한 전압 증가와 같은 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  3. 제 1 항에 있어서,
    상기 워드 라인 제어 회로는 또한, 상기 워드 라인 제어 회로(46)가 상기 선택된 워드 라인(211)에 양의 프로그래밍 전압을 인가하는 것과 동시에, 상기 비선택 워드 라인(210, 212)에 음의 바이어스 전압을 인가하는 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  4. 제 3 항에 있어서,
    상기 음의 바이어스 전압은 -0.1V 내지 -2.0V인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  5. 제 4 항에 있어서,
    상기 음의 바이어스 전압은 -0.5V 내지 -1.0V인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  6. 제 1 항에 있어서,
    상기 워드 라인 제어 회로(46)가 상기 선택된 워드 라인(211)에 양의 프로그래밍 전압을 인가하는 것과 동시에, 상기 기판(42)에 음의 기판 전압을 인가하는 기판 전압 제어 회로(45)를 더 포함하는 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  7. 제 6 항에 있어서,
    상기 음의 기판 전압은 -0.1V 내지 -2.0V인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  8. 제 7 항에 있어서,
    상기 음의 기판 전압은 -0.5V 내지 -1.0V인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  9. 제 1 항에 있어서,
    상기 양의 소스 전압은 상기 양의 드레인 전압의 10분의 1 내지 상기 양의 드레인 전압의 10분의 3인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
  10. 제 9 항에 있어서,
    상기 양의 소스 전압은 상기 양의 드레인 전압의 10분의 1 내지 상기 양의 드레인 전압의 10분의 2인 것을 특징으로 하는 이중 비트 유전체 메모리 셀들의 어레이.
KR1020057009919A 2002-12-02 2003-07-24 비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템 KR100957830B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/307,667 US6795342B1 (en) 2002-12-02 2002-12-02 System for programming a non-volatile memory cell
US10/307,667 2002-12-02

Publications (2)

Publication Number Publication Date
KR20050085268A KR20050085268A (ko) 2005-08-29
KR100957830B1 true KR100957830B1 (ko) 2010-05-13

Family

ID=32467793

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057009919A KR100957830B1 (ko) 2002-12-02 2003-07-24 비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템

Country Status (9)

Country Link
US (1) US6795342B1 (ko)
EP (1) EP1568043B1 (ko)
JP (1) JP4252536B2 (ko)
KR (1) KR100957830B1 (ko)
CN (1) CN1708812B (ko)
AU (1) AU2003273222A1 (ko)
DE (1) DE60317930T2 (ko)
TW (1) TWI320182B (ko)
WO (1) WO2004051667A1 (ko)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7133317B2 (en) * 2004-11-19 2006-11-07 Macronix International Co., Ltd. Method and apparatus for programming nonvolatile memory
US7269067B2 (en) * 2005-07-06 2007-09-11 Spansion Llc Programming a memory device
US20070166971A1 (en) * 2006-01-17 2007-07-19 Atmel Corporation Manufacturing of silicon structures smaller than optical resolution limits
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US7630253B2 (en) * 2006-04-05 2009-12-08 Spansion Llc Flash memory programming and verification with reduced leakage current
US7394702B2 (en) * 2006-04-05 2008-07-01 Spansion Llc Methods for erasing and programming memory devices
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7532516B2 (en) * 2007-04-05 2009-05-12 Sandisk Corporation Non-volatile storage with current sensing of negative threshold voltages
KR100932368B1 (ko) * 2007-11-21 2009-12-16 주식회사 하이닉스반도체 플래시 메모리 소자의 동작 방법
JP2009157975A (ja) * 2007-12-25 2009-07-16 Spansion Llc 半導体装置およびその制御方法
US7672175B2 (en) * 2008-01-11 2010-03-02 Qualcomm Incorporated System and method of selectively applying negative voltage to wordlines during memory device read operation
US7787294B2 (en) * 2008-02-14 2010-08-31 Macronix International Co., Ltd. Operating method of memory
US7719902B2 (en) * 2008-05-23 2010-05-18 Sandisk Corporation Enhanced bit-line pre-charge scheme for increasing channel boosting in non-volatile storage
US8383443B2 (en) 2010-05-14 2013-02-26 International Business Machines Corporation Non-uniform gate dielectric charge for pixel sensor cells and methods of manufacturing
KR20130104270A (ko) * 2012-03-13 2013-09-25 삼성전자주식회사 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치
US20140233339A1 (en) * 2013-02-18 2014-08-21 Spansion Llc. Apparatus and method to reduce bit line disturbs
US9582349B1 (en) * 2014-08-20 2017-02-28 Altera Corporation Methods and apparatus for detecting memory bit corruption on an integrated circuit
CN111968691B (zh) * 2020-08-23 2022-10-28 南京优存科技有限公司 一种用于存储器阵列的编程方法及装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6147904A (en) 1999-02-04 2000-11-14 Tower Semiconductor Ltd. Redundancy method and structure for 2-bit non-volatile memory cells
US20010030340A1 (en) 1998-11-04 2001-10-18 Ichiro Fujiwara Nonvolatile semiconductor memory device and process of production and write method thereof

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1376313A (zh) * 1999-08-27 2002-10-23 马克罗尼克斯美国公司 用于双位存储的非易失性存储器结构及其制造方法
US6429063B1 (en) * 1999-10-26 2002-08-06 Saifun Semiconductors Ltd. NROM cell with generally decoupled primary and secondary injection
US6538925B2 (en) * 2000-11-09 2003-03-25 Innotech Corporation Semiconductor memory device, method of manufacturing the same and method of driving the same
EP1215681B1 (en) * 2000-12-05 2008-04-16 Halo Lsi Design and Device Technology Inc. Program and erase methods in twin MONOS cell memories
US6525969B1 (en) * 2001-08-10 2003-02-25 Advanced Micro Devices, Inc. Decoder apparatus and methods for pre-charging bit lines
US6639844B1 (en) * 2002-03-13 2003-10-28 Advanced Micro Devices, Inc. Overerase correction method
US6657894B2 (en) * 2002-03-29 2003-12-02 Macronix International Co., Ltd, Apparatus and method for programming virtual ground nonvolatile memory cell array without disturbing adjacent cells

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010030340A1 (en) 1998-11-04 2001-10-18 Ichiro Fujiwara Nonvolatile semiconductor memory device and process of production and write method thereof
US6147904A (en) 1999-02-04 2000-11-14 Tower Semiconductor Ltd. Redundancy method and structure for 2-bit non-volatile memory cells

Also Published As

Publication number Publication date
TWI320182B (en) 2010-02-01
US6795342B1 (en) 2004-09-21
EP1568043B1 (en) 2007-12-05
CN1708812B (zh) 2011-11-23
DE60317930D1 (de) 2008-01-17
CN1708812A (zh) 2005-12-14
EP1568043A1 (en) 2005-08-31
AU2003273222A1 (en) 2004-06-23
JP2006508490A (ja) 2006-03-09
JP4252536B2 (ja) 2009-04-08
WO2004051667A1 (en) 2004-06-17
KR20050085268A (ko) 2005-08-29
TW200414208A (en) 2004-08-01
DE60317930T2 (de) 2008-11-13

Similar Documents

Publication Publication Date Title
KR100957830B1 (ko) 비휘발성 메모리 셀을 프로그램하기 위한 개선된 시스템
US5745417A (en) Electrically programmable and erasable nonvolatile semiconductor memory device and operating method therefor
TWI497498B (zh) 積體電路與其程式化方法
EP0819308B1 (en) Flash programming of flash eeprom array
EP1770712B1 (en) Program/erase method for P-channel charge trapping memory device
US8576628B2 (en) Nonvolatile random access memory
US7372734B2 (en) Methods of operating electrically alterable non-volatile memory cell
JPH098153A (ja) 不揮発性半導体記憶装置
US20070109870A1 (en) Semiconductor memory device
US6795357B1 (en) Method for reading a non-volatile memory cell
KR101314328B1 (ko) 비휘발성 메모리 소자 및 그 동작 방법
US20090296491A1 (en) Memory having p-type split gate memory cells and method of operation
US20070147126A1 (en) Low power flash memory devices
KR100706071B1 (ko) 단일비트 비휘발성 메모리셀 및 그것의 프로그래밍 및삭제방법
EP1568037B1 (en) Improved pre-charge method for reading a non-volatile memory cell
US6771545B1 (en) Method for reading a non-volatile memory cell adjacent to an inactive region of a non-volatile memory cell array
US20120236649A1 (en) Hot carrier programming of nand flash memory
TWI489593B (zh) 反及閘快閃記憶體之熱載子程式化
JP2002064158A (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130429

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20140423

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20150424

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20160425

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee