KR20130104270A - 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치 - Google Patents

스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치 Download PDF

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Abstract

스플릿 게이트형 비휘발성 메모리 장치는 제1 도전형의 반도체 기판, 상기 반도체 기판 내에 형성되는 제2 도전형의 딥 웰, 상기 제2 도전형의 딥 웰 내에 형성되는 상기 제1 도전형의 포켓 웰, 상기 포켓 웰 내에 형성되는 제2 도전형의 소오스 라인 디퓨전 영역, 상기 소오스 라인 디퓨전 영역 상에 형성되는 이레이즈 게이트, 및 상기 이레이즈 게이트의 제1 측의 상기 포켓 웰 상에 차례로 적층된 제1 플로팅 게이트 및 제1 컨트롤 게이트를 포함한다.

Description

스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치{Split gate type nonvolatile memory device and semiconductor device with embedded split gate type nonvolatile memory device}
본 발명은 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치에 관한 것이다.
비휘발성 메모리 장치의 종류의 하나로 스플릿 게이트형(split gate type) 비휘발성 메모리 장치가 있다. 예컨대, 스플릿 게이트형 비휘발성 메모리 장치는 선택 게이트, 플로팅 게이트, 컨트롤 게이트 및 이레이즈 게이트를 포함할 수 있지만, 이에 제한되지 않는다. 스플릿 게이트형 비휘발성 메모리 장치에서 프로그램 동작(operation)을 수행하기 위해서는, 고전압(high voltage)이 필요할 수 있다.
스플릿 게이트형 비휘발성 메모리 장치는, 로직 칩과 같은 반도체 장치에 임베디드(embedded) 되어 메모리 소자로서 사용될 수 있다. 그런데, 스플릿 게이트형 비휘발성 메모리 장치의 프로그램 동작 및 이레이즈 동작에 필요한 고전압을 얻기 위해서는, 고전압 트랜지스터(high voltage transistor)를 제조할 때, LDD(Lightly Doped Drain) 정션(junction)을 깊게 형성해야 한다. 그러나, 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치를 제조하는 로직 공정에서, 반도체 장치의 소형화로 인하여 로직 장치(logic device)의 게이트 두께가 축소(shrink)되고 있다. 로직 장치의 게이트 두께의 축소로 인하여, LDD 정션을 깊게 형성하기 어려우므로, 필요한 레벨의 고전압을 얻기 어려울 수 있다.
필요한 레벨의 고전압을 얻지 못하는 경우, 스플릿 게이트형 비휘발성 메모리 장치의 프로그램 동작의 효율이 감소할 수 있다. 그러므로, 반도체 장치에 임베디드된 스플릿 게이트형 비휘발성 메모리 장치의 프로그램 효율을 높일 수 있는 방안이 필요하다.
본 발명이 해결하려는 과제는, 포켓 웰에 네거티브 전압을 인가하여 프로그램 동작의 효율을 높일 수 있는 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 스플릿 게이트형 비휘발성 메모리 장치의 일 실시예는 제1 도전형의 반도체 기판, 상기 반도체 기판 내에 형성되는 제2 도전형의 딥 웰, 상기 제2 도전형의 딥 웰 내에 형성되는 상기 제1 도전형의 포켓 웰, 상기 포켓 웰 내에 형성되는 제2 도전형의 소오스 라인 디퓨전 영역, 상기 소오스 라인 디퓨전 영역 상에 형성되는 이레이즈 게이트, 및 상기 이레이즈 게이트의 제1 측의 상기 포켓 웰 상에 차례로 적층된 제1 플로팅 게이트 및 제1 컨트롤 게이트를 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 실시예는 제1 영역 및 제2 영역을 포함하는 제1 도전형의 반도체 기판, 상기 제1 영역 내에 형성되는 제2 도전형의 딥 웰, 상기 딥 웰 내에 형성되는 상기 제1 도전형의 포켓 웰, 상기 포켓 웰 상에 형성되고, 플로팅 게이트와 컨트롤 게이트를 포함하는 스플릿 게이트형 비휘발성 메모리 장치, 및 상기 제2 영역 상에 형성되는 로직 장치를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치의 단면도이다.
도 2는 도 1의 반도체 장치에 포함되는 스플릿 게이트형 비휘발성 메모리 장치의 간략한 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치의 단면도이다.
도 4는 도 3의 반도체 장치에 포함되는 스플릿 게이트형 비휘발성 메모리 장치의 간략한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1을 참조하여, 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치를 설명한다. 도 1은 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치의 단면도이다.
도 1을 참조하면, 반도체 장치(1)는 반도체 기판(10), 제1 딥 웰(20), 포켓 웰(30), 스플릿 게이트형 비휘발성 메모리 장치(5) 및 로직 장치(7)를 포함할 수 있다. 구체적으로, 본 발명의 제1 실시예에 따른 반도체 장치(1)는, 스플릿 게이트형 비휘발성 메모리 장치(5)가 임베디드(embedded)된 반도체 장치일 수 있다.
반도체 기판(10)은 제1 영역(Ⅰ) 및 제2 영역(Ⅱ)을 포함할 수 있다. 반도체 기판(10)의 제1 영역(Ⅰ)은 비휘발성 메모리 셀 영역일 수 있으며, 제1 영역(Ⅰ) 상에는 비휘발성 메모리 장치(5)가 형성될 수 있다. 도 1에는 비휘발성 메모리 셀 영역 중 일부 셀이 대표적으로 도시된 것일 뿐, 반도체 장치(1)가 도 1의 도시에 의해 제한되지 않는다. 이와 더불어, 제1 영역(Ⅰ) 상에는, 고전압(high voltage)용 CMOS(Complementary Metal-Oxide semiconductor)가 형성될 수 있다. 구체적으로, 제1 영역(Ⅰ) 상에는 NMOS 게이트(140) 및 PMOS 게이트(150)가 형성될 수 있다.
그리고, 반도체 기판(10)의 제2 영역(Ⅱ)은 로직 영역일 수 있으며, 제2 영역(Ⅱ) 상에는 로직 장치(7)가 형성될 수 있다. 구체적으로, NMOS 로직 게이트(240) 및 PMOS 로직 게이트(250)가 형성될 수 있으며, 제2 영역(Ⅱ) 상에 형성되는 CMOS는 중전압(medium voltage)용이거나 저전압(low voltage)용일 수 있다.
반도체 기판(10)은 제1 도전형(예컨대, p형)의 기판일 수 있다. 제1 영역(Ⅰ)을 살펴보면, 반도체 기판(10) 내에는 제2 도전형(예컨대, n형)의 제1 딥 웰(20, deep well)이 형성될 수 있다. 제1 딥 웰(20)의 일부는 비휘발성 메모리 장치(5)가 형성되는 영역과 오버랩될 수 있다. 제1 딥 웰(20)은 NMOS 게이트(140)의 하부까지 연장되어 형성될 수 있지만, 이에 제한되지 않는다.
제1 딥 웰(20) 내에는 제1 도전형의 포켓 웰(30)이 형성될 수 있다. 포켓 웰(30)은 제1 딥 웰(20)에 의해 둘러싸일 수 있다. 구체적으로, 포켓 웰(30)의 양측면 및 하면이 제1 딥 웰(20)에 의해 둘러싸일 수 있다. 제1 도전형의 포켓 웰(30)은 제2 도전형의 제1 딥 웰(20)에 의해 둘러싸여 있기 때문에, 포켓 웰(30)과 반도체 기판(10)은 전기적으로 절연될 수 있다. 그러므로, 포켓 웰(30)에 일정한 바이어스 전압을 인가하더라도 반도체 기판(10)에 영향을 미치지 않을 수 있다.
포켓 웰(30) 내에 소오스 라인 디퓨전 영역(81)이 형성될 수 있다. 구체적으로, 포켓 웰(30)의 상측에 소오스 라인 디퓨전 영역(81)이 형성될 수 있다. 그리고, 소오스 라인 디퓨전 영역(81)의 양측에, 소오스 라인 디퓨전 영역(81)으로부터 이격되어 형성된 제1 및 제2 비트 라인 디퓨전 영역(80, 80')이 형성될 수 있다. 소오스 라인 디퓨전 영역(81)은 공통 소오스 라인에 연결될 수 있고, 제1 및 제2 비트 라인 디퓨전 영역(80, 80')은 비트 라인에 연결될 수 있다. 소오스 라인 디퓨전 영역(81), 제1 및 제2 비트 라인 디퓨전 영역(80, 80')은 예컨대, 제2 도전형일 수 있다.
포켓 웰(30) 상에는 비휘발성 메모리 장치(5)가 형성될 수 있다. 비휘발성 메모리 장치(5)는 스플릿 게이트형(split gate type) 비휘발성 메모리 장치일 수 있다. 구체적으로, 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치(5)는 제1 및 제2 플로팅 게이트(40, 40'), 제1 및 제2 컨트롤 게이트(50, 50'), 이레이즈 게이트(60) 및 제1 및 제2 선택 게이트(70, 70')를 포함할 수 있다. 제1 및 제2 플로팅 게이트(40, 40'), 제1 및 제2 컨트롤 게이트(50, 50'), 이레이즈 게이트(60) 및 제1 및 제2 선택 게이트(70, 70')는 모두 포켓 웰(30) 상에 위치할 수 있다. 다만, 스플릿 게이트형(split gate type) 비휘발성 메모리 장치이면 본 발명의 사상이 적용될 수 있으며, 비휘발성 메모리 장치의 구성 및 형상에 의해 본 발명의 사상이 제한되지 않는다.
소오스 라인 디퓨전 영역(81) 상에는 이레이즈 게이트(60)가 형성될 수 있다. 그리고, 이레이즈 게이트(60)의 양측은 제1 및 제2 측을 포함할 수 있다. 이레이즈 게이트(60)의 양측에는 플로팅 게이트와 컨트롤 게이트가 차례로 적층될 수 있다. 구체적으로, 이레이즈 게이트(60)의 제1 측의 포켓 웰(30) 상에는, 차례로 제1 플로팅 게이트(40)와 제1 컨트롤 게이트(50)가 적층될 수 있다. 그리고, 이레이즈 게이트(60)의 제2 측의 포켓 웰(30) 상에는, 차례로 제2 플로팅 게이트(40')와 제2 컨트롤 게이트(50')가 적층될 수 있다.
구체적으로, 소오스 라인 디퓨전 영역(81)과 이레이즈 게이트(60) 사이에는 이레이즈 게이트 절연막(62)이 형성될 수 있다. 그리고, 제1 및 제2 플로팅 게이트(40, 40')와 포켓 웰(30) 사이에는 각각 제1 및 제2 플로팅 게이트 절연막(42, 42')이 형성될 수 있다. 그리고, 제1 및 제2 플로팅 게이트(40, 40')와 제1 및 제2 컨트롤 게이트(50, 50') 사이에는 각각 제1 및 제2 컨트롤 게이트 절연막(52, 52')이 형성될 수 있다. 그리고, 제1 및 제2 컨트롤 게이트(50, 50') 상에는 각각 제1 및 제2 컨트롤 게이트 보호막(54, 54')이 형성될 수 있다. 그리고, 제1 플로팅 게이트(40)와 제1 컨트롤 게이트(50)의 양측을 덮도록 제1 스페이서막(56)이 형성될 수 있고, 제2 플로팅 게이트(40')와 제2 컨트롤 게이트(50')의 양측을 덮도록 제2 스페이서막(56')이 형성될 수 있다. 또한, 제1 및 제2 선택 게이트(70, 70')와 포켓 웰(30) 사이에는 각각 제1 및 제2 선택 게이트 절연막(72, 72')가 형성될 수 있다. 다만, 게이트 사이에 형성되는 절연막 및 스페이서막은 이에 제한되지 않는다.
제1 비트 라인 디퓨전 영역(80)과 인접하여 제1 선택 게이트(70)가 위치할 수 있다. 제1 선택 게이트(70)는 제1 워드 라인일 수 있다. 제1 선택 게이트(70)는 제1 비트 라인 디퓨전 영역(80)과 소오스 라인 디퓨전 영역(81) 사이에 형성될 수 있으며, 제1 선택 게이트(70)와 이레이즈 게이트(60) 사이의 포켓 웰(30) 상에 제1 플로팅 게이트(40)와 제1 컨트롤 게이트(50)가 차례로 적층될 수 있다.
이와 동일하게, 제2 비트 라인 디퓨전 영역(80')과 인접하여 제2 선택 게이트(70')가 위치할 수 있다. 제2 선택 게이트(70')는 제1 워드 라인과 인접한 제2 워드 라인일 수 있다. 제2 선택 게이트(70')는 제2 비트 라인 디퓨전 영역(80')과 소오스 라인 디퓨전 영역(81) 사이에 형성될 수 있으며, 제2 선택 게이트(70')와 이레이즈 게이트(60) 사이의 포켓 웰(30) 상에 제2 플로팅 게이트(40')와 제2 컨트롤 게이트(50')가 차례로 적층될 수 있다.
정리하면, 포켓 웰(30) 내에는 서로 이격되어 형성된 제1 비트 라인 디퓨전 영역(80)과 소스 라인 디퓨전 영역(81)이 형성될 수 있다. 그리고, 포켓 웰(30) 상에 제1 플로팅 게이트(40), 제1 컨트롤 게이트(50), 이레이즈 게이트(60) 및 제1 선택 게이트(70)가 위치할 수 있다. 구체적으로, 제1 플로팅 게이트(40), 제1 컨트롤 게이트(50) 및 제1 선택 게이트(70)는 제1 비트 라인 디퓨전 영역(80)과 소스 라인 디퓨전 영역(81) 사이에 위치할 수 있다. 제1 선택 게이트(70)는 제1 비트 라인 디퓨전 영역(80)에 인접하여 위치할 수 있다. 그리고, 제1 플로팅 게이트(40) 및 제1 컨트롤 게이트(50)는 소스 라인 디퓨전 영역(81)에 인접하여 차례로 적층될 수 있다. 소스 라인 디퓨전 영역(81) 상에는 이레이즈 게이트(60)가 형성될 수 있다.
상술한 바와 같이, 반도체 기판(10)의 제1 영역(Ⅰ) 상에는 고전압용 CMOS로서, NMOS 게이트(140)와 PMOS 게이트(150)가 형성될 수 있다. NMOS 게이트(140)는 반도체 기판(10) 내에 형성된 제1 도전형의 제1 웰(130) 상에 형성될 수 있다. 제1 웰(130)과 NMOS 게이트(140) 사이에는 제1 게이트 절연막(142)이 형성될 수 있다. 그리고, 제1 웰(130)은 반도체 기판(10)과의 전기적 절연을 위해 제1 딥 웰(20)에 의해 둘러싸일 수 있다. 즉, 제1 딥 웰(20)이 NMOS 게이트(140)가 형성된 영역까지 연장될 수 있다.
그리고, PMOS 게이트(150)는 반도체 기판(10) 내에 형성된 제2 도전형의 제2 웰(120) 상에 형성될 수 있다. 그리고, 제2 웰(120)과 PMOS 게이트(150) 사이에는 제2 게이트 절연막(152)이 형성될 수 있다. 또한, NMOS 게이트(140)와 PMOS 게이트(150) 사이에는 소자 분리 영역(90)이 형성될 수 있다.
반도체 기판(10)의 제2 영역(Ⅱ) 상에는 로직 장치(7)가 형성될 수 있다. 로직 장치(7)는 NMOS 로직 게이트(240) 및 PMOS 로직 게이트(250)를 포함할 수 있다. NMOS 로직 게이트(240)는 반도체 기판(10) 내에 형성된 제1 도전형의 제3 웰(230) 상에 형성될 수 있다. 구체적으로, NMOS 로직 게이트(240)는 포켓 웰(30)로부터 이격되어 형성될 수 있다. 그리고, NMOS 로직 게이트(240)와 제3 웰(230) 사이에는 제3 게이트 절연막(242)이 형성될 수 있다. 또한, 제3 웰(230)은 반도체 기판(10)과의 전기적 절연을 위해 제2 딥 웰(221)에 의해 둘러싸일 수 있다. 제2 딥 웰(221)에 의해서 제3 웰(230)의 아이솔레이션이 강화될 수 있다.
또한, PMOS 로직 게이트(250)는 반도체 기판(10) 내에 형성된 제2 도전형의 제4 웰(220) 상에 형성될 수 있다. 구체적으로, PMOS 로직 게이트(250)는 포켓 웰(30)로부터 이격되어 형성될 수 있다. 그리고, PMOS 로직 게이트(250)와 제4 웰(220) 사이에는 제4 게이트 절연막(252)이 형성될 수 있다.
이어서, 도 2를 참조하여, 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치(5)의 프로그램 방법에 대하여 설명한다. 도 2는 도 1의 반도체 장치에 포함되는 스플릿 게이트형 비휘발성 메모리 장치의 간략한 단면도이다. 도 2는 설명을 위해, 바이어스 전압이 인가되는 영역만을 도시하였다.
동작 셀 구분 Vsg Vcg Veg Vbl Vsl Vp-well
PROGRAM 선택 0.5V
~
3V		 7V
~
11V		 3V
~
11V		 0V
~
0.7V		 3V
~
7V		 -0.1V
~
-2V
도 2 및 표 1을 참조하여, 프로그램 동작(operation)을 수행할 때, 선택된 셀에 인가되는 바이어스 전압에 대하여 설명한다. 선택된 셀은 제1 플로팅 게이트(40) 아래의 채널 영역에서 발생되는 핫 일렉트론 주입(hot electron injection)을 통해 프로그램될 수 있다. 핫 일렉트론을 발생시키기 위해, 예컨대, 3V 내지 7V의 전압이 소오스 라인 디퓨전 영역(81)에 인가될 수 있다. 제1 선택 게이트(70)에는 문턱 전압(Vth) 보다 높은 전압이 인가될 수 있기 때문에, 비트 라인 디퓨전 영역(80)과 소오스 라인 디퓨전 영역(81) 사이에 채널이 형성될 수 있다. 예컨대, 제1 선택 게이트(70)에는 0.5V 내지 3V의 전압이 인가될 수 있다.
제1 컨트롤 게이트(50) 및 이레이즈 게이트(60)에는, 제1 플로팅 게이트(40)에 커플링 되는 전압을 최대화 하기 위해 고전압이 인가될 수 있다. 예컨대, 제1 컨트롤 게이트(50)에는 7V 내지 11V의 전압이 인가될 수 있다. 그리고, 예컨대, 이레이즈 게이트(60)에는 3V 내지 11V의 전압이 인가될 수 있다. 이레이즈 게이트(60)에 인가되는 전압을 제1 컨트롤 게이트(50)에 인가되는 전압과 동등한 수준으로 높이는 경우, 제1 플로팅 게이트(40)에 커플링 되는 전압을 최대화한다는 측면에서는 유리할 수 있다. 다만, 이레이즈 게이트(60)에 인가되는 전압이 높아지면, 디스터브(disturb)의 발생으로, 이레이즈 게이트(60)와 인접하여 위치하는 소오스 라인 디퓨전 영역(81)을 통해 누설(leakage) 전류가 발생할 수 있다. 그러므로, 누설 전류의 발생을 방지하기 위해, 이레이즈 게이트(60)에 인가되는 전압을 소오스 라인 디퓨전 영역(81)에 인가되는 전압과 대등한 수준으로 유지하는 방법이 있을 수 있다.
다만, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(5)는, 로직 칩과 같은 반도체 장치(1)에 임베디드(embedded)되어 메모리 소자로서 사용된다. 프로그램에 필요한 고전압을 얻기 위해서는, 고전압용 CMOS를 제조할 때, LDD(Lightly Doped Drain) 정션(junction)을 깊게 형성하는 것이 필요하다. 그러나, 스플릿 게이트형 비휘발성 메모리 장치(5)가 임베디드된 반도체 장치(1)를 제조하는 로직 공정에서, 반도체 장치(1)의 소형화로 인하여, 로직 소자인 로직 장치(7)의 게이트(240, 250)의 두께가 축소(shrink)되고 있다. 그러므로, 고전압용 CMOS의 LDD 정션을 깊게 형성하기 어려우므로, 프로그램에 필요한 수준의 고전압을 얻기 어려울 수 있다. 그러므로, 예컨대, 제1 컨트롤 게이트(50)에 11V 수준의 고전압을 인가하기 어렵게 되면, 제1 플로팅 게이트(40)에 커플링 되는 전압이 감소하므로, 핫 일렉트론 주입에 의한 프로그램 동작의 효율이 감소할 수 있다.
다만, 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치(5)는 포켓 웰(30) 상에 형성되어 있다. 그러므로, 포켓 웰(30)에 네거티브(negative) 전압을 인가할 수 있다. 포켓 웰(30)에 네거티브 전압을 인가함으로써, 포켓 웰(30)과 제1 컨트롤 게이트(50) 사이의 전압 차이를 증가시켜, 프로그램에 필요한 전압 차이를 확보할 수 있다. 이에 따라, 포켓 웰(30)과 제1 컨트롤 게이트(50) 사이에 발생하는 전기장이 강해지므로, 제1 컨트롤 게이트(50)에 고전압을 인가하지 않더라도 핫 일렉트론 주입의 효율이 증가하여, 프로그램 동작의 효율이 증가할 수 있다. 예컨대, CHISEL(CHannel Initiated Secondary ELectron)현상에 의해, 핫 일렉트론 주입의 효율이 증가될 수 있다.
다만, 제1 도전형의 포켓 웰(30)은 제2 도전형의 제1 딥 웰(20)에 의해 둘러싸여 있기 때문에, 포켓 웰(30)과 반도체 기판(10)은 전기적으로 절연되어 있다. 그러므로, 포켓 웰(30)에 네거티브 전압을 인가하더라도 로직 장치(7)가 형성되는 제2 영역(Ⅱ)에는 영향이 없을 수 있다.
그리고, 포켓 웰(30)에 네거티브 전압을 가하는 경우, 비선택된 다른 선택 게이트의 문턱 전압(Vth)을 상승시킬 수 있으므로, 펀치 스루(punch through) 현상의 발생을 줄일 수 있다. 결과적으로, 누설 전류의 발생을 방지할 수 있으며, 이를 통해, 선택 게이트의 게이트 길이(gate length)를 감소시킬 수 있다.
포켓 웰(30)에 인가되는 네거티브 전압의 범위의 제한이 없지만, 예컨대, -0.1V 내지 -2V일 수 있다. 다만, 포켓 웰(30)에 인가되는 네거티브 전압의 최소값은, 스플릿 게이트형 비휘발성 메모리 장치(5)가 점점 축소(shrink)되면서 지속적으로 감소할 수 있다.
그리고, 포켓 웰(30)에 인가되는 네거티브 전압의 최대값으로 제시된 -2V는, 네거티브 전압의 크기를 증가시키는데 한계가 있다는 점을 설명하기 위해서 제시한 수치이다. 예컨대, 포켓 웰(30)에 인가되는 네거티브 전압이 커질수록, 핫 일렉트론 주입의 효율은 더욱 올라갈 수 있지만, 상술한 바와 같이, 소오스 라인 디퓨전 영역(81)을 통해 누설 전류가 발생할 확률이 증가할 수 있다. 또한, 선택 게이트를 통한 누설 전류가 발생할 확률도 있다.
동작 셀 구분 Vsg Vcg Veg Vbl Vsl Vp-well
PROGRAM 선택 0.8V 9V 4.5V 0.2V 4.5V -1V
비선택 0V 0V 0V 1.1V 0V -1V
ERASE 선택 0V -6V 9V 0V 0V 0V
비선택 0V 1.1V 0V 0V 0V 0V
READ 선택 1.1V 1.1V 0V 0V 0.5V 0V
비선택 0V 0V 0V 0V 0V 0V
표 2는, 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치(5)의 프로그램 동작, 이레이즈 동작, 리드 동작 시 인가되는 바이어스 전압을 예시한 것이다. 다만, 인가되는 바이어스 전압은 표 2의 수치에 의해 제한되지 않는다. 다만, 이에 제한되지 않고, 필요에 따라, 이레이즈 동작 시 및 리드 동작 시에 포켓 웰(30)에 네거티브 전압이 인가될 수도 있다.
표 2를 참조하면, 프로그램 동작 시에만, 포켓 웰(30)에 네거티브 전압이 인가될 수 있다. 구체적으로, 이레이즈 동작 시 및 리드 동작 시에는, 포켓 웰(30)에 접지 전압이 인가될 수 있다.
그리고, 이레이즈 동작 시, 제1 플로팅 게이트(40)의 전자가 이레이즈 게이트(60)에 FN(Fowler-Nordheim tunnel) 터널링 방식으로 빠져나갈 수 있도록, 이레이즈 게이트(60)에 9V 정도의 전압을 인가할 수 있다. 다만, 이레이즈 게이트(60)에 인가할 수 있는 전압의 제약이 있기 때문에, 제1 컨트롤 게이트(50)에 네거티브 전압을 인가하여, 이레이즈 게이트(60)에 고전압을 인가한 것과 같은 효과를 얻을 수 있다. 즉, 제1 컨트롤 게이트(50)에 네거티브 전압을 인가하여, 이레이즈 동작의 효율을 높일 수 있다.
도 3 및 도 4를 참조하여, 본 발명의 제2 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치를 설명한다. 다만, 본 발명의 제1 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치 및 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치와의 차이점을 위주로 설명한다. 도 3은 본 발명의 제2 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치가 임베디드된 반도체 장치의 단면도이다. 도 4는 도 3의 반도체 장치에 포함되는 스플릿 게이트형 비휘발성 메모리 장치의 간략한 단면도이다.
도 3 및 도 4를 참조하면, 반도체 장치(2)의 비휘발성 메모리 장치(6)는 이레이즈 게이트를 포함하지 않는다. 그리고, 제3 컨트롤 게이트(51)가 제1 선택 게이트(70)와 제3 플로팅 게이트(41) 사이에 위치할 수 있다. 구체적으로, 제3 컨트롤 게이트(51)는 제3 플로팅 게이트(41)의 측면으로부터 연장되어, 제3 플로팅 게이트(41)의 상면의 일부와 오버랩될 수 있다.
그리고, 제3 플로팅 게이트(41) 상에 제1 절연막(44)이 형성될 수 있고, 제3 플로팅 게이트(41)와 제3 컨트롤 게이트(51) 사이에 제2 절연막(45)이 형성될 수 있다.
다만, 제2 실시예에 따른 스플릿 게이트형 비휘발성 메모리 장치(6)의 프로그램 동작 시에도, 포켓 웰(30)에 네거티브 전압을 인가하여, 프로그램 동작의 효율을 증가시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1, 2: 반도체 장치 5, 6: 비휘발성 메모리 장치
7, 로직 장치 10: 반도체 기판
20, 221: 제1 및 제2 딥 웰 30: 포켓 웰
40: 제1 플로팅 게이트 42: 제1 플로팅 게이트 절연막
50: 제1 컨트롤 게이트 52: 제1 컨트롤 게이트 절연막
54: 제1 컨트롤 게이트 보호막 56: 제1 스페이서막
60: 이레이즈 게이트 62: 이레이즈 게이트 절연막
70: 제1 선택 게이트 72: 제1 선택 게이트 절연막
140: NMOS 게이트 150: PMOS 게이트
240: NMOS 로직 게이트 250: PMOS 로직 게이트

Claims (10)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 내에 형성되는 제2 도전형의 딥 웰;
    상기 제2 도전형의 딥 웰 내에 형성되는 상기 제1 도전형의 포켓 웰;
    상기 포켓 웰 내에 형성되는 제2 도전형의 소오스 라인 디퓨전 영역;
    상기 소오스 라인 디퓨전 영역 상에 형성되는 이레이즈 게이트; 및
    상기 이레이즈 게이트의 제1 측의 상기 포켓 웰 상에 차례로 적층된 제1 플로팅 게이트 및 제1 컨트롤 게이트를 포함하는 스플릿 게이트형 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 이레이즈 게이트, 상기 제1 플로팅 게이트 및 제1 컨트롤 게이트는 상기 포켓 웰의 상면 상에 형성되고,
    상기 포켓 웰의 양측면 및 하면은 상기 딥 웰에 의해 둘러싸이는 스플릿 게이트형 비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 비휘발성 메모리 장치의 프로그램 동작 시, 상기 포켓 웰에는 네거티브 전압이 인가되는 스플릿 게이트형 비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 네거티브 전압의 크기는 0.1V 내지 2V인 스플릿 게이트형 비휘발성 메모리 장치.
  5. 제3 항에 있어서,
    상기 비휘발성 메모리 장치의 이레이즈 동작 시 및 리드 동작 시, 상기 포켓 웰에는 접지 전압이 인가되는 스플릿 게이트형 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 소오스 라인 디퓨전 영역으로부터 상기 제1 측으로 이격되어 상기 포켓 웰 내에 형성되는 상기 제2 도전형의 제1 비트 라인 디퓨전 영역, 및
    상기 제1 비트 라인 디퓨전 영역과 상기 소오스 라인 디퓨전 영역 사이의 상기 포켓 웰 상에 형성되며, 상기 제1 비트 라인 디퓨전 영역과 인접하여 형성되는 제1 선택 게이트를 더 포함하되,
    상기 제1 플로팅 게이트 및 상기 제1 컨트롤 게이트는 상기 제1 선택 게이트와 상기 이레이즈 게이트 사이에 위치하는 스플릿 게이트형 비휘발성 메모리 장치.
  7. 제6 항에 있어서,
    상기 비휘발성 메모리 장치의 프로그램 동작 시, 상기 포켓 웰에는 -0.1 V 내지 -2 V의 전압이 인가되고, 상기 소오스 라인 디퓨전 영역에는 3V 내지 7V의 전압이 인가되고, 상기 이레이즈 게이트에는 3V 내지 11V의 전압이 인가되고, 상기 제1 컨트롤 게이트에는 7V 내지 11V의 전압이 인가되고, 상기 제1 비트 라인 디퓨전 영역에는 0V 내지 0.7V의 전압이 인가되고, 상기 제1 선택 게이트에는 0V 내지 3V의 전압이 인가되는 스플릿 게이트형 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 포켓 웰과 이격되어 상기 반도체 기판 상에 형성되는 로직 게이트를 더 포함하는 스플릿 게이트형 비휘발성 메모리 장치.
  9. 제1 영역 및 제2 영역을 포함하는 제1 도전형의 반도체 기판;
    상기 제1 영역 내에 형성되는 제2 도전형의 딥 웰;
    상기 딥 웰 내에 형성되는 상기 제1 도전형의 포켓 웰;
    상기 포켓 웰 상에 형성되고, 플로팅 게이트와 컨트롤 게이트를 포함하는 스플릿 게이트형 비휘발성 메모리 장치; 및
    상기 제2 영역 상에 형성되는 로직 장치를 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 비휘발성 메모리 장치의 프로그램 동작 시, 상기 포켓 웰에는 네거티브 전압이 인가되는 반도체 장치.
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