KR101751603B1 - 메모리 디바이스, 메모리 셀 및 메모리 셀 레이아웃 - Google Patents
메모리 디바이스, 메모리 셀 및 메모리 셀 레이아웃 Download PDFInfo
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Abstract
메모리 디바이스는 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 제1 및 제2 트랜지스터, 및 제1 및 제2 커패시터를 포함한다. 제1 트랜지스터는 소스 라인에 결합된다. 제2 트랜지스터는 제1 트랜지스터 및 비트 라인에 결합된다. 제1 커패시터는 워드 라인 및 제2 트랜지스터에 결합된다. 제2 커패시터는 제2 트랜지스터 및 소거 게이트에 결합된다.
Description
프로세서 및 메모리는 컴퓨팅 시스템 및 전자 디바이스의 부품이다. 메모리의 성능은 시스템 또는 전자 디바이스의 전체 성능에 영향을 미친다. 다양한 회로 및/또는 동작 방법이 액세스 속도, 전력 소비, 판독 마진(read margin), 내구성 등과 같은 메모리 성능의 하나 이상의 양태를 향상시키기 위해 개발되어 왔다.
본 발명의 양태는 첨부 도면과 함께 숙독할 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따라, 다양한 특징부는 실제 축적대로 도시되어 있지 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소되어 있을 수도 있다.
도 1은 일부 실시예에 따른 메모리 디바이스의 블록 다이어그램.
도 2a는 일부 실시예에 따른 메모리 디바이스의 레이아웃.
도 2b는 도 2a의 라인 A1-A6을 따라 취한 부분 단면도로서, 일부 실시예에 따른 메모리 셀을 도시하고 있는 부분 단면도.
도 2c는 일부 실시예에 따른, 도 2b의 메모리 셀의 회로 다이어그램.
도 3 내지 도 5는 일부 실시예에 따른, 다양한 메모리 셀의 단면도.
도 2a는 일부 실시예에 따른 메모리 디바이스의 레이아웃.
도 2b는 도 2a의 라인 A1-A6을 따라 취한 부분 단면도로서, 일부 실시예에 따른 메모리 셀을 도시하고 있는 부분 단면도.
도 2c는 일부 실시예에 따른, 도 2b의 메모리 셀의 회로 다이어그램.
도 3 내지 도 5는 일부 실시예에 따른, 다양한 메모리 셀의 단면도.
이하의 개시내용은 제공된 요지의 상이한 특징을 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시예를 포함할 수도 있고, 또한 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 설명된 다양한 실시예 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
또한, 제1 요소가 제2 요소에 "접속된" 또는 "결합된" 것으로서 설명될 때, 이러한 설명은 제1 및 제2 요소가 서로 직접 접속되거나 결합되어 있는 실시예를 포함하고, 제1 및 제2 요소가 하나 이상의 다른 개재 요소를 그 사이에 갖고 서로 간접적으로 접속되거나 결합되어 있는 실시예를 또한 포함한다.
도 1은 일부 실시예에 따른 메모리 디바이스(100)의 블록 다이어그램이다. 메모리 디바이스(100)는 메모리 어레이(110), 및 메모리 제어기(112)를 포함한다. 메모리 어레이(110)는 복수의 행(row) 및 열(column)로 배열된 복수의 메모리 셀(memory cells: MC)을 포함한다. 각각의 열 내의 메모리 셀(MC)은 복수의 (k+1) 비트 라인(BL0 내지 BLk) 중에 대응하는 하나에 결합된다. 각각의 행 내의 메모리 셀(MC)은 복수의 (j+1) 워드 라인(word line)(WL0 내지 WLj) 중에 대응하는 하나, 복수의 (j+1) 소스 라인(SL0 내지 SLj) 중에 대응하는 하나, 복수의 (j+1) 소거 라인(erase line)(E0 내지 Ej) 중 대응하는 하나, 및 복수의 (j+1) 선택기 라인(selector line)(S0 내지 Sj) 중 대응하는 하나에 결합된다. 메모리 어레이(110) 내의 다양한 수의 워드 라인 및/또는 비트 라인 및/또는 소스 라인 및/또는 소거 라인 및/또는 선택기 라인은 다양한 실시예의 범주 내에 있다. 적어도 하나의 실시예에서, 소스 라인은 도 1에 도시되어 있는 바와 같이, 행 내에보다는 열 내에 배열된다.
하나 이상의 실시예에서, 메모리 셀(MC)은 다중 시간 프로그램가능(multiple time programmable: MTP) 메모리 셀을 포함한다. MTP 메모리의 예는 전기적 소거가능 프로그램가능 판독 전용 메모리(electrically erasable programmable read-only memory: EEPROM), 플래시 메모리 등을 포함하지만, 이들에 한정되는 것은 아니다. 하나 이상의 실시예에서, 메모리 셀(MC)은 그 각각이 1 비트의 데이터를 저장하도록 구성되어 있는 단일 레벨 메모리 셀을 포함한다. 적어도 하나의 실시예에서, 메모리 셀(MC)은 그 각각이 2 이상의 비트의 데이터를 저장하도록 구성되어 있는 멀티 레벨 메모리 셀을 포함한다. 메모리 셀(MC)의 임계 전압은 메모리 셀(MC) 내에 저장된 데이터의 논리 상태에 의존한다. 예를 들어, 단일 레벨 메모리 셀에 대해, 메모리 셀이 소거된 논리 상태에 있을 때(즉, 메모리 셀이 논리 "1"을 저장함)의 임계 전압은 메모리 셀이 프로그램된 상태에 있을 때(즉, 메모리 셀이 논리 "0"을 저장함)보다 낮다. 멀티 레벨 메모리 셀에 대해, 메모리 셀은 멀티 레벨 메모리 셀의 2개 초과의 논리 상태에 대응하는 2개 초과의 임계 전압을 갖는다. 메모리 셀(MC)은 논리 상태들 사이에서 스위칭가능하고, 논리 상태에 대응하는 상이한 임계 전압을 갖는다.
메모리 제어기(112)는 메모리 셀(MC)의 임계 전압을 검출하고, 판독 동작시에, 메모리 셀(MC) 내에 저장된 데이터를 판독하도록 구성된다. 메모리 제어기(112)는 기록 동작시에 메모리 셀(MC)에 데이터를 기록하도록 또한 구성된다. 적어도 하나의 실시예에서, 기록 동작은 소거 동작(즉, "1"을 기록함) 또는 프로그램 동작(즉, "0"을 기록함)을 포함한다. 메모리 제어기(112)는 판독 동작 또는 기록 동작을 수행하기 위한 워드 라인 드라이버(120), 비트 라인 드라이버(130), 및 소스 라인 드라이버(140)를 포함한다. 워드 라인 드라이버(120)는 워드 라인(WL0 내지 WLj)을 거쳐 메모리 어레이(110)에 결합된다. 비트 라인 드라이버(130)는 비트 라인(BL0 내지 BLk)을 거쳐 메모리 어레이(110)에 결합된다. 소스 라인 드라이버(140)는 소스 라인(SL0 내지 SLj)을 거쳐 메모리 어레이(110)에 결합된다. 적어도 하나의 실시예에서, 소거 라인(E0 내지 Ej) 및/또는 선택기 라인(S0 내지 Sj)은 워드 라인 드라이버(120)에 결합된다. 다른 구성이 다양한 실시예의 범주 내에 있다. 적어도 하나의 실시예에서, 메모리 제어기(112)는 메모리 디바이스(100)의 다양한 구성요소를 위한 클럭 신호를 제공하기 위한 하나 이상의 클럭 발생기, 외부 디바이스와 데이터 교환을 위한 하나 이상의 입출력(input/output: I/O) 유닛, 메모리 어레이(110) 내에 저장된 데이터를 감지하기 위한 하나 이상의 감지 증폭기, 및/또는 메모리 디바이스(100) 내의 다양한 동작을 제어하기 위한 하나 이상의 제어기를 더 포함한다. 다른 메모리 디바이스 구성이 다양한 실시예의 범주 내에 있다. 일부 실시예에서, 워드 라인(WL0 내지 WLj), 비트 라인(BL0 내지 BLk), 소스 라인(SL0 내지 SLj), 소거 라인(E0 내지 Ej) 및 선택기 라인(S0 내지 Sj) 중 하나 이상에 인가된 전압을 제어함으로써, 메모리 디바이스(100) 내의 다양한 메모리 셀(MC)이 프로그램되고, 판독되고, 또는 소거된다.
도 2a는 일부 실시예에 따른, 메모리 디바이스(200)의 레이아웃이다. 반도체 디바이스(200)는 적어도 하나의 메모리 셀을 포함한다. 2개의 메모리 셀(201, 202)이 예를 들어, 도 2a에 도시되어 있다. 적어도 하나의 실시예에서, 각각의 메모리 셀(201, 201)은 도 1과 관련하여 설명된 메모리 셀(MC)에 대응한다. 도 2a의 예시적인 구성에서, 메모리 셀(201) 및 메모리 셀(202)은 축(Z)을 가로질러 서로 대칭이다. 다른 구성이 다양한 실시예의 범주 내에 있다. 메모리 셀(201)은 본 명세서에 설명되어 있고, 메모리 셀(202)의 상세한 설명은 생략된다.
메모리 셀(201)은 도전성 패턴(210, 220), 및 능동 영역 패턴(230, 240, 250)을 포함한다. 도전성 패턴(210, 220)은 서로 별개이다. 도전성 패턴(210)[본 명세서에서 또한 부유 게이트(FG)라 칭함]은 능동 영역 패턴(230, 240, 250) 위에서 연속적으로 연장한다. 도전성 패턴(210)은 능동 영역 패턴(250) 위의 제1 부분(212), 능동 영역 패턴(240) 위의 제2 패턴(214), 및 능동 영역 패턴(230) 위의 제3 부분(216)을 포함한다. 도전성 패턴(220)은 능동 영역 패턴(240) 위로 연장한다. 적어도 하나의 실시예에서, 도전성 패턴(210) 및 도전성 패턴(220)은 도전성 물질의 동일한 층에 속한다. 도전성 패턴(210) 및 도전성 패턴(220)의 예시적인 물질은 폴리실리콘이다. 다른 물질이 다양한 실시예의 범주 내에 있다. 메모리 셀(201)의 도전성 패턴(210) 및 도전성 패턴(220), 및 메모리 셀(202)의 대응 도전성 패턴(예를 들어, 부유 게이트(FG')]이 도 2a에 라벨 "PO"를 갖고 개략적으로 도시되어 있다.
능동 영역 패턴(230, 240, 250)은 서로 별개이다. 능동 영역 패턴(230, 240, 250)은 본 명세서에서 또한 "OD 패턴", 즉 산화물 규정(oxide-definition: OD) 패턴이라 칭하고, 도 2a에 라벨 "OD"를 갖고 개략적으로 도시되어 있다. 능동 영역 패턴(230, 240, 250)의 예시적인 물질은 다양한 유형의 p-도펀트 및/또는 n-도펀트로 도핑된 반도체 물질을 포함하지만, 이에 한정되는 것은 아니다. 적어도 하나의 실시예에서, 능동 영역 패턴(230, 240, 250)은 동일한 유형의 도펀트를 포함한다. 적어도 하나의 실시예에서, 능동 영역 패턴(230, 240, 250) 중 적어도 하나는 능동 영역 패턴(230, 240, 250) 중 다른 하나의 도펀트의 유형과는 상이한 유형의 도펀트를 포함한다. 능동 영역 패턴(230, 240, 250)은 대응 우물 영역 내에 있다. 도 2a의 예시적인 구성에서, 능동 영역 패턴(230)은 n-우물인 우물 영역(NW2) 내에 있고, 능동 영역 패턴(240)은 p-우물인 우물 영역(PW) 내에 있고, 능동 영역 패턴(250)은 n-우물인 우물 영역(NW1) 내에 있다. 우물 영역들의 설명된 전도도는 예이다. 다른 구성이 다양한 실시예의 범주 내에 있다. n-우물 및 p-우물이 대응 라벨 "NW" 및 "PW"를 갖고 도 2a에 개략적으로 도시되어 있다.
능동 영역 패턴(230)은 대응 우물 영역(NW2)과 동일한 유형의 도펀트를 갖는다. 예를 들어, 능동 영역 패턴(230) 및 대응 우물 영역(NW2)의 모두는 n-형 도펀트를 포함한다. 동일한 유형의 도펀트를 갖는 능동 영역 패턴(230) 및 우물 영역(NW2)은 커패시터(CEG)의 제1 전극을 형성하도록 구성된다. 커패시터(CEG)의 제2 전극은 능동 영역 패턴(230) 및 우물 영역(NW2) 위로 연장하는 도전성 패턴(210)의 제3 부분(216)에 의해 구성된다. 도전성 패턴(210)의 제3 부분(216)은 커패시터(CEG)의 커패시턴스를 결정하는 중첩 영역에서 능동 영역 패턴(230) 및 우물 영역(NW2)을 중첩한다. 능동 영역 패턴(230)은 도전성 패턴(210)의 제3 부분(216)의 대향 측면들에 영역(232, 234)을 포함한다. 도전체(EG)(본 명세서에서 또한 소거 게이트(EG)라 칭함]가 영역(234) 내에 배열되어, 커패시터(CEG)의 제1 전극으로부터, 메모리 셀(201)을 소거하기 위한, 도 1과 관련하여 설명된 소거 라인(E0 내지 Ej) 중 대응하는 하나와 같은, 소거 라인으로의 전기 접속부를 제공한다.
능동 영역 패턴(240)은 대응 우물 영역(PW)의 것과는 유형이 상이한 도펀트의 유형을 갖는다. 예를 들어, 능동 영역 패턴(240)은 n-형 도펀트를 포함하고, 대응 우물 영역(PW)은 p-형 도펀트를 포함한다. 능동 영역 패턴(240), 우물 영역(PW), 및 우물 영역(PW) 위로 연장하는 도전성 패턴(220)은 메모리 셀(201)의 선택기 트랜지스터인 트랜지스터(N1)를 형성하도록 구성된다. 능동 영역 패턴(240), 우물 영역(PW), 및 우물 영역(PW) 위로 연장하는 도전성 패턴(210)의 제2 부분(214)은 메모리 셀(201)의 저장 패턴인 트랜지스터(N2)를 형성하도록 구성된다. 트랜지스터(N1, N2)의 예는 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistors: MOSFET), 상보형 금속 산화물 반도체(complementary metal oxide semiconductor: CMOS) 트랜지스터, 쌍극 접합 트랜지스터(bipolar junction transistors: BJT), 고전압 트랜지스터, 고주파수 트랜지스터, p-채널 및/또는 n-채널 전계 효과 트랜지스터(p-channel and/or n-channel field effect transistors: PFETs/NFETs), FinFET, 상승된 소스/드레인을 갖는 평면형 MOS 트랜지스터 등을 포함하지만, 이들에 한정되는 것은 아니다. 적어도 하나의 실시예에서, 트랜지스터(N1, N2)는 n-채널 금속 산화물 반도체(n-channel metal-oxide semiconductor: NMOS) 트랜지스터이다. 적어도 하나의 실시예에서, 트랜지스터(N1, N2)는 p-채널 금속 산화물 반도체(p-channel metal-oxide semiconductor: PMOS) 트랜지스터이다.
도전성 패턴(210) 및 도전성 패턴(220)의 제2 부분(214)은 능동 영역 패턴(240)을 영역(242, 244, 246)으로 분할한다. 능동 영역 패턴(240)의 영역(244, 246)은 도전성 패턴(220)의 대향 측면들에 배열되고, 트랜지스터(N1)의 대응 드레인(D1) 및 소스(S1)를 형성하도록 구성된다. 트랜지스터(N1)의 게이트(G1)가 도전성 패턴(220)에 의해 구성된다. 도전체(SG)[본 명세서에 또한 선택기 게이트(SG)라 칭함]는 도전성 패턴(220) 내에 배열되어, 트랜지스터(N1)의 게이트(G1)로부터, 메모리 셀(201)을 프로그램하고 그리고/또는 판독하기 위한, 도 1과 관련하여 설명된 선택기 라인(S0 내지 Sj) 중 대응하는 하나와 같은, 선택기 라인으로의 전기 접속부를 제공한다. 도전체(SL)[본 명세서에서 또한 소스 라인(SL)이라 칭함]가 영역(246) 내에 배열되어, 트랜지스터(N1)의 소스(S1)로부터, 메모리 셀(201)을 프로그램하고 그리고/또는 판독하기 위한, 도 1과 관련하여 설명된 소스 라인(SL0 내지 SLj) 중 대응하는 하나와 같은, 소스 라인으로의 전기 접속을 제공한다.
능동 영역 패턴(240)의 영역(242, 244)은 도전성 패턴(210)의 제2 부분(214)의 대향 측면들에 배열되고, 트랜지스터(N2)의 대응하는 드레인(D2) 및 소스(S2)를 형성하도록 구성된다. 트랜지스터(N2)의 게이트(G2)는 도전성 패턴(210)의 제2 부분(214)에 의해 구성된 부유 게이트이다. 도전체(BL)[본 명세서에서 또한 비트 라인(BL)이라 칭함]가 영역(242) 내에 배열되어, 트랜지스터(N2)의 드레인(D2)으로부터, 메모리 셀(201)을 프로그램하고 그리고/또는 판독하기 위한, 도 1과 관련하여 설명된 비트 라인(BL0 내지 BLk) 중 대응하는 것과 같은, 비트 라인으로의 전기 접속부를 제공한다. 능동 영역 패턴(230)의 영역(244)은 트랜지스터(N1, N2)의 게이트(G1, G2) 사이에 배열되고, 트랜지스터(N1)의 드레인(D1)과 트랜지스터(N2)의 소스(S2)의 모두를 형성하도록 구성된다. 그 결과, 트랜지스터(N1) 및 트랜지스터(N2)는 직렬로 결합된다.
능동 영역 패턴(250)은 대응 우물 영역(NW1)과 동일한 유형의 도펀트를 갖는다. 예를 들어, 능동 영역 패턴(250)과 대응 우물 영역(NW1)의 모두는 n-형 도펀트를 포함한다. 동일한 유형의 도펀트를 갖는 능동 영역 패턴(250) 및 우물 영역(NW1)은 커패시터(CWL)의 제1 전극을 형성하도록 구성된다. 커패시터(CWL)의 제2 전극은 능동 영역 패턴(250) 및 우물 영역(NW1) 위로 연장하는 제1 부분(212)에 의해 구성된다. 제1 부분(212)은 커패시터(CWL)의 커패시턴스를 결정하는 중첩 영역에서 능동 영역 패턴(250) 및 우물 영역(NW1)을 중첩한다. 능동 영역 패턴(250)은 도전성 패턴(210)의 제1 부분(212)의 대향 측면들에 영역(252, 254)을 포함한다. 도전체(WL)[본 명세서에서 또한 워드 라인(WL)이라 칭함]가 영역(254) 내에 배열되어, 커패시터(CWL)의 제1 전극으로부터, 메모리 셀(201)을 판독하고 그리고/또는 프로그램하기 위한, 도 1과 관련하여 설명된 워드 라인(WL0 내지 WLj) 중 대응하는 하나와 같은, 워드 라인으로의 전기 접속부를 제공한다. 메모리 셀(201)의 도전체(EG, SG, SL, BL, WL) 및 메모리 셀(202)의 대응 도전체(예를 들어, SG' 및 BL')는 도 2a에 라벨 "CT"를 갖고 개략적으로 도시되어 있다.
일부 실시예에서, 커패시터(CWL)의 커패시턴스는 커패시터(CEG)의 커패시턴스보다 크도록, 즉 CWL > CEG가 되도록 구성된다. 관계 CWL > CEG를 성취하기 위해, 적어도 하나의 실시예에서, 도전성 패턴(210)이 능동 영역 패턴(250) 및 대응 우물 영역(NW1) 위로 연장하는 영역은 도전성 패턴(210)이 능동 영역 패턴(230) 및 대응 우물 영역(NW2) 위로 연장하는 영역보다 크도록 구성된다. 도 2a의 예시적인 구성에서, 능동 영역 패턴(230)의 신장 방향[즉, 축(Z)에 횡단하는 방향]을 따라 볼 때, 능동 영역 패턴(250) 위의 도전성 패턴(210)의 제1 부분(212)의 폭(W1)은 능동 영역 패턴(230) 위의 도전성 패턴(210)의 제3 부분(216)의 폭(W3)보다 크다. 게다가, 능동 영역 패턴(230)의 신장 방향을 따라 볼 때, 능동 영역 패턴(240) 위의 도전성 패턴(210)의 제2 부분의 폭(W2)은 폭(W1)보다 자가고 폭(W3)보다 크다. 관계 CWL > CEG를 성취하기 위한 다른 구성이 다양한 실시예의 범주 내에 있다.
도 2a의 예시적인 구성에서, 우물 영역(PW)은 우물 영역(NW)과 경계를 공유하고, 우물 영역(PW)은 우물 영역(NW2)으로부터 간격(Sp)만큼 이격된다. 일부 실시예에서, 간격(Sp)은 접합 파괴(junction breakdown)의 기회를 감소시키도록 구성된다. 다른 구성이 다양한 실시예의 범주 내에 있다.
도 2b는 도 2a의 라인 A1-A2-A3-A4-A5-A6을 따라 취한 부분 단면도이고, 일부 실시예에 따른 메모리 셀(201)을 도시하고 있다. 메모리 셀(202)은 도 2b의 부분도에서 생략되어 있다. 메모리 셀(201)은 도 2a와 관련하여 설명된 바와 같은 메모리 셀(201)의 구성요소가 그 위에 있는 기판(260)을 포함한다. 구체적으로, 우물 영역(NW1, PW, NW2)이 기판(260) 내에 있다. 영역(232, 234)은 우물 영역(NW1) 내에 있고, 영역(242, 244, 246)은 우물 영역(PW) 내에 있고, 영역(252, 254)은 우물 영역(NW1) 내에 있다. 영역(232, 234, 242, 244, 246, 252, 254)은 n+ 도핑된 영역이다. 부유 게이트(FG)의 제1 내지 제3 부분(212, 214, 216)은 대응 우물 영역(NW1, PW, NW2) 위에 있다. 도전성 패턴(220)이 우물 영역(PW) 위에 있다. 부유 게이트(FG) 및 도전성 패턴(220)은 적어도 하나의 실시예에서, 기판(260) 위에 단일의 폴리실리콘층을 포함하는 동일한 도전층에 속한다. 게이트 산화물층(도시 생략)이 기판(260)과 단일의 폴리실리콘층 사이에 있다. 영역(234)은 소거 게이트(EG)에 결합된다. 영역(246)은 소스 라인(SL)에 결합되고, 메모리 셀(201)의 소스로서 지정된다. 영역(242)은 비트 라인(BL)에 결합되고 메모리 셀(201)의 드레인으로서 지정된다. 영역(254)은 워드 라인(WL)에 결합된다.
기판(260)의 예시적인 물질은 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적합한 반도체 물질을 포함하지만, 이들에 한정되는 것은 아니다. 적어도 하나의 실시예에서, 기판(260)은 p-형 기판이다. 게이트 산화물층의 예시적인 물질은 고-k 유전층, 계면층 및/또는 이들의 조합을 포함하지만, 이들에 한정되는 것은 아니다. 고-k 유전층을 위한 예시적인 물질은, 실리콘 니트라이드, 실리콘 옥시니트라이드, 하프늄 옥사이드(HfO2), 하프늄 실리콘 옥사이드(HfSiO), 하프늄 실리콘 옥시니트라이드(HfSiON), 하프늄 탄탈 옥사이드(HfTaO), 하프늄 티타늄 옥사이드(HfTiO), 하프늄 지르코늄 옥사이드(HfZrO), 금속 산화물, 금속 니트라이드, 금속 실리케이트, 전이 금속 산화물, 전이 금속 니트라이드, 전이 금속 실리케이트, 금속의 옥시니트라이드, 금속 알루미네이트, 지르코늄 실리케이트, 지르코늄 알루미네이트, 지르코늄 옥사이드, 티타늄 옥사이드, 알루미늄 옥사이드, 하프늄 디옥사이드 알루미나(HfO2-Al2O3) 합금, 다른 적합한 고-k 유전성 물질, 및/또는 이들의 조합을 포함하지만, 이들에 한정되는 것은 아니다. 일부 실시예에서, 메모리 셀(201)은 이들에 한정되는 것은 아니지만, 격리 구조체, 스페이서, 실리사이디드 영역(silicided regions), 하나 이상의 게이트 금속층, 저농도 도핑된 소스/드레인(LDD) 영역, 및 층간 유전(ILD)층을 포함하는 하나 이상의 부가의 특징(도시 생략)을 더 포함한다. 적어도 하나의 실시예에서, 메모리 셀(201)의 설명된 층들 및/또는 설명된 구성요소들 중 하나 이상은 이들에 한정되는 것은 아니지만, 포토리소그래피, 에칭, 평탄화, 이온 주입, 다양한 필름 증착 기술 등을 포함하여, 하나 이상의 반도체 제조 프로세스에 의해 형성된다. 일부 실시예에 따른 예시적인 제조 프로세스에서, 우물 영역(NW1, NW2)은 예를 들어, 기판(260) 내로의 n-형 도펀트의 이온 주입에 의해 기판(260) 내에 형성된다. 예시적인 n-형 도펀트는 인, 비소, 안티몬, 및 이들의 조합을 포함하지만, 이들에 한정되는 것은 아니다. 우물 영역(PW)은 예를 들어 기판(260) 내로의 p-형 도펀트의 이온 주입에 의해 기판(260) 내에 형성된다. 예시적인 p-형 도펀트는 붕소, 인듐, 및 이들의 조합을 포함하지만, 이들에 한정되는 것은 아니다. 유전층은 우물 영역(NW1, NW2, PW) 위에 형성된다. 도전층이 유전층 위에 형성된다. 도전층 및 유전층은 예를 들어 포토리소그래피 및 에칭 프로세스에 의해 패터닝되어, 도전성 패턴(210, 220) 및 도전성 패턴(210, 220)과 기판(260) 사이에 대응하는 게이트 산화물층을 형성한다. 영역(232, 234, 242, 244, 246, 252, 254)은 예를 들어 대응하는 우물 영역 내로의 n-형 도펀트의 이온 주입에 의해 대응하는 우물 영역(NW2, PW, NW1) 내에 형성된다. 도전체(BL, WL, SL, EG)는 대응 영역(242, 254, 246, 234) 위에 형성되고, 도전체(SG)는 도전성 패턴(220) 위에 형성된다. 도전체(BL, WL, SL, EG, SG)의 예시적인 물질은 알루미늄, 알루미늄/실리콘/구리 합금, 티타늄, 티타늄 니트라이드, 텅스텐, 폴리실리콘, 금속 실리사이드, 구리, 구리 합금, 티타늄, 티타늄 니트라이드, 탄탈, 탄탈 니트라이드, 텅스텐, 폴리실리콘, 금속 실리사이드, 또는 이들의 조합을 포함하지만, 이들에 한정되는 것은 아니다.
n-우물 영역(NW1) 내의 n+ 도핑된 영역(252, 254)은 부유 게이트(FG)의 제1 부분(212)과 함께, n-형 커패시터(CWL)를 형성하도록 구성된다. n-우물 영역(NW2) 내의 n+ 도핑된 영역(232, 234)은 부유 게이트(FG)의 제3 부분(216)과 함께, n-형 커패시터(CEG)를 형성하도록 구성된다. p-우물 영역(PW) 내의 n+ 도핑된 영역(246, 244)은 선택기 게이트(SG)에 결합된 도전성 패턴(220)과 함께, NMOS인 선택기 트랜지스터(N1)를 형성하도록 구성된다. p-우물 영역(PW) 내의 n+ 도핑된 영역(244, 242)은 부유 게이트(FG)의 제2 부분(214)과 함께, 부유 게이트를 갖는 NMOS인 저장 트랜지스터(N2)를 형성하도록 구성된다.
도 2b의 예시적인 구성에서, 우물 영역(PW)은 우물 영역(NW1)과 경계를 공유한다. 다른 구성이 다양한 실시예의 범주 내에 있다. 도 2b의 예시적인 구성에서, 우물 영역(PW)은 기판(260)의 부분(262)에 의해 우물 영역(NW2)으로부터 이격된다. 부분(262)은 하나 이상의 실시예에서, 도 2a와 관련하여 설명된 간격(Sp)에 대응한다. 일부 상황에서, 우물 영역(PW)이 우물 영역(NW2)과 경계를 공유할 때, p-n 접합부가 우물 영역(PW)과 우물 영역(NW2) 사이에 존재한다. 이러한 p-n 접합부는 일부 상황에서 약 15 V의 파괴 전압을 갖는다. 메모리 셀의 동작 중에, p-n 접합부의 파괴 전압보다 높은 전압이 p-n 접합부를 가로질러 인가될 때, p-n 접합부가 손상될 것인 잠재적인 위험이 존재한다. p-n 접합부의 파괴 전압보다 높은 전압이 p-n 접합부를 가로질러 인가될 때의 예시적인 상황은 고전압, 예를 들어 20 V 내지 30 V가 소거 게이트(EG)를 거쳐 우물 영역(NW2)에 인가되고 접지 전압이 우물 영역(PW)(벌크 전압으로서) 및/또는 소스(S1)(소스 라인 전압으로서)에 인가되는 소거 동작을 수반한다. 이러한 높은 전압과 연계된 잠재적인 위험을 감소시키기 위해, 기판(260)의 부분(262)은 우물 영역(PW)과 우물 영역(NW2) 사이에 유지된다[즉, 도펀트가 우물 영역(NW2) 및 우물 영역(PW) 내에 주입될 때 도핑되지 않음]. 우물 영역(PW)과 우물 영역(NW2) 사이의 잠재적인 파괴의 가능성을 감소시키기 위한 다른 구성이 다양한 실시예의 범주 내에 있다. 예를 들어, 하나 이상의 실시예에서, 얕은 트렌치 격리(shallow trench isolation: STI) 영역이 우물 영역(PW)과 우물 영역(NW2) 사이에 형성된다. 적어도 하나의 실시예에서, 격리 구조체가 형성될 때, 이러한 격리 구조체는 우물 영역(PW) 또는 우물 영역(NW2) 중 적어도 하나만큼 깊다.
도 2c는 일부 실시예에 따른 도 2b의 메모리 셀(201)의 회로 다이어그램이다. 메모리 셀(201)은 2-트랜지스터-2-커패시터(two-transistor-two-capacitor: 2T2C) 구성을 갖고, 2개의 트랜지스터 및 2개의 커패시터를 포함한다. 2개의 트랜지스터는 선택기 트랜지스터인 트랜지스터(N1), 및 저장 트랜지스터인 트랜지스터(N2)를 포함한다. 2개의 커패시터는 부유 게이트(FG)와 워드 라인(WL) 사이의 용량성 결합을 위한 커패시터(CWL), 및 부유 게이트(FG)와 소거 게이트(EG) 사이의 용량성 결합을 위한 커패시터(CEG)를 포함한다. 트랜지스터(N1)는 선택기 게이트(SG)에 결합된 게이트(G1), 소스 라인(SL)에 결합된 소스(S1), 및 트랜지스터(N2)의 소스(S2)에 결합된 드레인(D1)을 갖는다. 트랜지스터(N2)는 부유 게이트(FG)의 제2 부분(214)에 의해 구성된 부유 게이트, 및 비트 라인(BL)에 결합된 드레인(D2)을 갖는다. 커패시터(CWL)는 워드 라인(WL)에 결합된 우물 영역(NW1)에 의해 구성된 제1 전극, 및 부유 게이트(FG)의 제1 부분(212)에 의해 구성된 제2 전극을 갖는다. 커패시터(CEG)는 소거 게이트(EG)에 결합된 제1 전극, 및 부유 게이트(FG)의 제3 부분(216)에 의해 구성된 제2 전극을 갖는다.
일부 실시예에 따른 메모리 셀(201)의 동작시에, 전압(VD)이 비트 라인(BL)을 거쳐 메모리 셀(201)의 드레인[즉, 트랜지스터(N2)의 드레인(D2)]에 인가된다. 전압(VS)이 소스 라인(SL)을 거쳐 메모리 셀(201)의 소스[즉, 트랜지스터(N1)의 소스(S1)]에 인가된다. 전압(VSG)이 선택기 게이트(SG)를 거쳐 트랜지스터(N1)의 게이트(G1)에 인가된다. 전압(VWL)이 워드 라인(WL)에 인가되어, 커패시터(CWL)의 용량성 결합을 거쳐 부유 게이트(FG)에 전달되는 전압(VNW1)을 우물 영역(NW1) 내에 생성한다. 전압(VEG)이 소거 게이트(EG)에 인가되어, 커패시터(CEG)의 용량성 결합을 거쳐 부유 게이트(FG)에 전달되는 전압(VNW2)을 우물 영역(NW2) 내에 생성한다. 벌크 전압(VB)이 트랜지스터(N1) 및 트랜지스터(N2)의 벌크에, 즉 우물 영역(PW)에 인가된다. 일부 실시예에서, 전압(VD, VWL, VSG, VEG, VS 및 VB) 중 하나 이상을 제어함으로써, 메모리 셀(201)은 메모리 디바이스 내의 하나 이상의 다른 메모리 셀의 프로그램 동작, 판독 동작 또는 소거 동작 중에 프로그램되고, 판독되고, 소거되거나 또는 비선택된다.
일부 실시예에 따른 메모리 셀(201)의 동작 조건은 이하의 표에 요약되어 있다.
| 동작 조건 | V D | V WL (=VNW1) | V SG | V EG (=VNW2) | V S | V B |
| 프로그램 | >VS | >VS | >VS | =VWL 또는 0 V | >=0 V | 0 V |
| 소거 | 0 V | 0 V | 0 V | >>VWL | 0 V | 0 V |
| 판독 | >VS | >VS | >VS | =VWL 또는 0 V | 0 V | 0 V |
일부 실시예에 따른 프로그램 동작에서, VWL 및 VSG는 대응하는 트랜지스터(N1) 및 트랜지스터(N2)를 턴온하도록 VS보다 크다. VD는 VS보다 커서 열전자가 드레인을 향해 이동하고 부유 게이트(FG) 내에 주입되어 메모리 셀(201)의 임계 전압을 변경하고 데이터를 트랜지스터(N2)에 저장하는 채널 열전자(channel hot electron: CHE) 주입을 유발하는 충분히 강한 전기장을 생성한다. 부유 게이트(FG)의 전압은 VWL에 의해 제어된다. VEG는 VWL과 0 사이에 있도록 제어되어 부유 게이트(FG)의 전압에 대한 VEG의 영향을 감소시킨다. VS는 0보다 크거나 갖도록 제어된다. CHE 주입을 수반하는 프로그램 동작 중에 0이 아닌 VS를 사용하는 다른 접근법에 비교하여, 적어도 하나의 실시예는 VS가 프로그램 동작 중에 0이 되도록 허용한다. 그 결과, 전력 소비 및/또는 제어 복잡성이 감소된다.
일부 실시예에 따른 소거 동작에서, VEG 이외의 모든 전압은 0이다. VEG는 파울러-노드하임(Fowler-Nordheim: F-N) 터널링 효과를 사용하여 부유 게이트(FG)로부터 전자가 방출되게 하기 위해 소거 게이트(EG)와 워드 라인(WL) 사이에 충분히 강한 전기장을 생성한다. 설명된 소거 동작은 소거 게이트(EG) 및 워드 라인(WL)을 가로질러 충분한 전압의 인가를 수반한다. 드레인 애벌런시 고온 정공 주입(Drain Avalanche Hot Hole Injection: DAHHI)과 같은 다른 메커니즘 및/또는 다른 전압 제어 방안이 소거 동작에 사용되는 다른 접근법에 비교하여, 하나 이상의 실시예에서 소거 동작은 더 간단하고, 전력 소비 및/또는 제어 복잡성을 감소시킨다.
일부 실시예에 다른 판독 동작에서, VWL 및 VSG는 대응하는 트랜지스터(N1) 및 트랜지스터(N2)를 턴온하도록 VS보다 크다. 판독 전류가 트랜지스터(N1) 및 트랜지스터(N2)를 통해 흐른다. 판독 전류의 레벨은 트랜지스터(N2) 내에 저장된 데이터를 지시한다. 예를 들어, 논리 "0"이 저장될 때, 판독 전류는 논리 "1"이 저장될 때보다 높다. 판독 전류를 감지함으로써, 트랜지스터(N2) 내에 저장된 데이터가 판독된다.
일부 실시예에 따른 커패시터(CEG)보다 큰 커패시턴스를 갖도록 커패시터(CWL)를 구성하는 하나 이상의 이유가 본 명세서에 설명된다. 부유 게이트(FG)의 총 커패시턴스(CTotal)는 이하와 같이 결정된다.
CTotal = CEG + CCELL + CWL
여기서, CCELL은 트랜지스터(N2)의 기생 커패시터이다. 일부 실시예에서, CCELL은 생략된다.
부유 게이트(FG) 상의 유효 바이어스(VFG)는 이하와 같이 결정된다.
VFG = VEG * CR_EG + VWL * CR_WL + QFG/Ctotal
여기서, CR_EG는 소거 게이트(EG) 상의 결합비이고, CR_EG = CEG/CTotal이고,
CR_WL은 워드 라인(WL) 상의 결합비이고, CR_WL = CWL/CTotal이고,
QFG는 부유 게이트(FG) 내에 저장된 전하량이다.
CWL이 CEG보다 클 때, CR_WL은 CR_EG보다 크다. 그 결과, VFG는 VEG보다 VWL에 더 강력하게 의존한다. 비 CWL/CEG가 클수록, VFG가 VWL에 더 강력하게 의존한다. 일부 실시예에서, 비 CWL/CEG는 10:1 내지 20:1의 범위이다. 적어도 하나의 실시예에서, 10:1 내지 20:1의 범위의 비 CWL/CEG는 이들에 한정되는 것은 아니지만, 적당한 셀 크기 및 전기 성능을 포함하는, 하나 이상의 효과를 제공한다.
VFG가 VWL에 강력하게 의존할 때, 메모리 셀(201) 내의 게이트 바이어스는 워드 라인(WL) 상의 VWL에 의해 실질적으로 제어되고, 소거 게이트(EG)로부터 사소한 영향을 갖는 데, 이는 프로그램 및/또는 판독 동작을 위해 일부 실시예에서 유리하다.
일부 상황에서, 소거 동작 중에, F-N 터널링의 효율은 VEG와 VFG 사이의 바이어스차에 의존한다. VFG가 VWL에 강력하게 의존할 때, VFG~VWL이다. 일부 실시예에 따른 소거 동작에서, VWL은 0이고, VFG는 0에 가깝다. 그 결과, 소거 동작의 효율은 일부 실시예에서, 소거 게이트(EG) 상의 VEG에 의해 실질적으로 제어된다.
도 3은 도 2b에 유사한 단면도이고, 일부 실시예에 따른 메모리 셀(300)을 도시하고 있다. 도 2b의 메모리 셀(201)에 비교할 때, 메모리 셀(300) 내의 커패시터(CWL) 및 커패시터(CEG)는 메모리 셀(201)에서와 같은 n-형 커패시터 대신에, p-형 커패시터를 포함한다. 커패시터(CWL)의 일 전극은 부유 게이트(FG)의 제1 부분(212)에 의해 구성된다. 커패시터(CWL)의 다른 전극은 우물 영역(NW1) 내의 p-우물 영역(PW1)에 의해 구성된다. p+ 도핑된 영역(352, 354)이 우물 영역(PW1) 내에 있다. 영역(352, 354) 중 하나가 워드 라인(WL)에 결합된다. 예를 들어, 영역(354)은 워드 라인(WL)에 결합된다. 적어도 하나의 실시예에서, 영역(352, 354) 및 우물 영역(PW1)은 메모리 셀(201) 내의 영역(252, 254) 및 우물 영역(NW1)에 대응한다. 커패시터(CEG)의 일 전극은 부유 게이트(FG)의 제3 부분(216)에 의해 구성된다. 커패시터(CEG)의 다른 전극은 우물 영역(NW2) 내의 p-우물 영역(PW2)에 의해 구성된다. p+ 도핑된 영역(332, 334)이 우물 영역(PW2) 내에 있다. 영역(332, 334) 중 하나는 소거 게이트(EG)에 결합된다. 예를 들어, 영역(334)은 소거 게이트(EG)에 결합된다. 적어도 하나의 실시예에서, 영역(332, 334) 및 우물 영역(PW2)은 메모리 셀(201) 내의 영역(232, 234) 및 우물 영역(NW2)에 대응한다. 도 3의 예시적인 구성에서, 우물 영역(PW, PW1, PW2)은 동일한 깊이를 갖고 그리고/또는 동일한 이온 주입 프로세스에서 형성된다. 다른 구성이 다양한 실시예의 범주 내에 있다. 메모리 셀(300)은 메모리 셀(201)과 관련하여 본 명세서에 설명된 바와 같이 동작하고 본 명세서에 설명된 바와 같은 하나 이상의 효과를 성취한다.
일부 실시예에서, 우물 영역(PW), 우물 영역(PW1) 및 우물 영역(PW2)은 개별 p-우물로서 구현되고, 그리고/또는 우물 영역(NW1) 및 우물 영역(NW2)은 개별 n-우물로서 구현된다. 일부 실시예에서, 우물 영역(PW), 우물 영역(PW1) 및 우물 영역(PW2)은 단일의 p-우물에 의해 구현되고, 그리고/또는 우물 영역(NW1) 및 우물 영역(NW2)은 단일의 n-우물에 의해 구현된다.
도 4는 도 2b에 유사한 단면도이고, 일부 실시예에 따른 메모리 셀(400)을 도시하고 있다. 도 2b의 메모리 셀(201)에 비교하여, 메모리 셀(400)은 부유 게이트(FG)의 제3 부분(216)에 대응하는 우물 영역(433) 및 부유 게이트(FG)의 제1 부분(212)에 대응하는 우물 영역(435)의 모두를 포함하는 단일의 n-우물(NW) 및 부유 게이트(FG)의 제1 부분(212)에 대응하는 우물 영역(435)의 모두를 포함한다. 적어도 하나의 실시예에서, 도 2a의 레이아웃에 유사한 도면에서, n-우물(NW)의 경계는 우물 영역(PW) 주위에 연속적으로 연장한다. 메모리 셀(400)은 메모리 셀(201)과 관련하여 본 명세서에 설명된 바와 같이 동작하고 본 명세서에 설명된 바와 같은 하나 이상의 효과를 성취한다.
도 5는 도 2b에 유사한 단면도이고, 일부 실시예에 따른 메모리 셀(500)을 도시하고 있다. 도 3의 메모리 셀(300)에 비교하여, 메모리 셀(400)은 단일의 n-우물(NW) 및 단일의 p-우물(PW)을 포함한다. n-우물(NW)은 도 4와 관련하여 설명된 바와 같이, 부유 게이트(FG)의 제3 부분(216)에 대응하는 우물 영역(433) 및 부유 게이트(FG)의 제1 부분(212)에 대응하는 우물 영역(435)의 모두를 포함한다. p-우물(PW)은 부유 게이트(FG)의 제3 부분(216)에 대응하는 우물 영역(551), 부유 게이트(FG) 및 선택기 게이트(SG)의 제2 부분(214)에 대응하는 우물 영역(553), 및 부유 게이트(FG)의 제1 부분(212)에 대응하는 우물 영역(555)을 포함한다. 메모리 셀(500)은 메모리 셀(201)과 관련하여 본 명세서에 설명된 바와 같이 동작하고 본 명세서에 설명된 바와 같은 하나 이상의 효과를 성취한다.
메모리 디바이스 및/또는 메모리 셀에 대한 설명된 구성 및/또는 메모리 셀의 레이아웃은 예이다.다른 구성이 다양한 실시예의 범주 내에 있다. 예를 들어, 일부 실시예에서, 2T2C 구성을 갖는 메모리 셀 내의 2개의 트랜지스터는 PMOS 트랜지스터이다. 일부 실시예에서, 2T2C 구성을 갖는 메모리 셀 내의 커패시터들 중 하나는 n-형 커패시터이고, 다른 커패시터는 p-형 커패시터이다.
상이한 특징 및/또는 상이한 실시예를 조합하는 실시예가 본 명세서의 범주 내에 있고, 다양한 실시예를 리뷰한 후에 당 기술 분야의 숙련자들에게 명백할 것이다.
일부 실시예는 메모리 셀을 위한 2T2C 구성을 제공한다. 일부 실시예에 따른 2T2C 메모리 셀에서, 트랜지스터들 중 하나의 부유 게이트는 또한 워드 라인 및 소거 게이트와 용량성 결합을 위한 2개의 커패시터의 전극으로서 구성된다. 일부 실시예에 따른 2T2C 메모리 셀은 다른 접근법보다 간단한 방식으로, CHE 주입에 의해 프로그램되고 F-N 터널링에 의해 소거되도록 구성된다. 적어도 하나의 실시예에서, 2개의 트랜지스터는 NMOS 트랜지스터이고, 2개의 커패시터는 n-형 또는 p-형 커패시터이다. 이러한 구성은, 적어도 하나의 실시예에서, 예를 들어 55 nm 이하에서 진보된 제조 프로세스와 호환성이 있다.
일부 실시예에서, 메모리 디바이스는 적어도 하나의 메모리 셀을 포함한다. 메모리 셀은 제1 및 제2 트랜지스터, 및 제1 및 제2 커패시터를 포함한다. 제1 트랜지스터는 소스 라인에 결합된다. 제2 트랜지스터는 제1 트랜지스터 및 비트 라인에 결합된다. 제1 커패시터는 워드 라인 및 제2 트랜지스터에 결합된다. 제2 커패시터는 제2 트랜지스터 및 소거 게이트에 결합된다.
일부 실시예에서, 메모리 셀의 레이아웃은 제1, 제2 및 제3 능동 영역 패턴, 및 제1 및 제2 도전성 패턴을 포함한다. 제1 도전성 패턴은 제1 트랜지스터를 형성하기 위해 제2 능동 영역 패턴 위로 연장하고, 제2 트랜지스터를 형성하기 위해 제2 능동 영역 패턴 위로 연장한다. 제2 도전성 패턴은 제1 커패시터를 형성하기 위해 제1 능동 영역 패턴 위로 연장하고, 제2 커패시터를 형성하기 위해 제3 능동 영역 패턴 위로 연장한다. 제2 도전성 패턴은 부유 도전성 패턴이다.
일부 실시예에서, 메모리 셀은 기판, 기판 내의 제1, 제2 및 제3 우물 영역, 제2 우물 영역 위의 제1 및 제2 트랜지스터, 및 제1, 제2 및 제3 우물 영역 위의 부유 게이트를 포함한다. 제2 우물 영역은 제1 우물 영역과 제3 우물 영역 사이에 있다. 제1 트랜지스터의 드레인은 제2 트랜지스터의 소스와 함께 형성되고 제2 트랜지스터의 소스에 결합되도록 구성된다. 제1 우물 영역 위의 부유 게이트의 제1 부분은 제1 우물 영역과 함께 제1 커패시터를 형성하도록 구성된다. 제2 우물 영역 위의 부유 게이트의 제2 부분은 제2 트랜지스터의 게이트를 형성하도록 구성된다. 제3 우물 영역 위의 부유 게이트의 제3 부분은 제3 우물 영역과 함께 제2 커패시터를 형성하도록 구성된다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조체를 설계하거나 수정하기 위한 기초로서 본 발명을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은, 이러한 등가 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고, 이들 등가 구성이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서에서 다양한 변경, 치환, 및 변경을 행할 수도 있다는 것을 또한 이해해야 한다.
100: 메모리 디바이스 110: 메모리 어레이
112: 메모리 제어기 201: 메모리 셀
202: 메모리 셀 210, 220: 도전성 패턴
230, 240, 250: 능동 영역 패턴 232, 234: 영역
260: 기판 332, 334: 영역
112: 메모리 제어기 201: 메모리 셀
202: 메모리 셀 210, 220: 도전성 패턴
230, 240, 250: 능동 영역 패턴 232, 234: 영역
260: 기판 332, 334: 영역
Claims (10)
- 메모리 셀의 레이아웃(layout)에 있어서,
제1 능동 영역 패턴;
제2 능동 영역 패턴;
제3 능동 영역 패턴 - 상기 제1 능동 영역 패턴, 상기 제2 능동 영역 패턴 및 상기 제3 능동 영역 패턴은 신장 방향(elongation direction)으로 신장됨 -;
제1 트랜지스터를 형성하기 위해 상기 제2 능동 영역 패턴 위로 연장하는 제1 도전성 패턴; 및
제1 커패시터를 형성하기 위해 상기 제1 능동 영역 패턴 위로 연장하고, 제2 트랜지스터를 형성하기 위해 상기 제2 능동 영역 패턴 위로 연장하며, 제2 커패시터를 형성하기 위해 상기 제3 능동 영역 패턴 위로 연장하는 제2 도전성 패턴으로서, 상기 제2 도전성 패턴은 부유 도전성 패턴인 것인, 상기 제2 도전성 패턴
을 포함하고,
상기 신장 방향에서, 상기 제2 능동 영역 패턴 위의 상기 제2 도전성 패턴의 폭은 상기 제1 능동 영역 패턴 위의 상기 제2 도전성 패턴의 폭보다 작고 상기 제3 능동 영역 패턴 위의 상기 제2 도전성 패턴의 폭보다 큰 것인, 메모리 셀의 레이아웃. - 제1항에 있어서,
상기 제1 도전성 패턴 및 상기 제2 도전성 패턴은 동일한 도전층에 속하는 것인, 메모리 셀의 레이아웃. - 제1항에 있어서,
제1 우물 영역(well region);
제2 우물 영역; 및
제3 우물 영역을 더 포함하고,
상기 제1 능동 영역 패턴은 상기 제1 우물 영역 내에 있고,
상기 제2 능동 영역 패턴은 상기 제2 우물 영역 내에 있으며,
상기 제3 능동 영역 패턴은 상기 제3 우물 영역 내에 있고,
상기 제2 도전성 패턴이 상기 제1 능동 영역 패턴 및 상기 제1 우물 영역 위로 연장하는 제1 영역은 상기 제2 도전성 패턴이 상기 제3 능동 영역 패턴 및 상기 제3 우물 영역 위로 연장하는 제2 영역보다 큰 것인, 메모리 셀의 레이아웃. - 제1항에 있어서,
제1 우물 영역(well region);
제2 우물 영역; 및
제3 우물 영역을 더 포함하고,
상기 제1 능동 영역 패턴은 상기 제1 우물 영역 내에 있고,
상기 제2 능동 영역 패턴은 상기 제2 우물 영역 내에 있으며,
상기 제3 능동 영역 패턴은 상기 제3 우물 영역 내에 있고,
상기 제2 우물 영역은 상기 제1 우물 영역 및 상기 제3 우물 영역 사이에 있으며,
상기 제2 우물 영역은 상기 제3 우물 영역으로부터 이격되는 것인, 메모리 셀의 레이아웃. - 제1항에 있어서,
상기 제1 능동 영역 패턴 내의 제1 접속부로서, 상기 제1 커패시터로부터 워드 라인으로의 전기적 접속을 형성하도록 구성되는, 제1 접속부;
상기 제3 능동 영역 패턴 내의 제2 접속부로서, 상기 제2 커패시터로부터 소거 라인으로의 전기적 접속을 형성하도록 구성되는, 제2 접속부;
상기 제1 도전성 패턴 내의 제3 접속부로서, 상기 제1 도전성 패턴으로부터 선택기(selector) 라인으로의 전기적 접속을 형성하도록 구성되는, 제3 접속부;
상기 제2 능동 영역 패턴 내의 제4 접속부로서, 상기 제1 트랜지스터로부터 소스 라인으로의 전기적 접속을 형성하도록 구성되는, 제4 접속부; 및
상기 제2 능동 영역 패턴 내의 제5 접속부로서, 상기 제2 트랜지스터로부터 비트 라인으로의 전기적 접속을 형성하도록 구성되는, 제5 접속부
를 더 포함하는, 메모리 셀의 레이아웃. - 제5항에 있어서,
상기 제2 도전성 패턴을 따라, 상기 제2 능동 영역 패턴은 상기 제1 능동 영역 패턴 및 상기 제3 능동 영역 패턴 사이에 있고,
상기 제2 능동 영역 패턴을 따라, 상기 제1 도전성 패턴 및 상기 제2 도전성 패턴은 상기 제4 접속부 및 상기 제5 접속부 사이에 있는 것인, 메모리 셀의 레이아웃. - 메모리 셀에 있어서,
기판;
상기 기판 내의 제1 우물 영역(well region);
상기 기판 내의 제2 우물 영역;
상기 기판 내의 제3 우물 영역으로서, 상기 제2 우물 영역은 상기 제1 우물 영역과 상기 제3 우물 영역 사이에 있는 것인, 상기 제3 우물 영역;
상기 제2 우물 영역 위의 제1 트랜지스터;
상기 제2 우물 영역 위의 제2 트랜지스터; 및
상기 제1, 제2 및 제3 우물 영역 위의 부유 게이트
를 포함하고,
상기 제1 트랜지스터의 드레인은 상기 제2 트랜지스터의 소스와 함께 형성되고 상기 제2 트랜지스터의 소스에 결합되도록 구성되고,
상기 제1 우물 영역 위의 부유 게이트의 제1 부분은 상기 제1 우물 영역과 함께 제1 커패시터를 형성하도록 구성되고,
상기 제2 우물 영역 위의 부유 게이트의 제2 부분은 상기 제2 트랜지스터의 게이트를 형성하도록 구성되며,
상기 제3 우물 영역 위의 부유 게이트의 제3 부분은 상기 제3 우물 영역과 함께 제2 커패시터를 형성하도록 구성되고,
제1 방향에서의 상기 부유 게이트의 제2 부분의 폭은 상기 제1 방향에서의 상기 부유 게이트의 제3 부분의 폭보다 크며, 상기 제1 방향에서의 상기 부유 게이트의 제2 부분의 폭은 상기 제1 방향에서의 상기 부유 게이트의 제1 부분의 폭보다 작은 것인, 메모리 셀. - 제7항에 있어서,
상기 부유 게이트는 폴리실리콘의 단일의 연속적인 패턴인 것인, 메모리 셀. - 제7항에 있어서,
상기 제1 트랜지스터 및 상기 제2 트랜지스터는 n-채널 금속 산화물 반도체(n-channel metal-oxide semiconductor: NMOS) 트랜지스터인 것인, 메모리 셀. - 제9항에 있어서,
상기 제1 우물 영역 및 상기 제3 우물 영역은 별개의 n-우물이거나 또는 단일의 n-우물의 일부이고,
상기 제2 우물 영역은 p-우물인 것인, 메모리 셀.
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