KR20130041526A - 반도체 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 메모리 소자는, 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 증가형으로 이루어지고 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링과, 상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 공핍형으로 이루어지고 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링을 포함한다. 상기 반도체 메모리 소자에 포함되는 선택 트랜지스터들은 문턱 전압 조절이 용이하다.

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method of manufacturing the same}
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 고집적화된 NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자 중에서 NAND 플래시 메모리 소자는 대용량의 데이터를 저장할 수 있어 다양한 전자 기기의 메인 메모리로 사용되고 있다. 상기 NAND 플래시 메모리 소자들은 고도로 집적화되고 많은 수의 데이터를 저장할 수 있도록 다양하게 연구되고 있다.
본 발명의 목적은 동작 특성이 우수하고 고집적화된 반도체 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자는, 공유 비트 라인이 구비된다. 상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 증가형으로 이루어지고 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링이 구비된다. 상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 공핍형으로 이루어지고 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링이 구비된다. 또한, 상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인이 구비된다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터의 채널 영역은 동일한 도전형을 가질 수 있다. 상기 제2 및 제4 선택 트랜지스터는 채널 영역이 제1 도전형인 증가형 트랜지스터이거나 또는 채널 영역이 제2 도전형인 공핍형 트랜지스터일 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터의 채널 영역은 서로 반대의 도전형을 가질 수 있다. 상기 제2 선택 트랜지스터는 채널 영역이 제2 도전형인 공핍형 트랜지스터이거나 또는 채널 영역이 제1 도전형인 증가형 트랜지스터일 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터는 셀 트랜지스터들과 동일한 적층 구조를 가질 수 있다.
본 발명의 일 실시예에서, 상기 제2 선택 트랜지스터는 소거된 상태이고, 상기 제4 선택 트랜지스터는 프로그래밍된 상태일 수 있다.
본 발명의 일 실시예에서, 상기 제2 선택 트랜지스터는 초기 상태인 문턱 전압을 가지고, 상기 제4 선택 트랜지스터는 프로그래밍된 상태일 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터는 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함할 수 있다.
본 발명의 일 실시예에서, 상기 공유 비트 라인 및 상기 공유 비트 라인과 인접하는 선택 트랜지스터 사이의 영역과, 상기 셀 트랜지스터들과 상기 셀 트랜지스터와 인접하는 선택 트랜지스터 사이의 영역 중 적어도 하나의 영역에 더미 선택 트랜지스터가 직렬 연결될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 소자의 제조 방법으로, 기판 상에, 채널 영역이 제1 도전형을 갖는 증가형으로 이루어지고 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링을 형성한다. 상기 기판 상에 채널 영역이 제2 도전형을 갖는 공핍형으로 이루어지고 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링을 형성한다. 상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 형성한다. 또한, 상기 제1 및 제2 셀 스트링에 포함된 제1 및 제3 셀 선택 트랜지스터의 단부에 공통으로 접속되는 공유 비트 라인을 형성한다.
본 발명의 일 실시예에서, 상기 제1 및 제2 셀 스트링을 형성하는 과정에서 전기적 동작에 의해 상기 제2 및 제4 선택 트랜지스터 문턱 전압을 조절하는 과정이 포함된다. 상기 문턱 전압을 조절하기 위하여, 상기 제2 및 제4 선택 트랜지스터를 소거한다. 다음에, 상기 제4 선택 트랜지스터를 선택적으로 프로그래밍 시킨다.
상기 제4 선택 트랜지스터를 선택적으로 프로그래밍 시키는 단계에서, 상기 제4 선택 트랜지스터가 목표한 문턱 전압에 도달하면 더이상 문턱 전압이 상승되지 않도록 상기 공유 비트 라인에 프로그래밍 방해 전압을 인가할 수 있다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터와 셀 선택 트랜지스터의 게이트는 동일한 적층 구조를 가지며, 터널 절연막, 전하 저장막 패턴, 블록킹 유전막 및 콘트롤 게이트 전극이 적층되도록 형성할 수 있다.
상기 제2 및 제4 선택 트랜지스터와 셀 선택 트랜지스터의 게이트에서 상기 전하 저장막 패턴은 플로팅 게이트 전극 또는 전하 트랩막 패턴으로 형성할 수 있다.
본 발명의 일 실시예에서, 상기 제3 선택 트랜지스터를 형성하기 위하여, 상기 제3 선택 트랜지스터의 채널 영역 해당하는 기판 표면 아래에 선택적으로 제2 도전형의 불순물을 도핑할 수 있다.
본 발명의 일 실시예에서, 상기 제1 및 제3 선택 트랜지스터의 채널 영역에 도핑된 불순물 농도는 상기 제2 및 제4 선택 트랜지스터의 채널 영역에 도핑된 불순물 농도보다 높게 형성된다.
본 발명의 일 실시예에서, 상기 제2 및 제4 선택 트랜지스터는 복수개의 트랜지스터들이 직렬 연결된 형상을 갖도록 형성하고, 상기 제2 및 제4 선택 트랜지스터를 소거하는 동작을 수행할 때, 상기 제2 및 제4 선택 트랜지스터에 포함된 트랜지스터들 중에서, 상기 제1 및 제3 선택 트랜지스터에 인접하는 트랜지스터의 게이트 라인에는 소거 전압보다 낮은 양 전압을 인가하고, 나머지 트랜지스터의 게이트 라인에는 그라운드 전압을 인가할 수 있다.
본 발명에 따른 반도체 메모리 소자의 셀 스트링에서, 선택 트랜지스터들 중 하나는 전기적인 동작에 의해 문턱 전압이 조절된 것이다. 그러므로, 채널 영역의 불순물들이 확산되어 혼입됨으로써 발생되는 문턱 전압 산포 불량을 억제할 수 있다. 그러므로, 본 발명에 따른 반도체 메모리 소자는 프로그램 디스터브 불량을 감소시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 NAND 플래시 메모리 소자의 전체 구성을 나타내는 블록도이다.
도 2a는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 2b는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 변형된 형태의 회로도이다.
도 3a 내지 도 3c는 선택 트랜지스터의 문턱 전압을 조절하는 방법을 설명하기 위한 회로도이다.
도 4는 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 일 예의 평면도이다.
도 5는 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 일 예의 단면도이다.
도 6a 및 도 6b는 도 4에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 7a 내지 도 7c는 도 4 및 도 5에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 8은 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 예의 평면도이다.
도 9는 도 8에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 단면도이다.
도 10은 도 8 및 도 9에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 평면도이다.
도 11은 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 예의 단면도이다.
도 12는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 13은 도 12에 도시된 셀 어레이의 단면도이다.
도 14a 및 도 14b는 도 12에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 15는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 회로도이다.
도 16은 도 15에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 17은 도 15에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 단면도이다.
도 18은 도 15에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 적층 구조의 단면도이다.
도 19는 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 20은 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
도 21은 본 발명의 실시예 5에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 22는 본 발명의 실시예 5에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
도 23은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 24는 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
도 25는 본 발명의 일 실시예에 따른 메모리 카드의 개략도이다.
도 26은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예들에 따른 NAND 플래시 메모리 소자의 전체 구성을 나타내는 블록도이다. 도 2a는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다.
도 1을 참조하면, NAND 플래시 메모리 장치는 메모리 셀 어레이(10), 페이지 버퍼 회로(12), 데이터 입출력 회로(14), 로우 데코더(16), 및 콘트롤 회로(18) 등을 포함한다.
도 2a를 참조하면, 상기 메모리 셀 어레이(10)는 제1 셀 스트링(102a) 및 상기 제1 셀 스트링(102a)에 이웃하는 제2 셀 스트링(102b)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 일 단부에 공통으로 연결되는 공유 비트 라인(B/L)과, 상기 제1 및 제2 셀 스트링(102a, 102b)의 타단부에 연결되는 공통 소오스 라인(CSL)을 포함한다. 상기 공유 비트 라인(B/L)은 제1 방향으로 연장될 수 있다. 상기 메모리 셀 어레이(10)는 하나의 공유 비트 라인(B/L)에 2개의 셀 스트링(102a, 102b)이 연결되어 있는 형태의 유닛 셀 스트링들이 반복하여 배치된다.
구체적으로, 상기 제1 셀 스트링(102a)은 제1 선택 트랜지스터(104a), 제2 선택 트랜지스터(106a), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다.
상기 제2 셀 스트링(102b)은 제3 선택 트랜지스터(104b), 제4 선택 트랜지스터(106b), 셀 트랜지스터들(108) 및 그라운드 선택 트랜지스터(110)가 순차적으로 직렬 연결된 형태를 갖는다.
상기 제1 및 제2 셀 스트링(102a, 102b)에 포함된 그라운드 선택 트랜지스터들(110)의 불순물 영역은 공통 소오스 라인(CSL)으로 연결된다.
상기 제1 및 제2 셀 스트링(102a, 102b)에 포함된 트랜지스터들 및 그라운드 선택 트랜지스터들(110)의 게이트들은 상기 제1 방향과 수직한 제2 방향으로 서로 연결되어 있다. 즉, 상기 제1 및 제3 선택 트랜지스터(104a, 104b)의 게이트들은 제2 게이트 라인(SSL2)으로 제공되고, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)의 게이트들은 제1 게이트 라인(SSL1)으로 제공되고, 상기 셀 트랜지스터의 게이트들은 워드 라인으로 제공된다.
이하에서, 상기 셀 트랜지스터들(108)에 인접하여 있는 제2 및 제4 선택 트랜지스터(106a, 106b)는 제1 군 선택 트랜지스터라 칭하고, 상기 공유 비트 라인(B/L)에 인접하여 있는 제1 및 제3 선택 트랜지스터(104a, 104b)는 제2 군 선택 트랜지스터라 칭한다. 상기 제1 군 선택 트랜지스터들은 상기 제2 방향으로 연장되는 하나의 제1 게이트 라인(SSL1)이 제공되어 게이트들을 공유한다. 상기 제2 군 선택 트랜지스터들은 상기 제2 방향으로 연장되는 하나의 제2 게이트 라인(SSL2)이 제공되어 게이트들을 공유한다.
하나의 공유 비트 라인(B/L)은 서로 이웃하는 하나의 제1 및 제3 선택 트랜지스터(104a, 104b)를 공통으로 연결한다.
그런데, 상기 하나의 공유 비트 라인(B/L)에 함께 연결된 제1 및 제2 셀 스트링(102a, 102b)은 각각 개별적으로 셀 선택이 이루어져야 한다. 즉, 상기 하나의 공유 비트 라인(B/L)에 함께 연결된 2개의 셀 스트링(102a, 102b) 중 하나의 셀 스트링이 선택되면, 나머지 셀 스트링은 선택되지 않도록 설계되어야 한다. 이를 위하여, 상기 제1 및 제2 셀 스트링(102a, 102b)에 포함되는 각각의 선택 트랜지스터들은 서로 다른 구성을 가져야 한다.
본 실시예에서, 동일한 공유 비트 라인(B/L)에 연결되어 있는 제1 군 선택 트랜지스터(106a, 106b)는 전기적인 동작 즉, 프로그래밍 또는 소거 동작에 의해 각 스트링 별로 문턱전압이 다른 트랜지스터들로 제공된다. 이와는 달리, 동일한 공유 비트 라인(B/L)에 연결되어 있는 제2 군 선택 트랜지스터(104a, 104b)는 채널 도핑에 따라 문턱 전압이 다른 트랜지스터들로 제공된다. 즉, 상기 제2 군 선택 트랜지스터(104a, 104b)중에서 하나는 공핍형 MOS 트랜지스터로 제공되고, 나머지 하나는 증가형 MOS 트랜지스터로 제공된다.
이하에서, 상기 제2 군 선택 트랜지스터(104a, 104b)에 포함되는 상기 제1 선택 트랜지스터(104a)는 증가형 MOS 트랜지스터(E)이고, 제3 선택 트랜지스터(104b)는 공핍형 MOS 트랜지스터(D)로 설명한다. 상기 MOS 트랜지스터는 전기적 동작에 의해 문턱 전압이 변화하지 않고 고정된 문턱 전압 값을 갖는다.
상기 증가형 MOS 트랜지스터(E)는 문턱 전압이 제1 기준 전압 이상이고, 상기 공핍형 MOS 트랜지스터(D)는 문턱 전압이 상기 제1 기준 전압 이하이다. 일 예로, 상기 증가형 MOS 트랜지스터(E)는 문턱 전압이 0V 이상이고, 상기 공핍형 MOS 트랜지스터(D)는 문턱전압이 0V 이하이다. 상기 공핍형 MOS 트랜지스터(D)는 일반적인 트랜지스터의 Id-Vd 커브 특성을 가지지 않아도 되며, 다만, 0V 이하의 전압에서 턴 온되는 특성을 가지면 된다. 또는, 상기 공핍형 MOS 트랜지스터(D)는 저항 특성을 가질 수도 있다.
상기 증가형 MOS 트랜지스터(E)는 채널 영역이 소오스/드레인 영역과 다른 도전형을 갖는 트랜지스터이다. 일 예로, 상기 증가형 트랜지스터의 채널 영역은 P형 불순물로 도핑된다. 또한, 상기 공핍형 MOS 트랜지스터(D)는 트랜지스터의 채널 영역이 소오스/드레인 영역과 동일한 도전형으로 되어 있는 트랜지스터이다. 일 예로, 상기 공핍형 MOS 트랜지스터(D)의 채널 영역은 N형 불순물로 도핑된다.
이와같이, 상기 제1 및 제3 선택 트랜지스터(104a, 104b)는 각각 증가형 MOS 트랜지스터(E) 및 공핍형 MOS 트랜지스터(D)로 제공되기 때문에, 상기 제2 게이트 라인(SSL2)에 상기 제1 기준 전압 이상의 전압이 인가되면, 상기 제1 및 제3 선택 트랜지스터(104a, 104b)가 모두 턴 온된다. 반면에, 상기 제2 게이트 라인(SSL2)에 상기 제1 기준 전압 이하의 전압이 인가되면, 전기적으로 공핍형 트랜지스터(D)인 상기 제3 선택 트랜지스터(104b)만 턴 온되고, 상기 제1 선택 트랜지스터(104a)는 턴 오프된다.
한편, 상기 제1 군 선택 트랜지스터인 제2 및 제4 선택 트랜지스터(106a, 106b)는 채널 영역이 동일한 도전형으로 도핑된다. 본 실시예에서, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 모두 증가형의 셀 타입 트랜지스터로 제공된다. 상기 증가형의 셀 타입 트랜지스터는 트랜지스터의 채널 영역이 소오스/드레인 영역과 다른 도전형을 갖는다. 예를들어, 상기 증가형의 셀 타입 트랜지스터의 채널 영역은 P형 불순물로 도핑될 수 있다. 또한, 상기 셀 타입 트랜지스터는 셀 트랜지스터와 동일하게 게이트 절연막, 전하 저장막 패턴 및 게이트 전극이 적층된 구조를 갖는다. 그러므로, 상기 전하 저장막 패턴에 저장되는 전하에 따라 문턱 전압의 조절이 가능하다.
상기 공유 비트 라인(B/L)에 연결된 2개의 스트링(102a 102b) 중에서 하나를 선택하기 위해서는, 하나의 스트링에 문턱 전압이 서로 다른 2개의 선택 트랜지스터가 직렬 연결되어야 한다. 또한, 비트 라인(B/L)을 공유하는 2개의 스트링(102a 102b)에서 게이트 라인을 공유하는 각 선택 트랜지스터들은 서로 다른 문턱 전압을 가져야 한다.
구체적으로, 상기 제1 선택 트랜지스터(104a)가 증가형 MOS 트랜지스터(E)이므로, 이에 직렬 연결되어 있는 상기 제2 선택 트랜지스터(106a)는 전기적으로 공핍형 트랜지스터로 제공되어야 한다. 따라서, 상기 제2 선택 트랜지스터(106a)는 소거된 상태를 유지하여, 제2 기준 전압 이하의 낮은 문턱 전압을 갖는다. 바람직하게는, 상기 제2 선택 트랜지스터(106a)는 0V 이하의 문턱 전압을 갖는다. 그러므로, 상기 제2 선택 트랜지스터(106a)는 물리적으로는 증가형 트랜지스터이지만, 전기적으로는 0V 이하의 낮은 문턱 전압을 갖는 공핍형 트랜지스터로 동작된다.
반면에, 상기 제3 선택 트랜지스터(104b)가 공핍형 MOS 트랜지스터(D)이므로, 이에 직렬 연결되어 있는 상기 제4 선택 트랜지스터(106b)는 전기적으로 증가형 트랜지스터로 제공되어야 한다. 따라서, 상기 제4 선택 트랜지스터는 프로그래밍된 상태를 유지하여, 상기 제2 기준 전압 이상의 문턱 전압을 갖는다. 상기 제2 기준 전압은 0V 이상의 전압이다. 그러므로, 상기 제4 선택 트랜지스터(106b)는 전기적으로 증가형 트랜지스터로 동작된다.
상기 제1 게이트 라인(SSL1)에 상기 제2 기준 전압 이상의 전압이 인가되면, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)가 모두 턴 온된다. 반면에, 상기 제1 게이트 라인(SSL1)에 제2 기준 전압 이하의 전압이 인가되면, 전기적으로 공핍형 트랜지스터인 상기 제4 선택 트랜지스터(106b)만 선별적으로 턴 온된다.
상기 그라운드 선택 트랜지스터(110)는 증가형 MOS 트랜지스터로 구성된다.
비트 라인을 공유하는 제1 및 제2 셀 스트링(102a, 102b)에 포함된 제1 내지 제4 선택 트랜지스터들(104a, 106a, 104b, 106b)이 상기의 설명한 것과 같이 구성됨으로써, 제1 또는 제2 셀 스트링(102a, 102b) 중에서 어느 하나의 셀 스트링이 턴 온 상태가 되도록 할 수 있다.
또한, 비트 라인(B/L)을 공유하는 제1 및 제2 셀 스트링(102a, 102b)에서, 제1 내지 제4 선택 트랜지스터(104a, 106a, 104b, 106b) 중 3개의 선택 트랜지스터의 채널 영역은 동일한 도전형을 갖게 된다.
그러므로, 상기 제1 내지 제4 선택 트랜지스터들(104a, 106a, 104b, 106b)을 형성하기 위한 불순물 주입 공정이 단순해진다. 또한, 이온 주입 공정 시에 미스얼라인 발생을 억제할 수 있어서 서로 다른 도전형의 이온들이 서로 혼입되는 등의 문제가 방지된다. 따라서, 이온 주입 공정 불량에 의해 발생되는 NAND 플래시 메모리 소자의 동작 불량을 억제할 수 있다. 또한, 제1 군 선택 트랜지스터들은 전기적인 방법으로 선택 트랜지스터의 문턱 전압을 조절하기 때문에, 선택 트랜지스터들이 목표한 문턱 전압이 되도록 용이하게 조절할 수 있다.
도 2b는 본 발명의 실시예 1에 따른 NAND 플래시 메모리 소자의 셀 어레이의 변형된 형태의 회로도이다.
도 2b를 참조하면, 메모리 셀 어레이는 상기 설명한 것과 동일하게 제1 셀 스트링(102a) 및 제2 셀 스트링(102b)과, 게이트 라인을 서로 공유하면서 이웃하는 한 쌍의 셀 스트링들(102a, 102b)을 함께 연결하고 제1 방향으로 연장되는 공유 비트 라인들(B/L)을 포함한다. 상기 공유 비트 라인(B/L) 반대편에서 제1 및 제2 셀 스트링(102a, 102b)은 공통 소오스 라인(CSL)으로 연결된다.
도시된 것과 같이, 2개의 제1 셀 스트링(102a)과 2개의 제2 셀 스트링(102b)이 서로 번갈아가며 배치된다. 그러므로, 제1 군 선택 트랜지스터들은 제1 게이트 라인(SSL1)의 연장 방향으로 소거, 프로그래밍(P), 프로그래밍(P), 소거, 소거, 프로그래밍(P)된 선택 트랜지스터들 순으로 반복하여 배치된다. 또한, 제2 군 선택 트랜지스터들은, 제2 게이트 라인(SSL2)의 연장 방향으로 증가형, 공핍형, 공핍형, 증가형, 증가형, 공핍형 MOS 트랜지스터 순으로 배치된다.
이와같이, 각 셀 스트링을 배치하는 경우, 제2 군 선택 트랜지스터들에서 2개의 공핍형 MOS 트랜지스터들(D)이 이웃하여 배치되는 형상을 갖는다. 그러므로, 상기 공핍형 MOS 트랜지스터들(D)을 형성하기 위한 이온 주입 공정 시에 불순물이 도핑되는 영역이 넓어지게 되어 공정이 용이하다.
상기 메모리 셀 어레이는 셀 스트링들의 배치에서 차이가 있으며, 각 셀 스트링들의 동작은 도 2a의 메모리 셀 어레이와 동일하다.
이하에서는, 도 2a에 도시된 셀 어레이에서, 제2 및 제4 선택 트랜지스터의 문턱 전압을 조절하는 방법에 대해 설명한다.
도 3a 내지 도 3c는 선택 트랜지스터의 문턱 전압을 조절하는 방법을 설명하기 위한 회로도이다.
도 2a에 도시된 NAND 플래시 메모리 소자의 경우, 상기 제2 선택 트랜지스터(106a)는 소거된 상태가 되어야 하고, 상기 제4 선택 트랜지스터(106b)는 프로그래밍된 상태가 되어야 한다. 이를 위하여, 상기 제2 및 제4 선택 트랜지스터들(106a, 106b)에 대해 모두 소거 동작을 수행한다. 이 후, 상기 제4 선택 트랜지스터들(106b)만 선택적으로 프로그래밍 동작을 수행한다.
상기 제2 및 제4 선택 트랜지스터에 프로그래밍 또는 소거 동작을 수행하기 위하여, 도 3a에 도시된 같이, 상기 제2 및 제4 트랜지스터에 전압을 각각 독립적으로 인가하기 위한 별도의 회로(125)들이 더 구비될 수 있다.
도 3a는 제2 및 제4 선택 트랜지스터들에 대해 소거 동작을 수행하는 것을 나타낸다. 소거 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00001
상기와 같이 동작시키면, 제2 및 제4 선택 트랜지스터(106a, 106b) 및 셀 트랜지스터(108)에 소거 동작이 수행된다. 본 실시예에서는, 상기 셀 트랜지스터(108)에도 소거 동작이 수행되는 것으로 설명하였으나, 상기 셀 트랜지스터(108)는 소거 동작을 수행하지 않을 수도 있다.
도 3b는 제4 선택 트랜지스터들에 대해 프로그래밍 동작을 수행하는 것을 나타낸다. 프로그래밍 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00002
상기와 같이 제2 게이트 라인(SSL2)에 그라운드 전압이 인가되면, 상기 제1 기준 전압 이상의 문턱 전압을 갖는 상기 제1 선택 트랜지스터(104a)가 턴 오프된다. 그러므로, 상기 제1 셀 스트링에 연결된 상기 제2 선택 트랜지스터(106a)에는 프로그래밍 동작이 수행되지 않는다.
반면에, 상기와 같이 제2 게이트 라인(SSL2)에 그라운드 전압이 인가되면, 상기 제1 기준 전압 이하의 문턱 전압을 갖는 상기 제3 선택 트랜지스터(104b)는 턴 온된다. 그러므로, 상기 제2 셀 스트링(102b)에 연결된 상기 제4 선택 트랜지스터(106b)에 선택적으로 프로그래밍 동작이 수행된다. 따라서, 상기 제4 선택 트랜지스터(106b)의 문턱 전압은 상기 제2 기준 전압보다 높아지게 된다.
한편, 상기 제1 게이트 라인(SSL1)을 공유하고 있는 복수개의 제4 선택 트랜지스터들(106b)이 모두 상기 제2 기준 전압보다 높은 목표 문턱 전압(Target Vth)을 가져야 한다. 그런데, 프로그래밍 동작을 통해 상기 목표 문턱 전압에 도달한 제4 선택 트랜지스터(106b)에 대하여 계속적으로 프로그래밍 동작이 수행되면, 오버 프로그래밍된 상기 제4 선택 트랜지스터(106b)는 목표 문턱 전압보다 높은 문턱 전압을 가지게 되어 바람직하지 않다. 또한, 복수개의 제4 선택 트랜지스터들(106b)의 전기적 특성 산포가 나빠지게 된다. 그러므로, 상기 복수개의 제4 선택 트랜지스터들(106b)이 모두 동일한 목표 문턱 전압을 가지기 위해서, 목표 문턱 전압에 도달한 제4 선택 트랜지스터(106b)에 대해서는 프로그래밍 동작이 더이상 수행되지 않도록 하여야 한다.
이를 위하여, 먼저 상기 프로그래밍 동작 중에 문턱 전압 확인(Verify) 동작을 수행하여, 각각의 제4 선택 트랜지스터들(106b)의 문턱 전압을 확인하여야 한다. 즉, 상기 프로그래밍 동작을 위한 전압 펄스들을 인가한 다음에는 문턱 전압 확인을 위한 전압 펄스들을 인가하여야 한다.
상기 문턱 전압 확인 동작 시에는 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00003
상기 문턱 전압 확인을 통해, 설정된 목표 문턱 전압에 도달한 제4 선택 트랜지스터(106b)에는 더이상 프로그래밍 동작이 수행되지 않도록 한다.
도 3c는 프로그래밍 시에 목표 문턱 전압에 도달한 제4 선택 트랜지스터에 대한 동작을 나타낸다.
도 3c에 도시된 것과 같이, 상기 제4 선택 트랜지스터들(106b) 중 어느 하나의 제4 선택 트랜지스터(106b)가 설정된 목표 문턱 전압에 도달하면(왼쪽 스트링 유닛), 해당 비트 라인(B/L)에는 그라운드 전압을 인가하지 않고, 방해 전압(Inhibit Voltage, Vinhibit)을 인가한다. 상기 방해 전압(Vinhibit)은 상기 제2 게이트 라인(SSL2)에 인가되는 전압에서 상기 제4 선택 트랜지스터(106b)의 문턱 전압를 뺀 값보다 크거나 같은 전압이 되도록 한다.
따라서, 상기 목표 문턱 전압에 도달한 제4 선택 트랜지스터(106b)에는 더이상 프로그래밍 동작이 수행되지 않게 된다. 상기 동작에 의해, 상기 제4 선택 트랜지스터들(106b)은 설정된 목표 문턱 전압을 갖게된다.
반면에, 상기 목표 문턱 전압에 도달하지 않은 오른쪽 스트링 유닛의 제4 선택 트랜지스터(106b)에는 계속 프로그래밍 동작이 수행되도록 한다.
상기 설명한 방법으로, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)이 목표한 문턱전압을 갖도록 조절할 수 있다.
도 2a 및 도 2b의 NAND 플래시 메모리 소자의 셀 어레이의 회로들은 공정 설계에 따라 기판 상에 다양한 형태로 구현될 수 있다. 이하에서는, 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이들을 기판에 구현한 일 예에 대해 설명한다.
도 4는 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 일 예의 평면도이다. 도 5는 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 일 예의 단면도이다.
본 실시예는 셀 트랜지스터들의 전하 저장막이 플로팅 게이트인 것으로 설명한다.
도 4 및 5를 참조하면, 반도체 기판, 예를들어 P형 실리콘 기판에 소자 분리막 패턴(112a)이 구비된다. 상기 소자 분리막 패턴(112a)은 제1 방향으로 연장되는 라인 형상을 가지며, 상기 소자 분리막 패턴들(112a) 사이 영역이 액티브 영역(112b)이 된다.
상기 액티브 영역(112b)에서, 상기 제3 선택 트랜지스터(104b)의 채널 영역인 제1 채널 영역(114)은 저농도의 n형 불순물이 도핑되어 있다.
또한, 상기 액티브 영역(112b)에서 상기 제1, 2 및 4 선택 트랜지스터(104a, 106a, 106b)와 그라운드 선택 트랜지스터(110)의 채널 영역인 제2 채널 영역(116)은 p형 불순물을 도핑되어 있다. 상기 제2 채널 영역(116)은 상기 셀 트랜지스터들의 채널 영역에 비해 고농도의 p형 불순물이 도핑되어 있을 수 있다.
도시하지는 않았지만, 상기 제3 선택 트랜지스터(104b)의 채널 영역 부위를 다르게 배치하면, 상기 도 2a에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 구현할 수 있다. 즉, 도 2a의 NAND 플래시 메모리 소자를 구현하기 위해서는, 상기 제1 및 제2 셀 스트링(102a, 102b)이 번갈아 배치되도록 상기 제3 선택 트랜지스터(104b)의 채널 영역이 형성된다.
상기 기판 상에는 셀 트랜지스터용 제1 게이트 구조물(140), 제 2 및 제4 선택 트랜지스터용 제2 게이트 구조물(142)과 제1 및 제3 선택 트랜지스터용과 그라운드 선택 트랜지스터용 제3 게이트 구조물(144)이 구비된다.
도 5에서, 하부의 단면도는 제1 셀 스트링을 도시한 것이고, 상부의 단면도는 제2 셀 스트링을 도시한 것이다.
도 5에 도시된 것과 같이, 상기 제1 게이트 구조물들(140)은 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134) 및 콘트롤 게이트 전극(136)이 적층된 형상을 갖는다. 상기 콘트롤 게이트 전극(136)은 워드 라인(W/L)으로 제공되며, 상기 액티브 영역과 수직한 방향인 제2 방향으로 연장되는 형상을 갖는다. 또한, 상기 제1 게이트 구조물(140)은 제1 선폭(d1)을 갖는다. 상기 플로팅 게이트 전극(132)은 폴리실리콘을 포함할 수 있다. 상기 블록킹 유전막 패턴(134)은 산화물, 질화물 및 산화물이 적층된 구조를 가질 수 있다. 이와는 다른 예로, 상기 블록킹 유전막(134)은 고유전율을 갖는 금속 산화물을 포함할 수 있다.
상기 제2 게이트 구조물들(142)은 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134) 및 콘트롤 게이트 전극(136)이 적층된 형상을 가진다. 다만, 상기 제2 게이트 구조물은 선택 트랜지스터로 사용되어야 하므로 상기 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다. 상기 제2 게이트 구조물에서, 상기 제2 선택 트랜지스터들(106a)은 소거된 상태이므로, 상기 제2 선택 트랜지스터(106a)의 플로팅 게이트 전극(132)에는 양전하가 주입된 상태가 된다. 또한, 상기 제4 선택 트랜지스터(106b)들은 프로그래밍된 상태이므로, 상기 제4 선택 트랜지스터(106b)에 포함된 플로팅 게이트 전극(132)에는 음전하가 주입된 상태가 된다.
상기 제3 게이트 구조물들(144)은 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134a) 및 콘트롤 게이트 전극(136a)이 적층된 형상을 가지지만, 상기 플로팅 게이트 전극(132)과 콘트롤 게이트 전극(136a)이 연결된 형상을 갖는다. 따라서, 상기 플로팅 게이트 전극(132)은 전하 저장막으로의 기능을 하지 않는다. 또한, 상기 제3 게이트 구조물은 선택 트랜지스터로 사용되어야 하므로, 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다.
상기 제2 내지 제3 게이트 구조물(142, 144) 양 측의 액티브 영역에는 N형의 불순물 영역이 형성되어 있다. 상기 제1 게이트 구조물(140) 양 측의 액티브 영역에도 N형의 불순물 영역이 형성되어 있을 수 있다.
상기 제1 내지 제3 게이트 구조물(142, 144)을 덮는 층간 절연막(도시안됨)이 구비된다.
상기 층간 절연막을 관통하고, 상기 제1 선택 트랜지스터(104a)의 불순물 영역 및 제3 선택 트랜지스터(104b)의 불순물 영역을 전기적으로 연결하는 하나의 비트 라인 콘택(138)이 구비된다.
상기 비트 라인 콘택(138)과 접속하여 액티브 영역의 연장 방향으로 연장되는 비트 라인(B/L, 도시안됨)이 구비된다. 상기 그라운드 선택 트랜지스터(110)의 일 측 불순물 영역과 연결되는 공통 소오스 라인(도시안됨)이 구비된다.
이하에서는 도 4 및 5에 도시된 셀 어레이를 갖는 NAND 플래시 메모리 소자의 제조 방법을 간단하게 설명한다.
도 6a 및 도 6b는 도 4에 도시된 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 평면도이다.
도 6a를 참조하면, 기판에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(112a)을 형성한다. 상기 기판은 저농도의 p형 불순물이 도핑되어 있는 것일 수 있다.
상기 소자 분리막 패턴(112a) 사이의 액티브 영역(112b)에서, 상기 제3 선택 트랜지스터(104b)의 채널 영역 부위를 선택적으로 노출하는 이온주입 마스크(도시안됨)를 형성한다. 이 후, 상기 노출된 영역에 저농도의 n형 불순물을 도핑하여 제1 채널 영역(114)을 형성한다.
도 6b를 참조하면, 상기 액티브 영역(112b)에서 제1, 제2, 및 제4 선택 트랜지스터(104a, 106a, 104b) 형성 부위 및 그라운드 선택 트랜지스터(110) 형성 부위를 선택적으로 노출하는 이온주입 마스크를 형성한다. 이 후, 상기 노출된 영역으로 p형 불순물을 도핑하여 제2 채널 영역(116)을 형성한다.
상기 공정을 수행함으로써, 제1 내지 제4 선택 트랜지스터(104a, 106a, 104b, 106b)의 각 채널 영역들이 형성된다. 상기 도 6a 및 도 6b를 참조로 설명한 공정은 순서를 바꾸어 진행할 수도 있다.
다시, 도 4 및 도 5를 참조하면, 상기 기판 상에 터널 산화막, 플로팅 게이트 전극막, 블록킹 유전막 및 콘트롤 게이트 전극막을 형성한다. 상기 박막들을 적층할 때, 상기 제1 및 제3 선택 트랜지스터(104a, 104b)가 형성되는 부위에서 상기 플로팅 게이트 전극 및 콘트롤 게이트 전극이 서로 접촉되도록 상기 부위의 블록킹 유전막을 제거하는 공정이 수행된다. 이 후, 상기 박막들을 패터닝한다. 이로써, 셀 트랜지스터(108)용 제1 게이트 구조물(140), 제 2 및 제4 선택 트랜지스터(106a, 106b)용 제2 게이트 구조물(142) 및 제1 및 제3 선택 트랜지스터(104a, 104b) 및 그라운드 선택 트랜지스터용 제3 게이트 구조물(144)을 각각 형성한다.
상기 제1 내지 제3 게이트 구조물(140, 142, 144) 양 측의 액티브 영역에는 N형의 불순물을 도핑한다.
상기 제1 내지 제3 게이트 구조물들(140, 142, 144)을 덮는 층간 절연막(도시안됨)을 형성한다. 상기 층간 절연막을 관통하여 상기 제1 선택 트랜지스터(104a)의 불순물 영역 및 제3 선택 트랜지스터(104b)의 불순물 영역을 전기적으로 연결하는 하나의 비트 라인 콘택(138)을 형성한다.
상기 비트 라인 콘택(138)과 접속하여 액티브 영역의 연장 방향으로 연장되는 비트 라인(B/L, 도시안됨)을 형성한다.
상기 그라운드 선택 트랜지스터(110)의 일 측 불순물 영역과 연결되는 공통 소오스 라인(도시안됨)을 형성한다.
상기 설명한 공정을 수행함으로써, NAND 플래시 메모리 소자를 형성할 수 있다.
이 후, 상기 NAND 플래시 메모리 소자의 제1 군 선택 트랜지스터들에 대해 상기 문턱 전압 조절 공정을 수행한다. 즉, 상기 제2 선택 트랜지스터들(106a)은 소거되도록 하고, 제4 선택 트랜지스터들(106b)은 프로그래밍되도록 한다. 상기 문턱 전압을 조절하는 방법은 도 3a 내지 도 3c를 참조로 설명한 것과 동일하다.
도 7a 내지 도 7c는 도 4 및 도 5에 도시된 NAND 플래시 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도이다.
도 7a를 참조하면, 제1 내지 제4 선택 트랜지스터 및 그라운드 선택 트랜지스터 형성 부위를 선택적으로 노출하는 제1 이온주입 마스크(146a)를 형성한다. 이 후, 상기 노출된 영역으로 p형 불순물(147)을 도핑한다.
도 7b를 참조하면, 상기 기판 상에 셀 트랜지스터(108)용 제1 게이트 구조물(140), 제 2 및 제4 선택 트랜지스터(106a, 106b)용 제2 게이트 구조물(142) 및 제1 및 제3 선택 트랜지스터(104a, 104b) 및 그라운드 선택 트랜지스터(110)용 제3 게이트 구조물(144)을 각각 형성한다.
도 7c를 참조하면, 상기 제3 선택 트랜지스터(104b)의 채널 영역이 노출되도록 제2 이온주입 마스크(146b)를 형성한다. 할로 이온 주입 공정을 통해, 상기 제3 선택 트랜지스터(104b)의 채널 영역(114)에만 선택적으로 N-형의 불순물을 도핑한다. 상기 공정을 통해, 상기 제2 선택 트랜지스터(106a)는 공핍형 트랜지스터가 된다.
이 후에, 상기에서 설명한 것과 동일하게, N형 불순물 도핑, 층간 절연막, 비트 라인 콘택, 비트 라인, 공통 소오스 라인 형성 공정들을 수행하여 NAND 플래시 메모리 소자를 제조할 수 있다.
도 8은 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 예의 평면도이다. 도 9는 도 8에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 단면도이다.
도 8 및 도 9의 셀 어레이는 제1 군 선택 트랜지스터에서 증가형 트랜지스터의 채널 영역(116a)과 제2 군 선택 트랜지스터의 채널 영역(116b)의 도핑 농도가 서로 다른 것을 제외하고는 도 4 및 도 5의 셀 어레이와 동일하다.
도 8 및 도 9를 참조하면, 기판의 액티브 영역에서 상기 제3 선택 트랜지스터(104b)는 공핍형 트랜지스터이므로, 채널 영역(114)이 저농도의 n형 불순물을 도핑되어 있다. 또한, 상기 액티브 영역에서 상기 제1, 2 및 4 선택 트랜지스터와 그라운드 선택 트랜지스터는 증가형 트랜지스터이므로, 채널 영역(116a, 116b)이 p형 불순물을 도핑되어 있다.
상기 제1 군 선택 트랜지스터 중에서 증가형 트랜지스터로 제공되는 제1 선택 트랜지스터(104a)와 상기 그라운드 선택 트랜지스터(GSL)의 채널 영역(116a)는 상대적으로 고농도의 p형 불순물이 도핑된다. 또한, 제2 군 선택 트랜지스터들인 상기 제2 및 제4 선택 트랜지스터(106a, 106b)의 채널 영역(116b)은 상대적으로 저농도의 p형 불순물이 도핑되어 있다.
이는, 상기 제2 군 선택 트랜지스터들인 제2 및 제4 선택 트랜지스터(106a, 106b)의 경우 채널 도핑에 의해서 문턱 전압이 결정되는 것이 아니라, 전기적으로 문턱 전압이 결정되므로 채널 영역을 고농도로 도핑하지 않아도 된다. 그러므로, 셀 트랜지스터와 인접하는 제2 및 제4 트랜지스터(106a, 106b)의 채널 도핑 농도가 감소되어 셀 트랜지스터(108)와 제2 및 제4 선택 트랜지스터들(106a, 106b) 간의 정션 특성이 양호해질 수 있다.
도 10은 도 8 및 도 9에 도시된 NAND 플래시 메모리 소자를 제조하는 방법을 설명하기 위한 평면도이다.
먼저, 상기 도 6a를 참조로 설명한 공정을 수행하여, 상기 제3 선택 트랜지스터의 채널 영역(114) 부위에 선택적으로 저농도의 n형 불순물을 도핑한다.
이 후, 도 10을 참조하면, 상기 액티브 영역에서 제1 선택 트랜지스터(104a) 및 그라운드 선택 트랜지스터(110) 형성 부위를 선택적으로 노출하는 이온주입 마스크(도시안함)를 형성한다. 다음에, 상기 이온주입 마스크에 의해 노출된 영역(116a)으로 p형 불순물을 도핑한다.
이와같이, 상기 제1 및 제3 선택 트랜지스터의 채널 영역에만 P형 불순물이 도핑되도록 함으로써, 상기 제2 내지 제4 선택 트랜지스터의 채널 영역(116b)은 상대적으로 상기 제1 선택 트랜지스터에 비해 저농도의 P형 불순물을 갖게된다.
상기 공정을 수행하면, 각 선택 트랜지스터의 채널 도핑 공정이 완료된다.
계속하여, 상기 설명한 것과 동일하게, 게이트 구조물 형성, N형 불순물 도핑, 층간 절연막, 비트 라인 콘택, 비트 라인, 공통 소오스 라인 형성 공정들을 수행하여 NAND 플래시 메모리 소자를 제조할 수 있다.
도 11은 도 2b에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 예의 단면도이다.
본 실시예에서, 셀 트랜지스터들의 전하 저장막은 전하 트랩막이며, 이에 따라 선택 트랜지스터의 적층 구조가 달라지는 것을 제외하고는 도 4의 셀 어레이와 동일하다. 그러므로, 본 실시예의 셀 어레이의 평면도는 도 4에 도시된 것과 동일하다.
도 11을 참조하면, 상기 기판 상에는 셀 트랜지스터(108)용 제1 게이트 구조물(140a), 제 2 및 제4 선택 트랜지스터(106a, 106b)용 제2 게이트 구조물(142a)과 제1 및 제3 선택 트랜지스터용(104a, 104b)과 그라운드 선택 트랜지스터(110)용 제3 게이트 구조물(144a)이 구비된다.
상기 제1 게이트 구조물(140a)들은 터널 절연막(150), 전하 트랩막 패턴(152), 블록킹 유전막 패턴(154) 및 콘트롤 게이트 전극(156)이 적층된 형상을 갖는다. 상기 콘트롤 게이트 전극(156)은 워드 라인으로 제공되며, 상기 제2 방향으로 연장되는 형상을 갖는다. 또한, 상기 제1 게이트 구조물(140a)은 제1 선폭을 갖는다. 상기 전하 트랩막 패턴(152)은 실리콘 질화물을 포함할 수 있다.
상기 제2 게이트 구조물(142a)들은 터널 절연막(150), 전하 트랩막 패턴(152), 블록킹 유전막 패턴(154) 및 콘트롤 게이트 전극(156)이 적층된 형상을 가진다. 다만, 상기 제2 게이트 구조물(142a)은 선택 트랜지스터로 사용되어야 하므로 상기 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다. 상기 제2 게이트 구조물(142a)에서, 상기 제2 선택 트랜지스터(106a)들에 포함된 전하 트랩막 패턴(152)에는 양전하가 주입된 상태가 된다. 또한, 상기 제4 선택 트랜지스터(106b)에 포함된 전하 트랩막 패턴(152)에는 음전하가 주입된 상태가 된다.
상기 제3 게이트 구조물(144a)들은 상기 제2 게이트 구조물(142a)과 동일하게 터널 절연막(150), 전하 트랩막 패턴(152), 블록킹 유전막 패턴 (154) 및 콘트롤 게이트 전극(156)이 적층된 형상을 가진다. 상기 제3 게이트 구조물(144a)의 전하 트랩막 패턴(152)은 전하를 저장하는 기능을 하지 않는다. 즉, 상기 제3 게이트 구조물(144a)에서, 터널 절연막(150), 전하 트랩막 패턴(152), 블록킹 유전막 패턴(154)은 게이트 산화막의 기능을 한다. 또한, 상기 제3 게이트 구조물(144a)은 선택 트랜지스터로 사용되어야 하므로, 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다.
도 11에 도시된 NAND 플래시 메모리 소자는 게이트 구조물에 포함되는 박막들의 적층 구조를 제외하고는 도 4에 도시된 플래시 메모리 소자와 동일하다. 그러므로, 상기 게이트 구조물을 형성하기 위하여 형성되는 박막을 다르게 하면서, 도 4의 NAND 플래시 메모리 소자의 제조 방법과 거의 동일한 방법으로 제조될 수 있다. 다만, 상기 제1 내지 제3 게이트 구조물이 모두 동일한 적층 구조를 가지므로, 상기 제1 내지 제3 게이트 구조물을 패터닝할 때 블록킹 유전막을 일부 제거하는 공정이 수행되지 않는다.
실시예 2
도 12는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다. 도 13은 도 12에 도시된 셀 어레이의 단면도이다.
실시예 2에 따른 NAND 플래시 메모리 소자는 제1 내지 제4 선택 트랜지스터의 구성을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다.
도 12 및 도 13을 참조하면, 공유 비트 라인에 연결된 제2 군 선택 트랜지스터 중 어느 하나는 공핍형 MOS 트랜지스터(D)로 제공되고, 나머지 하나는 증가형 MOS 트랜지스터(E)로 제공된다. 일 예로, 제1 선택 트랜지스터(104a)는 공핍형 MOS 트랜지스터(D)로 제공되고, 상기 제3 선택 트랜지스터(104b)는 증가형 MOS 트랜지스터(E)로 제공된다.
또한, 제1 군 선택 트랜지스터인 상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 모두 채널 영역과 소오스 드레인으로 제공되는 불순물 영역이 동일한 도전형을 갖는 공핍형의 셀 타입 트랜지스터(D)로 제공된다.
상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 물리적으로는 동일한 적층 구조를 갖는다. 그러나, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 각각의 전하 저장막 패턴 내에 전하가 다르게 주입되어 있어, 문턱 전압이 서로 다르다.
즉, 상기 제1 선택 트랜지스터(104a)와 직렬 연결된 제2 선택 트랜지스터(106a)는 전기적으로 증가형 트랜지스터로 제공되어야 한다. 따라서, 상기 제2 선택 트랜지스터(106a)는 프로그래밍된 상태(P)를 유지하며, 0V 이상의 상대적으로 높은 문턱 전압을 갖는다.
반면에, 상기 제3 선택 트랜지스터(104b)와 직렬 연결된 제4 선택 트랜지스터(106b)는 전기적으로 공핍형의 트랜지스터(D)로 제공되어야 한다. 그런데, 상기 제4 선택 트랜지스터(106b)는 프로그래밍 또는 소거 동작이 수행되지 않은 초기 상태에서도 공핍형 트랜지스터(D)이므로, 별도의 전기적 동작 없이도 0V 이하의 낮은 문턱 전압을 갖게 된다. 그러므로, 상기 제4 선택 트랜지스터는 소거된 상태일 수도 있고, 초기 상태일 수도 있다.
이하에서는, 도 12 및 도 13에 도시된 NAND 플래시 메모리 소자에서, 제2 및 제4 선택 트랜지스터의 문턱 전압을 조절하는 방법에 대해 설명한다.
도 14a 및 도 14b는 도 12에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 12에 도시된 NAND 플래시 메모리 소자에서, 상기 제2 선택 트랜지스터들(106a)은 상대적으로 높은 문턱 전압을 갖고, 상기 제4 선택 트랜지스터들(106b)은 상대적으로 낮은 문턱 전압을 가져야 한다. 이를 위하여, 상기 제2 및 제4 선택 트랜지스터들(106a, 106b)에 대해 모두 소거 동작을 수행한다. 이 후, 상기 제2 선택 트랜지스터들(106a)만 선택적으로 프로그래밍 동작을 수행한다.
도 14a는 제2 및 제4 선택 트랜지스터들(106a, 106b)에 대해 모두 소거 동작을 수행하는 것을 나타낸다. 소거 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00004
상기와 같이 동작시키면, 제2 및 제4 선택 트랜지스터(106a, 106b) 및 셀 트랜지스터(108)에도 소거 동작이 수행된다.
그러나, 본 실시예의 경우, 상기 제4 선택 트랜지스터(106b)가 공핍형 트랜지스터로 제공되기 때문에, 별도의 소거 동작을 수행하지 않더라도 0V 보다 낮은 문턱 전압을 갖는다. 따라서, 상기 설명한 소거 동작은 수행하지 않을 수도 있다.
도 14b는 제2 선택 트랜지스터들에 대해 프로그래밍 동작을 수행하는 것을 나타낸다. 프로그래밍 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00005
상기와 같이 동작시키면, 상기 제3 선택 트랜지스터(104b)가 턴 오프되면서 상기 제4 선택 트랜지스터(106b)에는 프로그래밍동작이 수행되지 않는다. 반면에, 상기 제1 선택 트랜지스터(104a)는 턴 온됨으로써 상기 제2 선택 트랜지스터(106a)에 프로그래밍 동작이 수행된다. 따라서, 상기 제2 선택 트랜지스터(106a)의 문턱 전압이 0V보다 높게 되도록 한다.
상기 프로그래밍 동작 중에는, 문턱 전압 확인(Verify) 동작을 계속하여 수행하여야 한다. 상기 제2 선택 트랜지스터(106a)의 문턱 전압이 설정된 기준 전압 이상으로 상승하면, 더이상 프로그래밍 동작이 수행되지 않도록 한다.
실시예 2의 셀 어레이에서 전하 저장막 패턴은 플로팅 게이트 전극으로 사용할 수도 있고, 전하 트랩막 패턴으로 사용할 수 있다.
또한, 실시예 2의 NAND 플래시 메모리 소자는 상기 제2 및 제4 선택 트랜지스터(106a, 106b)의 채널 영역에 도핑되는 불순물의 도전형을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다. 그러므로, 상기 실시예 2의 NAND 플래시 메모리 소자는 실시예 1에서 설명한 제조 방법과 거의 동일한 방법으로 제조될 수 있다. 다만, 상기 제1 선택 트랜지스터(104a)의 채널 영역을 형성하기 위한 N형 불순물을 도핑하는 공정에서, 상기 제2 및 제4 선택 트랜지스터(106a, 106b)의 채널 영역에도 N형 불순물을 함께 도핑하여 상기 제2 및 제4 선택 트랜지스터의 채널 영역을 형성하는 것만이 차이가 있다.
실시예 3
도 15는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 회로도이다.
실시예 3에 따른 NAND 플래시 메모리 소자는 선택 트랜지스터의 구성을 제외하고는 실시예 1의 NAND 플래시 메모리 소자와 동일하다.
도 15를 참조하면, 제2 군 선택 트랜지스터 중 어느 하나는 공핍형 MOS 트랜지스터(D)로 제공되고, 나머지 하나는 증가형 MOS 트랜지스터(E)로 제공된다. 일 예로, 제1 선택 트랜지스터(104a)는 증가형 MOS 트랜지스터(E)로 제공되고, 상기 제3 선택 트랜지스터(104b)는 공핍형 MOS 트랜지스터(D)로 제공된다.
또한, 제1 군 선택 트랜지스터인 상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 모두 채널 영역과 소오스/드레인으로 제공되는 불순물 영역이 서로 다른 도전형을 갖는 증가형의 셀 타입 트랜지스터로 제공된다.
비트 라인을 공유하는 하나의 셀 스트링에는 복수개의 제2 선택 트랜지스터들(106a)이 직렬로 연결되어 있는 형상을 갖는다. 각각의 제2 선택 트랜지스터들(106a)은 물리적으로는 셀 트랜지스터들(108)과 동일한 구성을 갖는다. 또한, 상기 각각의 제2 선택 트랜지스터들(106a)은 상기 제1 군 선택 트랜지스터들(104a, 104b)에 비해 짧은 게이트 길이를 갖는다. 일 예로, 상기 각각의 제2 선택 트랜지스터들(106a)은 상기 셀 트랜지스터(108)와 실질적으로 동일한 게이트 길이를 가질 수 있다. 상기 직렬로 연결된 복수개의 제2 선택 트랜지스터는 채널 영역이 서로 연결된 형상을 가짐으로써, 전기적으로는 하나의 트랜지스터로 동작될 수 있다.
비트 라인을 공유하는 다른 하나의 셀 스트링에는 복수개의 제4 선택 트랜지스터들(106b)이 직렬로 연결되어 있는 형상을 갖는다. 각각의 제4 선택 트랜지스터들(106b)은 물리적으로는 셀 트랜지스터들(108)과 동일한 구성을 갖는다. 또한, 상기 각각의 제4 선택 트랜지스터들(106b)은 상기 제1 군 선택 트랜지스터들(104a, 104b)에 비해 짧은 게이트 길이를 갖는다. 일 예로, 상기 각각의 제2 선택 트랜지스터들(106a)은 상기 셀 트랜지스터(108)와 실질적으로 동일한 게이트 길이를 가질 수 있다. 상기 직렬로 연결된 복수개의 제4 선택 트랜지스터는 채널 영역이 서로 연결된 형상을 가짐으로써, 전기적으로는 하나의 트랜지스터로 동작될 수 있다.
상기 제2 및 제4 선택 트랜지스터(106a, 106b)는 각각의 전하 저장막 패턴 내에 전하를 다르게 주입되어 있어, 서로 다른 문턱 전압을 갖는다.
구체적으로, 상기 제1 선택 트랜지스터(104a)가 증가형 MOS 트랜지스터이므로, 이에 직렬 연결되어 있는 상기 제2 선택 트랜지스터들(106a)은 모두 전기적으로 공핍형 트랜지스터로 제공된다. 따라서, 상기 제2 선택 트랜지스터는 소거된 상태를 유지되어, 0V보다 낮은 문턱 전압을 갖는다.
반면에, 상기 제3 선택 트랜지스터(104b)가 공핍형 MOS 트랜지스터이므로, 이에 직렬 연결되어 있는 상기 제4 선택 트랜지스터들(106b)은 모두 전기적으로 증가형 트랜지스터로 제공된다. 따라서, 상기 제4 선택 트랜지스터(106b)는 프로그래밍된 상태를 유지되어, 0V보다 낮은 문턱 전압을 갖는다.
도 16은 도 15에 도시된 NAND 플래시 메모리 소자에 포함된 트랜지스터의 문턱 전압 조절 동작을 설명하기 위한 회로도이다.
도 15에 도시된 NAND 플래시 메모리 소자에서는 상기 제2 선택 트랜지스터들은 상대적으로 높은 문턱 전압을 갖고, 상기 제4 선택 트랜지스터들은 상대적으로 낮은 문턱 전압을 가져야 한다.
이를 위하여, 상기 제2 및 제4 선택 트랜지스터들에 대해 모두 소거 동작을 수행한다. 소거 동작 시에 인가되는 전기적 신호는 다음과 같다.
Figure pat00006
상기 셀 트랜지스터(108)에 소거 동작을 수행할 때, 복수의 제1 게이트 라인들 중에서 상기 제2 게이트 라인에 가장 인접하는 제1 게이트 라인에는 Vrelax 전압을 인가한다. 상기 Vrelax 전압은 0V 보다는 높고 P-웰에 인가되는 소거 전압보다는 작은 값이다. 이와같이, 상기 제2 게이트 라인에 가장 인접하는 제1 게이트 라인에는 0V보다 높은 전압을 인가함으로써, 플로팅되어 있는 제2 게이트 라인과 제1 게이트 라인간의 브레이크 다운을 억제할 수 있다.
다음에, 도 16에 도시된 것과 같이, 제4 선택 트랜지스터들에 대해 각각 순차적으로 프로그래밍 동작을 수행한다. 프로그래밍 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00007
상기와 같이 동작시키면, 상기 제1 선택 트랜지스터(104a)가 턴 오프되면서 상기 제2 선택 트랜지스터(106a)들에는 프로그래밍 동작이 수행되지 않는다. 반면에, 상기 제3 선택 트랜지스터(104b)는 턴 온된다. 선택된 제1 게이트 라인(SSL1'')에는 프로그래밍 전압(Vpgm)이 인가됨으로써 프로그래밍 동작이 수행된다. 또한, 선택되지 않은 제1 게이트 라인(SSL1', SSL1''')에는 패스 전압(Vpass)이 인가되어 프로그래밍 되지 않는다.
직렬 연결되어 있는 제4 선택 트랜지스터들(106b)이 모두 프로그래밍되도록 각각의 제1 게이트 라인(SSL1', SSL1'', SSL1''')을 선택하여 순차적으로 프로그래밍 동작을 수행한다. 이로써, 상기 제4 선택 트랜지스터들(106b)의 문턱 전압이 0V보다 높게 되도록 한다.
또한, 상기 프로그래밍 동작 시에는, 문턱 전압 확인(Verify) 동작을 계속하여 수행할 수 있다.
도 15의 NAND 플래시 메모리 소자의 셀 어레이의 회로들은 공정 설계에 따라 기판 상에 다양하게 형성될 수 있다. 이하에서는, 도 15에 도시된 NAND 플래시 메모리 소자의 셀 어레이들을 기판에 구현한 일 예에 대해 설명한다.
도 17은 도 15에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 단면도이다.
도 17을 참조하면, 기판 상에는 셀 트랜지스터용 제1 게이트 구조물(140), 제2 및 제4 선택 트랜지스터용 제2 게이트 구조물(142)과, 제1 및 제3 선택 트랜지스터 및 그라운드 선택 트랜지스터용 제3 게이트 구조물(144)이 구비된다.
상기 제1 게이트 구조물들(140)은 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134) 및 콘트롤 게이트 전극(136)이 적층된 형상을 갖는다. 상기 제1 게이트 구조물(140)은 제1 선폭을 갖는다.
상기 제2 게이트 구조물들(142)은 제1 게이트 구조물(140)과 동일하게 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134) 및 콘트롤 게이트 전극(136)이 적층된 형상을 가진다. 상기 제2 게이트 구조물(142)의 플로팅 게이트 전극(132)에는 문턱 전압을 조절하기 위한 전하가 주입되어 있다. 상기 제2 게이트 구조물들(142)은 상기 제3 게이트 구조물(144)보다 좁은 선폭을 갖는다. 본 실시예에서, 상기 제2 게이트 구조물(142)은 상기 제1 게이트 구조물(140)과 동일하게 제1 선폭(d1)을 갖는다. 상기 제2 게이트 구조물들(142) 아래의 채널 영역은 P형 불순물이 도핑된다. 직렬 연결되어 있는 제2 선택 트랜지스터의 채널 영역들(135a)은 서로 연결된 형상을 갖는다. 또한, 직렬 연결되어 있는 제4 선택 트랜지스터의 채널 영역들(135b)은 서로 연결된 형상을 갖는다.
상기 제3 게이트 구조물들(144)은 터널 절연막(130), 플로팅 게이트 전극(132), 블록킹 유전막 패턴(134) 및 콘트롤 게이트 전극(136)이 적층된 형상을 갖고, 상기 플로팅 게이트와 콘트롤 게이트 전극은 서로 연결되어 있다. 상기 제3 게이트 구조물(144)은 제1 선폭(d1)보다 넓은 제2 선폭(d2)을 갖는다. 상기 제3 게이트 구조물(144)의 플로팅 게이트 전극은 전하 저장막으로의 기능을 하지 않는다.
본 실시예의 경우, 상기 제2 선택 트랜지스터들(106a)은 소거된 상태이어야 하므로, 상기 제2 선택 트랜지스터들(106a)에 포함된 플로팅 게이트 전극(132)에는 양전하가 주입되어 있다. 또한, 상기 제4 선택 트랜지스터는 프로그래밍된 상태이어야 하므로, 상기 제4 선택 트랜지스터에 포함된 플로팅 게이트 전극(132)에는 음전하가 주입된 상태가 된다.
상기 실시예 3의 셀 어레이는 복수의 제2 및 제4 선택 트랜지스터가 형성되도록 박막들을 패터닝하여 형성된다. 그러므로, 상기 패터닝하는 과정을 제외하고는 실시예 1의 셀 어레이의 제조 방법과 동일한 방법으로 제조될 수 있다.
도 18은 도 15에 도시된 NAND 플래시 메모리 소자의 셀 어레이를 나타내는 다른 적층 구조의 단면도이다.
도 18은 각 게이트 구조물들에 포함된 전하 저장막이 전하 트랩막 패턴으로 사용되는 것을 제외하고는 도 17에 도시된 것과 동일하다. 상기 전하 저장막이 전하 트랩막 패턴으로 사용되므로, 상기 제1 내지 제3 게이트 구조물(140, 142b, 144a)은 모두 터널 절연막(150), 전하 트랩막 패턴(152), 블록킹 유전막 패턴(154) 및 콘트롤 게이트 전극(156)이 적층된 구조를 갖는다.
실시예 4
도 19는 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다. 도 20은 본 발명의 실시예 4에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
실시예 4에 따른 셀 어레이는 더미 트랜지스터가 추가되는 것을 제외하고는 실시예 3의 NAND 플래시 메모리 소자와 동일하다.
도 19 및 도 20을 참조하면, 상기 제1 군 선택 트랜지스터(106a, 106b)와 제2 군 선택 트랜지스터(104a, 104b) 사이에 더미 트랜지스터(d1, d2)가 연결된다. 상기 더미 트랜지스터(d1, d2)는 상기 제1 군 선택 트랜지스터(106a, 106b)와 동일한 채널 타입의 트랜지스터일 수 있다.
즉, 상기 제1 및 제2 선택 트랜지스터(104a, 106a) 사이에는 제1 더미 트랜지스터(d1)가 연결된다. 또한, 상기 제3 및 제4 선택 트랜지스터(104b, 106b) 사이에 제2 더미 트랜지스터(d2)가 연결된다. 상기 제1 및 제2 더미 트랜지스터(d1, d2)는 증가형 트랜지스터일 수 있다. 상기 제1 및 제2 더미 트랜지스터(d1, d2)는 상기 제1 군 선택 트랜지스터와 동일한 게이트 길이를 가질 수 있다.
상기 더미 트랜지스터들(d1, d2)은 패스 트랜지스터로써 스위칭 기능을 하지 않는다. 따라서, 상기 더미 트랜지스터(d1, d2)는 제1 군 선택 트랜지스터와 제2 군 선택 트랜지스터의 간격을 증가시키는 역할을 한다. 그러므로, 제2 군 선택 트랜지스터들에 의해 상기 제2 군 선택 트랜지스터와 인접하는 선택 트랜지스터에 방해 구동(inhibit operation)이 생겨서 발생되는 동작 불량을 억제할 수 있다.
상기 제1 군 선택 트랜지스터들(106a, 106b) 중에서, 상기 제2 선택 트랜지스터들(106a)은 소거된 상태가 되어, 전기적으로 공핍형 트랜지스터의 기능을 하며 0V 이하의 문턱 전압을 갖는다. 또한, 상기 제4 선택 트랜지스터들(106b)은 프로그래밍 상태이므로, 전기적으로 증가형 트랜지스터의 기능을 하며 0V 이상의 문턱 전압을 갖는다.
상기 더미 트랜지스터(d1, d2)에는 프로그래밍 또는 소거 동작이 수행되지 않아서 초기 상태의 문턱 전압을 갖는다. 상기 초기 상태의 문턱 전압은 상기 프로그래밍 상태의 문턱 전압보다는 낮고, 소거 상태의 문턱 전압보다 높은 문턱 전압이 된다.
도시된 것과 같이, 상기 제3 및 제4 선택 트랜지스터(104b, 106b)는 각각 공핍형 및 증가형 트랜지스터이므로, 채널 영역의 불순물이 서로 다른 도전형을 갖는다. 그러므로, 상기 제3 및 제4 선택 트랜지스터(104b, 106b)의 이격 거리가 좁은 경우에는 상기 공핍형 트랜지스터인 제3 선택 트랜지스터(104b)의 채널 영역의 불순물들이 제4 선택 트랜지스터(106b)의 채널 영역으로 열확산되어 제4 선택 트랜지스터(106b)의 문턱 전압이 변동될 수 있다. 그러나, 본 실시예에서와 같이, 상기 제3 및 제4 선택 트랜지스터들(104b, 106b) 사이에 제2 더미 트랜지스터(d2)가 구비됨으로써 상기 제3 및 제4 선택 트랜지스터(104b, 106b)의 간격이 증가되어, 상기 불순물 확산에 따라 문턱 전압이 변동되는 문제를 억제할 수 있다.
각각의 스트링에 하나의 더미 트랜지스터가 형성된 것으로 설명하였다. 그러나, 이와는 다른 실시예로, 각 스트링에서 제1 군 선택 트랜지스터와 제2 군 선택 트랜지스터 사이에 복수개의 더미 트랜지스터들이 직렬 연결될 수 있다. 이 경우, 상기 제1 군 선택 트랜지스터(104a, 104b)와 제2 군 선택 트랜지스터(106a, 106b)가 이격되는 간격은 더욱 증가된다.
도 19 및 도 20의 NAND 플래시 메모리 소자의 셀 어레이에서, 상기 제2 선택 트랜지스터(106a)에는 소거 동작이 수행되어 전하 저장막 패턴 내에 양전하가 저장되어야 한다. 상기 제4 선택 트랜지스터(106b)에는 프로그래밍 동작이 수행되어 전하 저장막 패턴 내에 음전하가 저장되어야 한다. 그러나, 상기 더미 트랜지스터들(d1, d2)에는 소거 및 프로그래밍 동작이 수행되지 않아야 한다.
이하에서는, 본 실시예의 NAND 플래시 메모리 소자에서 상기 각 선택 트랜지스터들의 문턱 전압을 조절하는 방법에 대해서 설명한다.
먼저, 상기 제2 및 제4 선택 트랜지스터들에 대해 소거 동작을 수행한다. 이 때, 상기 제1 및 제2 더미 트랜지스터(d1, d2)는 소거 동작이 수행되지 않거나 소거 동작이 억제되도록 하여, 제1 및 제2 더미 트랜지스터(d1, d2)와 이웃하는 선택 트랜지스터에 방해 구동을 억제하여야 한다. 소거 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00008
이와같이, 상기 더미 게이트 라인에 소거 억제 전압(Vrelex)을 인가함으로써 상기 더미 트랜지스터들(d1, d2)에 소거 동작이 억제되도록 한다. 상기 소거 억제 전압(Vrelex)은 공핍형 트랜지스터의 문턱 전압보다 높고, 선택 트랜지스터를 소거하기 위하여 p-웰에 공급하는 소거 전압(Vers)보다는 낮은 값으로 설정될 수 있다.
다음에, 제4 선택 트랜지스터들에 대해 각각 순차적으로 프로그래밍 동작을 수행한다.
제4 선택 트랜지스터의 프로그래밍 동작을 위해, 다음의 표와 같이 전기적 신호를 인가한다.
Figure pat00009
상기와 같이, 상기 더미 트랜지스터들(d1, d2)의 게이트 라인(dummy)에 전원 전압을 인가함으로써 상기 더미 트랜지스터들(d1, d2)은 프로그래밍되지 않고 초기 상태를 유지할 수 있다. 또한, 상기 제4 선택 트랜지스터들(106b)이 순차적으로 프로그래밍 동작을 하게 된다.
상기 프로그래밍 동작 시에는, 문턱 전압 확인(Verify) 동작을 계속하여 수행할 수 있다.
도 19 및 20에 도시된 NAND 플래시 메모리 소자의 셀 어레이는 더미 트랜지스터가 추가되는 것 이외에, 각 셀들의 단면 구조와 및 제조 방법이 실시예 3에서 설명한 것과 동일하다.
도 20에는 각 셀 어레이에 포함된 전하 저장막이 전하 트랩막 패턴으로 도시되어 있다. 그러나, 상기 전하 저장막은 플로팅 게이트 전극으로 형성될 수도 있다.
실시예 5
도 21은 본 발명의 실시예 5에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다. 도 22는 본 발명의 실시예 5에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
실시예 6에 따른 NAND 플래시 메모리 소자는 하나의 스트링에 포함되는 더미 트랜지스터들이 더 추가되는 것을 제외하고는 실시예 5의 NAND 플래시 메모리 소자와 동일하다.
도 21 및 도 22를 참조하면, 상기 제1 군 선택 트랜지스터와 제2 군 선택 트랜지스터 사이에 제1 군 더미 트랜지스터(d1, d2)가 구비된다. 또한, 상기 제1 군 선택 트랜지스터와 셀 트랜지스터의 사이에는 제2 군 더미 트랜지스터(d3, d4)가 구비된다.
상기 제1 군 더미 트랜지스터는 제1 및 제2 선택 트랜지스터(104a, 106a) 사이의 제1 더미 트랜지스터(d1)와, 상기 제3 및 제4 선택 트랜지스터(104b, 106b) 사이의 제2 더미 트랜지스터(d2)가 포함된다. 상기 제1 및 제2 더미 트랜지스터(d1, d2)는 증가형 트랜지스터이다.
상기 제2 군 더미 트랜지스터는 상기 제2 선택 트랜지스터(106a) 및 셀 트랜지스터들(108) 사이의 제3 더미 트랜지스터(d3)와, 상기 제4 선택 트랜지스터(106b) 및 셀 트랜지스터들(108) 사이의 제4 더미 트랜지스터(d4)가 포함된다. 상기 제3 및 제4 더미 트랜지스터(d3, d4)는 증가형 트랜지스터이다.
상기 제2 군 더미 트랜지스터는 셀 트랜지스터의 동작 시에 셀 트랜지스터와 인접해있는 선택 트랜지스터의 문턱 전압이 방해 구동에 의해 변화되는 것을 억제하기 위하여 제공되는 것이다.
상기 제2 선택 트랜지스터들(106a)은 소거된 상태로 0V 이하의 문턱 전압을 갖는다. 상기 제4 선택 트랜지스터들(106b)은 프로그래밍된 상태로 0V 이상의 문턱 전압을 갖는다.
상기 제1 군 및 제2 군 더미 트랜지스터(d1~d4)는 스위칭 역할은 하지 않고 패스 트랜지스터로 제공된다. 상기 제1 군 및 제2 군 더미 트랜지스터(d1, d2)는 각각 제1 및 제2 초기 문턱 전압을 갖는다. 상기 제1 및 제2 초기 문턱 전압은 각각 프로그래밍된 선택 트랜지스터의 문턱 전압보다는 낮고, 소거 상태의 선택 트랜지스터의 문턱 전압보다 높은 문턱 전압이 된다. 상기 제1 및 제2 초기 문턱 전압은 동일할 수도 있고, 서로 다를 수도 있다.
다른 실시예로, 도시하지는 않았지만, 상기 제1 군 더미 트랜지스터및 제2 군 더미 트랜지스터에는 복수개의 더미 트랜지스터들을 포함할 수도 있다.
또 다른 실시예로, 도시하지는 않았지만, 상기 제1 군 더미 트랜지스터는 구비되지 않고, 상기 제2 군 더미 선택 트랜지스터만 구비될 수도 있다.
도 21 및 도 22에 도시된 셀 어레이에서, 상기 제2 선택 트랜지스터(106a)에는 소거 동작이 수행되어 전하 저장막 패턴 내에 양전하가 저장되어야 한다. 상기 제4 선택 트랜지스터(106b)에는 프로그래밍 동작이 수행되어 전하 저장막 패턴 내에 음전하가 저장되어야 한다. 또한, 상기 제1 군 및 제2 군 더미 트랜지스터(d1~d4))에는 소거 및 프로그래밍 동작을 억제하면서 더미 트랜지스터와 이웃하는 선택 트랜지스터에 방해 구동을 억제하여야 한다.
상기 선택 트랜지스터들의 문턱 전압을 조절하는 방법은 실시예 5에서 설명한 것과 동일하다. 또한, 상기 제1 및 2 군 더미 트랜지스터에는 실시예 5의 더미 트랜지스터들에 인가되는 것과 동일한 전압 신호가 인가된다.
상기에서도 설명하였듯이, 상기 제2 군 더미 트랜지스터(d3, d4)는 셀 트랜지스터를 동작시킬 때, 셀 트랜지스터(108)와 인접해있는 선택 트랜지스터의 문턱 전압이 방해 구동에 의해 변경되는 것을 억제하기 위하여 제공되는 것이다.
보다 자세하게 설명하면, 상기 셀 트랜지스터(108)에 소거 동작을 수행할 때, 상기 셀 트랜지스터(108)와 인접하는 선택 트랜지스터의 문턱 전압 레벨이 낮아질 수 있다. 즉, 프로그래밍된 상태로 유지되어야 하는 선택 트랜지스터의 문턱 전압이 낮아지게 되는 문제가 발생된다. 반대로, 상기 셀 트랜지스터(108)에 프로그래밍 동작을 수행하면, 상기 셀 트랜지스터(108)와 인접하는 선택 트랜지스터의 문턱 전압 레벨이 높아질 수 있다. 즉, 소거된 상태로 유지되어야 하는 선택 트랜지스터의 문턱 전압이 높아지게 되는 문제가 발생된다.
이러한 문제를 감소시키기 위하여, 상기 셀 트랜지스터(108)에 소거 동작을 수행할 때, 상기 제2 군 더미 트랜지스터(d3, d4)의 게이트 라인(dummy2)에는 Vrelax 전압을 인가한다. 상기 Vrelax 전압은 0V 보다는 높고 P-웰에 인가되는 소거 전압보다는 작은 값이다. 이와같이, 셀 트랜지스터의 소거 동작 시에 제2 군 더미 트랜지스터(d3, d4)의 게이트 라인에 일정 전압을 인가함으로써, 상기 제1 군 선택 트랜지스터(106a, 106b)의 문턱 전압이 낮아지는 것을 방지할 수 있다.
또한, 상기 셀 트랜지스터(108)에 프로그래밍 동작을 수행할 때, 상기 제2 군 더미 트랜지스터(d3, d4)의 게이트 라인(dummy2)에는 프로그래밍 전압보다 낮은 전압인 전원 전압(Vcc)을 인가한다. 이로써, 상기 제1 군 선택 트랜지스터(106a, 106b)의 문턱 전압이 높아지는 것을 방지할 수 있다.
도 21 및 22에 도시된 NAND 플래시 메모리 소자의 셀 어레이는 더미 트랜지스터가 더 추가되는 것 이외에, 각 셀들의 단면 구조와 및 제조 방법이 실시예 3에서 설명한 것과 동일하다.
도 22에는 각 셀 어레이에 포함된 전하 저장막이 전하 트랩막 패턴으로 도시되어 있다. 그러나, 상기 전하 저장막은 플로팅 게이트 전극으로 형성될 수도 있다.
실시예 6
도 23은 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 셀 어레이의 회로도이다. 도 24는 본 발명의 실시예 6에 따른 NAND 플래시 메모리 소자의 셀 어레이의 단면도이다.
도 23 및 도 24를 참조하면, 공유 비트 라인(B/L)에 연결된 제1 셀 스트링(102a) 및 제2 셀 스트링(102b)이 포함된다. 상기 제1 셀 스트링(102a)에는 제1 및 제2 선택 트랜지스터(105a, 107a)가 직렬 연결되고, 상기 제2 셀 스트링에는 제3 및 제4 선택 트랜지스터(105b, 107b)가 직렬 연결된다. 상기 제1 내지 제4 선택 트랜지스터(105a, 107a, 105b, 107b)는 채널에 도핑되는 도전형에 따라 공핍형 또는 증가형 트랜지스터로 제공되며, 각 스트링에는 서로 다른 형의 트랜지스터들이 직렬 연결된다.
본 실시예에서, 상기 제1 선택 트랜지스터(105a)는 증가형 트랜지스터(E)이고, 상기 제2 선택 트랜지스터(107a)는 공핍형 트랜지스터(D)이다. 또한, 상기 제3 선택 트랜지스터(105b)는 공핍형 트랜지스터(D)이고, 상기 제4 선택 트랜지스터(107b)는 증가형 트랜지스터(E)이다. 상기에서와 같이, 공유 비트 라인(B/L)에 인접하는 제1 및 제3 선택 트랜지스터(105a, 105b)는 제2 군 선택 트랜지스터라 하고, 상기 셀 트랜지스터(108)와 인접하는 제2 및 제4 선택 트랜지스터(107a, 107b)는 제1 군 선택 트랜지스터라 한다.
도시된 것과 같이, 상기 제1 군 선택 트랜지스터들은 상기 제2 군 선택 트랜지스터들보다 선폭이 작은 복수의 트랜지스터들이 직렬 연결될 수 있다.
상기 증가형 트랜지스터(E)인 제1 및 제4 선택 트랜지스터(105a, 107b)의 채널 영역에는 셀 트랜지스터의 채널 영역보다 고농도의 불순물이 채널 도핑되어 있다.
상기 제1 군 선택 트랜지스터에서 증가형 트랜지스터(E)인 제4 선택 트랜지스터(107b)는 프로그래밍에 의해 목표 문턱 전압을 갖는다. 즉, 상기 제4 선택 트랜지스터(107b)는 프로그래밍된 상태(P)이다. 반면에, 상기 제2 군 선택 트랜지스터의 증가형 트랜지스터(E)인 제1 선택 트랜지스터(105a)는 채널에 도핑된 불순물 농도에 의해 문턱 전압이 결정된다.
이와는 다른 예로, 상기 제1 군 선택 트랜지스터에서 증가형 트랜지스터(E)인 제4 선택 트랜지스터(107b)는 프로그래밍에 의해 목표 문턱 전압을 갖는다. 즉, 상기 제4 선택 트랜지스터(107b)는 프로그래밍된 상태(P)이다. 또한, 상기 제2 군 선택 트랜지스터의 증가형 트랜지스터(E)인 제1 선택 트랜지스터(105a)도 역시 프로그래밍에 의해 목표 문턱 전압을 갖는다.
이와같이, 프로그래밍에 의해 선택 트랜지스터의 문턱 전압을 조절할 수 있다.
도 25는 본 발명의 일 실시예에 따른 메모리 카드의 개략도이다.
도 25를 참조하면, 메모리 카드(400)는 하우징(430) 내에 제어기(410)와 메모리(420)를 포함할 수 있다. 제어기(410)와 메모리(420)는 전기적인 신호를 교환할 수 있다. 예를 들어, 제어기(410)의 명령에 따라서, 메모리(420)와 제어기(410)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(400)는 메모리(420)에 데이터를 저장하거나 또는 메모리(420)로부터 데이터를 외부로 출력할 수 있다.
예를 들어, 메모리(420)는 상기에서 설명한 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(400)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들어, 메모리 카드(400)는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
도 26은 본 발명의 일 실시예에 따른 전자 시스템의 블록도이다.
도 26을 참조하면, 전자 시스템(500)은 프로세서(510), 입/출력 장치(530) 및 메모리 칩(520)을 포함할 수 있고, 이들은 버스(bus, 540)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(510)는 프로그램을 실행하고, 시스템(500)을 제어하는 역할을 할 수 있다. 입/출력 장치(530)는 시스템(500)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(500)은 입/출력 장치(530)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리(520)는 프로세서(510)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 메모리(520)는 상기에서 설명한 본 발명의 일 실시예에 따른 NAND 플래시 메모리 소자를 포함할 수 있다.
상기 설명한 것과 같이, 본 발명에 의하면 공유 비트라인을 가지면서 고집적화된 NAND 플래시 메모리 소자를 제공할 수 있다. 상기 NAND 플래시 메모리 소자는 다양한 전자 제어 장치를 구성할 수 있고, 예컨대 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances) 등에 이용될 수 있다.
102a, 102b : 제1 및 제2 셀 스트링
104a, 106a, 104b, 106b : 제1 내지 제4 선택 트랜지스터
108 : 셀 트랜지스터 110 : 그라운드 선택 트랜지스터
130 : 터널 절연막 132 : 플로팅 게이트 전극
134 : 블록킹 유전막 패턴 136 : 콘트롤 게이트 전극
138 : 비트 라인 콘택 140, 140a : 제1 게이트 구조물
142, 142a, 142b : 제2 게이트 구조물
144, 144a : 제3 게이트 구조물 150 : 터널 절연막
152 : 전하 트랩막 154 : 블록킹 유전막
156 : 콘트롤 게이트 전극

Claims (13)

  1. 공유 비트 라인;
    상기 공유 비트 라인에 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제1 도전형을 갖는 증가형으로 이루어지고 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 전기적 동작에 의해 제2 기준 전압보다 낮은 문턱 전압을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링;
    상기 공유 비트 라인에 공통으로 접속되어 순차적으로 직렬 연결되고, 채널 영역이 제2 도전형을 갖는 공핍형으로 이루어지고 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 전기적 동작에 의해 상기 제2 기준 전압보다 높은 문턱 전압을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링; 및
    상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터의 채널 영역은 서로 동일한 도전형을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제2항에 있어서, 상기 제2 및 제4 선택 트랜지스터는 채널 영역이 제1 도전형인 증가형 트랜지스터이거나 또는 채널 영역이 제2 도전형인 공핍형 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터의 채널 영역은 서로 반대의 도전형을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서, 상기 제2 선택 트랜지스터는 채널영역이 제2도전형인 공핍형 트랜지스터이고 제4 선택 트랜지스터는 채널영역이 제1 도전형인 증가형 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자.
  6. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터는 셀 트랜지스터들과 동일한 적층 구조를 갖는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제1항에 있어서, 상기 제2 선택 트랜지스터는 소거된 상태이고, 상기 제4 선택 트랜지스터는 프로그래밍된 상태인 것을 특징으로 하는 반도체 메모리 소자.
  8. 제1항에 있어서, 상기 제2 선택 트랜지스터는 초기 상태인 문턱 전압을 가지고, 상기 제4 선택 트랜지스터는 프로그래밍된 상태인 것을 특징으로 하는 반도체 메모리 소자.
  9. 제1항에 있어서, 상기 제2 및 제4 선택 트랜지스터는 각각 직렬로 연결되어 있는 복수개의 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  10. 제1항에 있어서, 상기 공유 비트 라인 및 상기 공유 비트 라인과 인접하는 선택 트랜지스터 사이의 영역과, 상기 셀 트랜지스터들 및 상기 셀 트랜지스터와 인접하는 선택 트랜지스터 사이의 영역 중 적어도 하나의 영역에 더미 선택 트랜지스터가 직렬 연결된 것을 특징으로 하는 반도체 메모리 소자.
  11. 기판 상에, 채널 영역이 제1 도전형을 갖는 증가형으로 이루어지고 제1 기준 전압보다 높은 문턱 전압을 갖는 제1 선택 트랜지스터, 채널 영역이 제3 도전형을 갖는 제2 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제1 셀 스트링을 형성하는 단계;
    상기 기판 상에 채널 영역이 제2 도전형을 갖는 공핍형으로 이루어지고 상기 제1 기준 전압보다 낮은 문턱 전압을 갖는 제3 선택 트랜지스터, 채널 영역이 상기 제3 도전형을 갖는 제4 선택 트랜지스터, 셀 트랜지스터들, 그라운드 선택 트랜지스터를 포함하는 제2 셀 스트링을 형성하는 단계;
    상기 제1 및 제2 셀 스트링에 포함된 그라운드 선택 트랜지스터의 단부에 공통으로 접속되는 공통 소오스 라인을 형성하는 단계;
    상기 제1 및 제2 셀 스트링에 포함된 제1 및 제3 셀 선택 트랜지스터의 단부에 공통으로 접속되는 공유 비트 라인을 형성하는 단계; 및
    상기 제2 선택 트랜지스터는 제2 기준 전압보다 낮은 문턱 전압을 갖고, 상기 제4 선택 트랜지스터는 상기 제2 기준 전압보다 높은 문턱 전압을 갖도록 전기적 동작을 통해 문턱 전압을 조절하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  12. 제11항에 있어서, 상기 제2 및 제4 선택 트랜지스터의 문턱 전압을 조절하기 위하여,
    상기 제2 및 제4 선택 트랜지스터를 소거하는 단계; 및
    상기 제4 선택 트랜지스터를 선택적으로 프로그래밍시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  13. 제12항에 있어서, 상기 제4 선택 트랜지스터를 선택적으로 프로그래밍 시키는 단계에서, 상기 제4 선택 트랜지스터가 목표한 문턱 전압에 도달하면 더이상 문턱 전압이 상승되지 않도록 상기 공유 비트 라인에 프로그래밍 방해 전압을 인가하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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