KR102608913B1 - 선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 기판의 누설 전류 패스를 차단하여 소자의 오프 상태시 누설전류 발생을 방지하는 비휘발성 메모리 소자 및 그 제조방법을 제안한다. 본 발명에 따른 비휘발성 메모리 소자는, 기판 상에 채널 길이 방향으로 형성된 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이에 형성된 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 셀; 상기 소스 영역과 상기 플래시 셀 사이에 형성된 선택 게이트; 상기 선택 게이트를 연결하는 선택 라인; 상기 컨트롤 게이트를 연결하는 워드 라인; 상기 소스 영역과 연결된 공통 소스 라인; 및 상기 드레인 영역과 연결된 비트 라인을 포함하는 것을 특징으로 한다.

Description

선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법{NON-VOLATILE MEMORY DEVICE INCLUDING SELECTION GATE AND MANUFACTURING METHOD THEREOF}
본 발명은 선택 게이트를 사용해서 기판의 누설 전류 패스를 차단하여 소자의 오프 상태 시 누설전류 발생을 방지하는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
종래 비휘발성 메모리 소자(즉, EEPROM)는 플로팅 게이트가 중앙에 있고 컨트롤 케이트가 플로팅 게이트의 양쪽에 위치하는 구조이다. 종래의 방식에 따르면, 폴리층을 스페이서 형태로 에치-백(etch-back)하여 메모리 소자의 컨트롤 게이트를 제조하였다.
종래의 방식에 따라 제조된 메모리 소자 셀이 다양한 용도의 제품에 사용되면서, 특히 고온 동작에서 누설 전류를 줄여야 하는 필요성이 발생한다.
메모리 소자 셀에서 발생하는 누설 전류는 컨트롤 게이트의 길이를 늘려서 감소시킬 수 있는데, 그 경우 단위 셀의 면적이 증가하는 문제점이 있다.
본 발명의 목적은 메모리 소자의 셀 오프 상태에서 누설 전류의 패스를 차단하여 고온 동작에서 누설 전류의 발생을 효과적으로 방지하는 비휘발성 메모리 소자 및 그 제조방법을 제공하는 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 일 실시 예에 따른 비휘발성 메모리 소자는, 기판 상에 채널 길이 방향으로 형성된 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이에 형성된 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 셀; 상기 소스 영역과 상기 플래시 셀 사이에 형성된 선택 게이트; 상기 선택 게이트를 연결하는 선택 라인; 상기 컨트롤 게이트를 연결하는 워드 라인; 상기 소스 영역과 연결된 공통 소스 라인; 및 상기 드레인 영역과 연결된 비트 라인을 포함한다.
상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 선택 게이트의 길이는 상기 플로팅 게이트의 길이 보다 길게 형성되고, 상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 플로팅 게이트의 길이는 상기 컨트롤 게이트의 길이보다 작다.
상기 컨트롤 게이트에 연결된 컨트롤 게이트 픽업 구조를 더 포함하고, 상기 컨트롤 게이트 픽업 구조는, 복수 개의 플로팅 게이트 폴리-실리콘 패턴; 및 상기 복수 개의 플로팅 게이트 폴리-실리콘 패턴 사이에 형성된 컨트롤 게이트 컨택 플러그를 포함한다.
상기 선택 게이트에 연결된 확장 선택 게이트를 더 포함하고, 상기 확장 선택 게이트에 선택 게이트 컨택 플러그가 형성된다.
상기 컨트롤 게이트의 스페이서와 상기 선택 게이트의 스페이서는 서로 이격되거나 또는 서로 접촉한다.
상기 기판 표면을 기준으로 상기 선택 게이트는 상기 플로팅 게이트 또는 상기 컨트롤 게이트보다 낮게 형성된다.
상기 선택 라인과 상기 워드 라인은 서로 평행하고, 상기 공통 소스 라인과 상기 비트 라인은 서로 평행하고, 상기 선택 라인과 상기 워드 라인은 상기 공통 소스 라인과 상기 비트 라인과 직교한다.
상기 플래시 셀과 상기 선택 게이트 사이에 형성된 저농도 도핑 영역을 더 포함한다.
본 발명은 평면도 관점에서, 상기 플래시 셀은 상기 컨트롤 게이트에 복수개의 상기 플로팅 게이트가 배열된다.
상기 선택 게이트의 가로 너비보다 상기 확장 선택 게이트의 가로 너비가 더 크다.
본 발명의 다른 실시 예에 따른 비휘발성 메모리 소자는, 기판 상에 채널 길이 방향으로 형성된 소스 영역 및 드레인 영역; 상기 소스 영역 및 드레인 영역 사이에 형성된 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 셀; 상기 소스 영역과 상기 플래시 셀 사이에 형성된 선택 게이트; 상기 선택 게이트에 연결된 확장 선택 게이트; 및 상기 컨트롤 게이트에 연결된 컨트롤 게이트 픽업 구조를 포함하는 것을 특징으로 한다.
상기 컨트롤 게이트는 제1 컨트롤 게이트 및 제2 컨트롤 게이트를 포함하고, 상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며, 상기 플로팅 게이트를 둘러싸도록 형성되며, 상기 제 1 및 제2 컨트롤 게이트의 폭은 서로 동일하다.
상기 기판과 상기 플로팅 게이트 사이에 플로팅 게이트 절연막; 상기 기판과 상기 컨트롤 게이트 사이에 컨트롤 게이트 절연막; 및 상기 기판과 상기 선택 게이트 사이에 선택 게이트 절연막을 더 포함한다.
상기 컨트롤 게이트 픽업 구조는, 복수 개의 플로팅 게이트 폴리-실리콘 패턴; 및 상기 복수 개의 플로팅 게이트 폴리-실리콘 패턴 사이에 형성된 컨트롤 게이트 컨택 플러그를 포함한다.
상기 확장 선택 게이트에 선택 게이트 컨택 플러그가 형성된다.
상기 컨트롤 게이트의 측면에 형성된 컨트롤 게이트 스페이서; 및 상기 선택 게이트의 측면에 선택 게이트 스페이서를 더 포함한다.
상기 컨트롤 게이트 스페이서와 상기 선택 게이트 스페이서는 서로 이격된다.
상기 컨트롤 게이트 스페이서와 상기 선택 게이트 스페이서는 서로 접촉한다.
상기 기판 표면을 기준으로 상기 선택 게이트는 상기 플로팅 게이트 또는 상기 컨트롤 게이트보다 낮게 형성된다.
상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 선택 게이트의 길이는 상기 플로팅 게이트의 길이 보다 길게 형성되고, 상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 플로팅 게이트의 길이는 상기 컨트롤 게이트의 길이보다 작게 형성된다.
이와 같은 본 발명에 따르면, 기판 상의 액티브 영역에 선택 게이트를 형성하여, 컨트롤 게이트가 오프 상태에서 누설전류가 발생하는 것을 효과적으로 방지할 수 있는 효과가 있다
도 1은 본 발명에 따른 비휘발성 메모리소자에서 한 개의 메모리 셀의 레이아웃이다.
도 2는 본 발명에 따른 하나의 메모리 셀의 단면 구조를 나타내는 도면이다.
도 3은 본 발명의 하나의 비휘발성 메모리 소자의 단위 셀 회로 구성도이다.
도 4는 본 발명의 실시 예에 따른 2개의 단위 셀을 포함하는 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 단면도이다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 회로도이다.
도 6은 본 발명의 실시 예에 따른 복수의 셀을 포함하는 비휘발성 메모리 소자의 평면도이다.
도 7는 본 발명의 실시 예에 따른 복수의 셀을 포함하는 비휘발성 메모리 소자의 평면도이다.
도 8은 본 발명의 실시 예에 따른 공통 소스 라인과 비트 라인을 나타낸 도면이다.
도 9는 본 발명의 다른 실시 예에 비휘발성 메모리 소자의 단면도이다.
도 10은 본 발명의 다른 실시 예에 비휘발성 메모리 소자의 단면도이다.
도 11 내지 도 19는 본 발명의 비휘발성 메모리 소자의 제조 공정도면이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
공간적으로 상대적인 용어인 아래(below, beneath, lower), 위(above, upper) 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관 관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 아래(below, beneath)로 기술된 소자는 다른 소자의 위(above, upper)에 놓여질 수 있다. 따라서, 예시적인 용어인 아래는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 발명에서 사용되는 “부” 또는 “부분” 등의 일부분을 나타내는 표현은 해당 구성요소가 특정 기능을 포함할 수 있는 장치, 특정 기능을 포함할 수 있는 소프트웨어, 또는 특정 기능을 포함할 수 있는 장치 및 소프트웨어의 결합을 나타낼 수 있음을 의미하나, 꼭 표현된 기능에 한정된다고 할 수는 없으며, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
또한, 본 발명에서 사용되는 모든 전기 신호들은 일 예시로서, 본 발명의 회로에 반전기 등을 추가적으로 구비하는 경우 이하 설명될 모든 전기 신호들의 부호가 반대로 바뀔 수 있음을 유의해야 한다. 따라서, 본 발명의 권리범위는 신호의 방향에 한정되지 않는다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
이하에서는 도면에 도시한 실시 예에 기초하면서 본 발명에 대하여 더욱 상세하게 설명하기로 한다.
도 1은 본 발명에 따른 비휘발성 메모리 소자에서 한 개의 메모리 셀의 레이아웃이며, 도 2는 본 발명에 따른 메모리 셀의 단면 구조를 나타내는 도면이다.
도 1에 도시한 바와 같이 액티브 영역(Active area, 10)에 플로팅 게이트(20)가 형성되고, 플로팅 게이트(20)를 둘러싸는 컨트롤 게이트(30)가 형성된다. 플로팅 게이트(20)와 컨트롤 게이트(30)를 합쳐서 플래시 셀이라고 부른다. 컨트롤 게이트(30)는 제1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)로 나눌 수 있으며 서로 연결되어 있다. 제1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)는 채널 방향으로 제1 폭(W1) 및 제2 폭(W2)을 가지며, 제1 폭(W1) 및 제2 폭(W2)은 서로 동일하다. 본 실시 예는 플로팅 게이트(20)를 중앙에 두고 제1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)는 대칭이다.
제1 컨트롤 게이트(30a)와 소스 영역(40) 사이에 선택 게이트(100)가 형성된다. 본 발명은 종래 메모리 소자에 선택 게이트(100)가 더 추가되는 구성이고, 선택 게이트(100)는 고온 동작에서 누설 전류를 방지한다. 채널 길이 방향(X축, 가로 축)과 직교하는 방향(Y축, 세로축)을 기준으로, 선택 게이트(100)의 길이(SGL)는 컨트롤 게이트(30)의 길이(CGL)와 같다. 선택 게이트(100)의 길이(SGL)는 컨트롤 게이트(30)의 길이(CGL)와 같도록 형성하면 좋은 이유는 선택 게이트 및 컨트롤 게이트 패터닝을 할 때 원하는 길이를 얻을 수 있기 때문이다. 컨트롤 게이트(30) 근처에 선택 게이트(100)가 위치하기 때문에 컨트롤 게이트 식각 시, 마치 선택 게이트가 더미 게이트처럼 작용할 수 있다.
도면에서 채널 길이 방향(X축, 가로 축)과 직교하는 방향(Y축, 세로축)을 기준으로, 선택 게이트(100)의 길이(SGL)는 플로팅 게이트(20)의 길이(FGL) 보다 길게 형성된다. 왜냐하면 플로팅 게이트(20)는 컨트롤 게이트(30) 안에 형성되기 때문이다. 채널 길이 방향(X축, 가로 축)과 직교하는 방향(Y축, 세로축)을 기준으로, 플로팅 게이트(20)의 길이(FGL)는 컨트롤 게이트(30)의 길이(CGL)보다 작다.
그리고 기판 표면을 기준으로 선택 게이트(100)의 높이(기판에서 수직방향, 도 2 참고)는 컨트롤 게이트(30) 및 플로팅 게이트(20)보다 낮게 형성된다.
도 1 및 도 2를 보면 액티브 영역(10)에 소스 영역(40) 및 드레인 영역(50)이 배치된다. 소스 영역(40) 및 드레인 영역(50)은 서로 바뀔 수 있다. 그리고 소스 영역(40) 및 드레인 영역(50)에 전압을 가하기 위해 액티브 영역(10)에는 컨택 플러그(42, 52)가 위치한다. 소스 영역(40) 및 드레인 영역(50)의 컨택 플러그(42, 52)는 서로 일직선상에 배치하지 않게 한 것은 컨택 플러그(42, 52) 위에 연결되는 배선 때문이다. 즉 서로 다른 전압을 가하기 위하여 서로 만나지 않는 배선을 사용해야 하기 때문에 소스 영역(40) 위에 형성된 컨택 플러그(42)와 드레인 영역(50) 위에 형성된 컨택 플러그(52)를 서로 같은 일직선에 둘 수 없다.
도 2에 도시된 바와 같이 메모리 소자는 제1 도전형의 기판(1)에 제2 도전형의 제1 웰 영역(2)과 제1 도전형의 제2 웰 영역(3)을 포함한다. 기판(1)이 P형이면 제1 웰 영역(2)은 N형, 제2 웰 영역(3)은 P형이 된다. 제1 웰 영역(2)은 기판(1)과 제2 웰 영역(3)을 전기적으로 분리하기 위한 영역이다.
메모리 소자는 기판(1)에 플로팅 게이트 절연막(22) 및 플로팅 게이트(20)를 포함한다. 플로팅 게이트(20)는 전기적으로 연결된 컨택 플러그가 없기 때문에 전기적으로 플로팅 상태가 되는 전극을 의미한다. 플로팅 게이트(20)의 측면에는 유전막(300)이 형성된다.
메모리 소자는 플로팅 게이트(20)의 측면에 형성된 제1 컨트롤 게이트(30a) 및 제2 컨트롤 게이트(30b)를 포함한다. 제1 컨트롤 게이트(30a) 및 제2 컨트롤 게이트(30b)의 폭(W1, W2)은 동일하게 설계되나, 서로 상이하게 디자인할 수 있음은 당연할 것이다. 그리고 제1 컨트롤 게이트(30a) 및 제2 컨트롤 게이트(30b)와 기판(1) 사이에는 각각 제1, 제2 컨트롤 게이트 절연막(32a, 32b)이 형성되고, 제1, 제2 컨트롤 게이트(30a, 30b)의 측면에는 컨트롤 게이트 스페이서(34a, 34b)가 형성된다. 이러한 제1, 제2 컨트롤 게이트(30a, 30b)는 플로팅 게이트(20)의 측벽을 완전하게 둘러싸는 스페이서의 형태를 가질 수 있다.
메모리 소자는 제1 컨트롤 게이트(30a)와 일정 간격 이격되는 선택 게이트(100)를 포함한다. 선택 게이트(100)는 소스 영역(40)과 제1 컨트롤 게이트(30a) 사이에 위치한다. 선택 게이트(100)와 기판(1) 사이에는 선택 게이트 절연막(110)이 형성되고 측면에는 선택 게이트 스페이서(102a, 102b)가 형성된다. 선택 게이트(100)는 소스 영역(40)과 컨트롤 게이트(30) 사이의 전류 패스를 차단하는 역할을 하는 것으로, 즉 메모리 소자의 오프 상태에서 기판(1)에서 누설전류가 발생하는 것을 방지한다.
도 2에서 보듯이 기판(1)에는 선택 게이트(100)와 제1 컨트롤 게이트(30a) 사이에 제1 도핑 영역(60)이 형성되고, 소스 영역(40)과 선택 게이트(100) 사이, 제2 컨트롤 게이트(30b)와 드레인 영역(50) 사이에 제2 도핑 영역(70, 80)이 형성된다. 이러한 도핑 영역들(60, 70, 80)은 낮은 농도를 갖는 LDD 영역이라 할 수 있다. 제1 도핑 영역(60)은 선택 게이트(100)의 드레인 영역과 컨트롤 게이트(30a)의 소스 영역으로 사용할 수 있다.
그리고 선택 게이트(100) 및 컨트롤 게이트(30)에서 스페이서가 없는 표면에는 실리사이드(92, 93, 94)가 형성된다. 기판 표면에도 실리사이드(91,95)가 컨택 저항을 낮추기 위해서 형성된다.
기판(1)에는 소스 영역(40)과 드레인 영역(50)이 형성된다. 소스 영역(40)은 선택 게이트(100)와 인접하여 형성되고, 소스 영역(40)에는 소스 라인용 컨택 플러그(42)가 형성된다. 드레인 영역(50)은 제2 컨트롤 게이트(30b)와 인접하여 형성되고, 드레인 영역(50)에는 비트 라인용 컨택 플러그(52)가 형성된다. 컨택 플러그(42, 52)를 통해 금속 배선이 연결된다.
도 3은 본 발명의 비휘발성 메모리 소자의 단위 셀 회로 구성도이다. 이에 도시된 바와 같이 소스와 드레인의 전류 패스 상에 선택 게이트(100)를 포함하는 선택 트랜지스터(Selection transistor, STR)를 포함한다. 선택 트랜지스터(Selection transistor, STR)는 소스 영역 근처에 형성된다. 그리고 플로팅 게이트와 컨트롤 게이트(30)를 포함하는 플래시 셀(Flash cell, FC)가 소스와 드레인의 전류 패스 상에 배치된다. 선택 트랜지스터(Selection transistor, STR)와 플래시 셀(Flash cell, FC)가 순서대로 배치된다. 선택된 셀을 소거(Erase) 또는 프로그램(program) 동작 시 정상적으로 동작하고, 선택되지 않는 셀들은 off 상태로 있게 된다. 이 때 off 상태에서 누설 전류가 발생하지 않아야 되는데, 선택 게이트를 이용해서 확실하게 off 를 시켜서, 선택되지 않는 셀들에서 누설전류가 발생하지 않는다. 즉, 전류 패스 상에 선택 게이트(100)를 추가 구성하면 선택 게이트(100)의 스위칭 동작으로 누설 전류의 패스를 차단할 수 있다.
다음 [표 1]은 본 발명의 회로 동작 전압에 대한 것이다. 여기서 CG는 컨트롤 게이트를 말한다. SG는 선택 게이트를 말한다.
Operation CG Drain Vsub Source SG
Erase 0V 14V 14V Floating 0V
Program 16V 0V 0V Floating 0V
Read 2.5V 1.0V 0V 0V 3.3V
도 4는 본 발명의 실시 예에 따른 2개의 단위 셀을 포함하는 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 단면도이다.
도 4를 참조하면, 2개의 단위 셀을 보여 주고 있다. 제1 트렌치(201)과 제2 트렌치(202) 사이에 제1 선택 트랜지스터(Selection transistor, STR1)와 제1 플래시 셀(Flash cell, FC1), 제2 플래시 셀(Flash cell, FC2), 제2 선택 트랜지스터(Selection transistor, STR2)가 순서대로 배열되어 있다. 각각의 선택 트랜지스터(Selection transistor, STR)은 선택 게이트(100a, 100b)를 포함한다. 각각의 플래시 셀(FC)은 플로팅 게이트(20a, 20b) 및 컨트롤 게이트(30a, 30b, 30c, 30d)를 포함하고 있다.
기판 상에 제1 소스 영역(40, left)과 드레인 영역(50)이 형성되고, 제1 소스 영역(40)과 드레인 영역(50)에 선택 트랜지스터(Selection transistor, STR1)와 제1 플래시 셀(Flash cell, FC1)이 위치한다. 그리고 제2 소스 영역(40, right)과 드레인 영역(50) 사이에 제2 선택 트랜지스터(Selection transistor, STR2)와 제2 플래시 셀(Flash cell, FC2)이 위치한다. 제1 소스 영역(40, left) 및 제2 소스 영역(40, right)은 각각 소스 컨택 플러그(42)와 연결되고, 소스 컨택 플러그(42)는 소스 라인(source line)과 연결된다.
그래서 드레인 영역(50)은 제1 플래시 셀(Flash cell, FC1)과 제2 플래시 셀(Flash cell, FC2) 사이에 형성된다. 그래서 드레인 영역(50)은 제1 플래시 셀(Flash cell, FC1)과 제2 플래시 셀(Flash cell, FC2)가 같이 사용하는 공통 드레인 영역(50)이 된다. 그리고 드레인 영역(50)과 연결된 드레인 컨택 플러그(52)가 형성된다. 드레인 컨택 플러그(52)는 비트 라인(bit line)과 연결된다. 드레인 영역(50)을 중심으로 양쪽에 선택 트랜지스터과 플래시 셀이 대칭적으로 배치된다.
그리고 제1 도전형의 기판(P-sub, 1)에 제2 도전형의 제1 웰 영역(DNW, 2)과 제1 도전형의 제2 웰 영역(PW, 3)을 포함한다. 제1 웰 영역(DNW, 2)은 기판(1)과 제2 웰 영역(PW, 3)을 전기적으로 분리하기 위한 영역이다. 기판(1)에 저농도 도핑 영역(60, 70, 80)을 형성되고, 저농도 도핑 영역(60, 70, 80)은 모두 웰 영역(3) 내에 형성된다. 그리고 선택 게이트(100a, 100b), 제1 및 제2 컨트롤 게이트(30a-30d)의 측면에 스페이서(34a, 34b)가 형성된다. 그리고 실리사이드 막(93, 94)이 형성된다. 복수의 금속 배선(1000)은 복수의 컨택 플러그(42, 52, 62)와 각각 연결된다.
도 5는 본 발명의 실시 예에 따른 비휘발성 메모리 소자의 메모리 셀 어레이(cell array)에 대한 회로도이다.
도 5를 참조하면, 본 발명의 실시 예에 따른 셀 어레이는 복수 개의 비휘발성 메모리 단위 셀(1100)을 포함한다. 본 발명의 실시 예에 따른 셀 어레이는 로우(row) 방향(X축 방향)으로 형성된 복수 개의 워드 라인(WL)과, 워드 라인(WL)과 직교하도록 컬럼(column) 방향(Y축 방향)으로 형성된 복수 개의 비트 라인(Bit0 - Bit7)을 포함한다.
도 5에서 보듯이 워드 라인(WL)과 비트 라인(Bit)이 직교하는 지점에 배치된 복수 개의 비휘발성 메모리 단위 셀(1100)을 포함한다. 비휘발성 메모리 단위 셀(1100)은 선택 트랜지스터(select transistor, 줄여서 STR)과 플래시 셀(flash cell, 줄여서 FC)을 포함한다.
본 발명의 실시 예에 따른 셀 어레이는 선택 트랜지스터의 선택 게이트를 서로 연결하는 선택 라인(select line, 줄여서 SL), 플래시 셀(FC)의 컨트롤 게이트를 연결하는 워드 라인(WL), 플래시 셀의 드레인 영역과 연결된 비트 라인(BL 또는 Bit0, Bit1, Bit2, Bit3, Bit4, Bit5, Bit6, Bit7), 그리고 플래시 셀의 소스 영역과 연결된 공통 소스 라인(Common Source 0, Common Source 1, Common Source 2, Common Source 3, Common Source 4, Common Source 5, Common Source 6, Common Source 7)을 포함한다. 단위 셀(1100)의 프로그램 및 소거 동작을 위하여 선택 라인(SL)과 비트 라인(BL)을 선택하고, 필요한 전압을 인가한다.
도 6은 본 발명의 실시 예에 따른 복수의 셀을 갖는 비휘발성 메모리 소자의 평면도이다.
도 6에 따르면, 액티브 영역(10)에 플로팅 게이트(20a, 20b, 20c, 20d)가 있고, 플로팅 게이트(20a, 20b, 20c, 20d)를 둘러싸는 컨트롤 게이트(30a ~ 30h)가 존재한다. 그리고 하나의 긴 컨트롤 게이트(30a, 30b) 안에 복수개의 플로팅 게이트(20a)가 상/하로 배치될 수 있다.
그리고 액티브 영역(10)에 채널 길이 방향(X축)으로 소스 영역(40) 및 드레인 영역(50)이 배치된다. 소스 영역(40) 및 드레인 영역(50)에 전압을 가하기 위해 액티브 영역(10)에는 소스 및 드레인 컨택 플러그(42, 52)가 위치한다. 소스 영역(40)과 연결된 소스 컨택 플러그(42)는 공통 소스 라인(Common Source0, Common Source1, Common Source2, Common Source3) 중의 어느 하나와 연결될 수 있다. 또한 드레인 영역(50)과 연결된 드레인 컨택 플러그(52)는 비트 라인(BL)과 연결될 수 있다.
도 6에서 보듯이 컨트롤 게이트(30)는 제1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)를 포함하며, 서로 연결되어 있다. 그리고 제1 컨트롤 게이트(30a)는 채널방향으로 제1 폭(W1)을 갖는다. 그리고 제2 컨트롤 게이트(30b)는 채널방향으로 제2 폭(W2)을 갖는다. 또 컨트롤 게이트(30)에 연결된 컨트롤 게이트 픽업 구조(900)를 포함한다.
컨트롤 게이트 픽업 구조(900)는 적어도 2개 이상의 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910)을 가지도록 형성된다. 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910) 사이에는 적어도 하나의 컨트롤 게이트 컨택 플러그(Contact Plug)(920)이 형성된다. 도 5에는 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910) 사이마다 2개의 컨트롤 게이트 컨택 플러그(Contact Plug)(920)가 형성되어 있으나, 본 발명의 권리 범위는 이러한 개수에 제한되지 않는다. 다만, 컨트롤 게이트 컨택 플러그(Contact Plug)(920)와 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910)는 서로 접촉해서는 안되므로, 적어도 2개의 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern) 사이에 충분한 공간이 형성되는 것이 바람직하다.
여기서 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910)는 더미 플로팅 게이트로 볼 수 있다. 컨트롤 게이트 픽업 구조(900)에서 플로팅 게이트 폴리-실리콘 패턴(FG Poly-Si pattern)(910)는 컨트롤 게이트(30)의 표면(top surface)이 평평하게 형성하도록 도와준다. 그래서 컨트롤 게이트 컨택 플러그(Contact Plug)(920)가 평평한 컨트롤 게이트(30)의 표면(top surface)에 형성될 수 있는 것이다. 예를 들어, 도 19에 보이는 컨트롤 게이트(30a, 30b)는 그 표면이 곡선 모양으로 기울기를 가지고 있다. 그 표면에 컨트롤 게이트 컨택 플러그를 형성할 수 없다. 그래서 컨트롤 게이트 픽업 구조(900)를 형성한 것이다.
도 6에 따르면 소스 영역(40)과 컨트롤 게이트(30) 사이에 선택 게이트(100)가 존재한다. 선택 게이트(100)는 선택 라인(SL)과 연결될 수 있다. 그리고 선택 게이트(100)에 연결된 확장 선택 게이트(101)가 형성된다. 확장 선택 게이트(101)에 선택 게이트 컨택 플러그(103, 104)가 형성된다. 확장 선택 게이트(101)의 가로 너비는 선택 게이트(100)의 너비보다 크게 형성된다. 왜냐하면 선택 게이트 컨택 플러그(103, 104)가 확장 선택 게이트(101)에 형성되기 때문이다.
도 6에 따르면, 채널 길이 방향(X축)과 직교하는 방향(Y축)을 기준으로, 선택 게이트(100)의 길이는 플로팅 게이트(20a, 20b, 20c, 20d)의 길이 보다 길게 형성된다. 약 3배 이상 길게 형성된다. 또한 채널 길이 방향과 직교하는 방향을 기준으로, 플로팅 게이트(20a, 20b, 20c, 20d)의 길이는 컨트롤 게이트(30a ~ 30h)의 길이보다 작다.
도 7은 본 발명의 실시 예에 따른 복수의 셀을 포함하는 비휘발성 메모리 소자의 평면도이다.
도 7을 참조하면, 앞서 언급한 것처럼, 플로팅 게이트(20)와 컨트롤 게이트(30)를 합쳐서 플래시 셀(Flash Cell, FC)이라고 부른다. 컨트롤 게이트(30)는 제1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)를 포함한다. 1 컨트롤 게이트(30a)와 제2 컨트롤 게이트(30b)는 서로 연결되어 있다. 그리고 선택 트랜지스터(selection transistor, STR)이 바로 플래시 셀(FC) 근처에 배치된다. 소스 영역(40) 연결된 소스 컨택 플러그(42)는 공통 소스 라인(Common Source 0, Common Source 1, Common Source 2) 중의 어느 하나와 연결될 수 있다. 또한 드레인 영역(50) 연결된 드레인 컨택 플러그(52)는 비트 라인(Bit0, Bit1, Bit2)중의 어느 하나와 연결될 수 있다. 컨트롤 게이트 컨택 플러그(Contact Plug)(920)는 복수의 워드 라인(WL) 중의 어느 하나와 연결될 수 있다. 선택 게이트 컨택 플러그(103, 104)는 복수의 선택 라인(SL) 중의 어느 하나와 연결될 수 있다.
도 8은 본 발명의 실시 예에 따른 공통 소스 라인과 비트 라인을 나타낸 도면이다.
도 8을 참조하면, 공통 소스 라인(Common Source 0, Common Source 1, Common Source 2)과 비트 라인(Bit0, Bit1, Bit2)은 서로 교대로 형성되어 있음을 알 수 있다. 공통 소스 라인(Common Source 0, Common Source 1, Common Source 2)과 비트 라인(Bit0, Bit1, Bit2)은 채널 길이 방향(X축)과 같은 방향으로 서로 평행하게 달리고 있다. 도시하지 않았지만, 복수의 워드 라인(WL)과 복수의 선택 라인(SL)은 채널 길이 방향과 수직 방향(Y축)으로 서로 평행하게 달린다. 그래서 복수의 워드 라인(WL)과 복수의 선택 라인(SL)은 공통 소스 라인(Common Source 0, Common Source 1, Common Source 2)과 비트 라인(Bit0, Bit1, Bit2)과 서로 직교할 수 있다.
도 9와 도 10은 본 발명의 다른 실시 예에 비휘발성 메모리 소자의 단면도이다. 도 9와 도 10와 서로 유사한 구조를 갖는다.
도 9를 참조하면, 제1 트렌치(201)와 제2 트렌치(202) 사이에 선택 게이트(100)와 제1 및 제2 컨트롤 게이트(30a, 30b), 플로팅 게이트(20)가 형성된다. 제2 트렌치(202)와 제3 트렌치(203) 사이에 로직 게이트(600)을 형성된다. 로직 게이트(600)의 하부에는 웰 영역(83)이 추가 형성된다. 기판(1)에 저농도 도핑 영역(40, 50, 60, 81, 82)을 형성된다. 저농도 도핑 영역(81, 82)는 웰 영역(83) 내에 형성된다. 그리고 선택 게이트(100), 제1 및 제2 컨트롤 게이트(30a, 30b), 로직 게이트(600)의 측면에 스페이서(102a, 102b, 34a, 34b, 602a, 602b)를 형성된다. 여기서, 선택 게이트(100)의 스페이서(102b)와 제1 컨트롤 게이트(30a)의 스페이서(34a)가 서로 이격된다. 고농도 소스/드레인 영역(70, 80, 85, 86) 및 실리사이드(91, 92, 93, 94, 95, 96, 97, 98)이 형성된다. 금속 배선(1000)과 연결된 복수의 컨택 플러그(42, 52, 62)가 형성된다.
그러나 도 10을 참조하면, 선택 게이트(100)의 스페이서(102b)와 제1 컨트롤 게이트(30a)의 스페이서(34a)가 서로 접촉한다. 이렇게 구성하여도 선택 게이트의 구동에 따라 누설전류의 패스를 차단할 수 있어 누설 전류 발생을 방지할 수 있다.
도 11 내지 도 19는 본 발명의 비휘발성 메모리 소자의 제조 공정도면이다.
도 11을 참조하면, 기판(1)에 제1 웰 영역(2)과 제2 웰 영역(3)을 형성한다. 기판(1)과 제2 웰 영역(3)은 서로 같은 타입의 도전형이고, 제1 웰 영역(2)은 기판(1)과 제2 웰 영역(3)을 전기적으로 분리하기 위해 다른 도전형으로 도핑되는 영역이다.
그리고 기판(1)에 단위 메모리 셀을 인접한 셀과 전기적으로 분리하도록 트렌치(201, 202, 203)가 형성된다. 트렌치(201, 202, 203)는 절연 물질이 충진된 얕은 트렌치 아이솔레이션(STI)을 말할 수 있다.
기판(1) 상에 플로팅 게이트 절연막(터널링 산화막)(22)과 도전막의 일종인 제1 폴리 실리콘(200)를 순서대로 증착한다. 플로팅 게이트 절연막(22)과 제1 폴리 실리콘(200)의 증착 두께는 서로 상이하다. 제1 폴리 실리콘(200)의 두께가 휠씬 더 두껍게 형성되며, 이러한 두께는 플로팅 게이트(20)의 식각 선택 비를 결정하는 요소가 된다. 제1 폴리 실리콘(200)가 나중에 플로팅 게이트(20)가 된다.
그리고 플로팅 게이트를 형성할 부위에만 하드 마스크(230)를 형성한다. 하드 마스크(230)는 산화막이나 질화막 또는 산화막과 질화막을 조합하여 사용할 수 있으며, 통상 하드 마스크(230)의 두께는 플로팅 게이트(20)의 두께에 의해 결정될 수 있다.
본 발명의 실시 예에 따르면 소스 영역(40)과 플로팅 게이트(20) 사이에 선택 게이트(100)가 더 형성된다. 그래서 도 11에 도시한 바와 같이 제1 트렌치(201)와 제2 트렌치 사이(202) 길이가 제2 트렌치(202)와 제3 트렌치 사이(203) 길이보다 더 길다. 다시 말해 선택 게이트(100)가 더 형성될 수 있도록 종래보다 액티브 영역 길이가 더 연장되게 형성된다. 그리고 선택 게이트(100)가 더 형성되기 때문에, 플로팅 게이트(230)는 제2 트렌치(202)에 치우쳐서 형성되는 것이 좋다.
도 12에 따르면, 하드 마스크(230)를 이용하여 제1 폴리 실리콘(200)를 식각하여 플로팅 게이트(20)를 형성한다. 하드 마스크(230)은 산화막 또는 질화막일 수 있다. 또는 산화막과 질화막을 스택해서 사용할 수 있다.
이후 도 13과 같이 기판(1) 표면과 플로팅 게이트(20)의 측면, 하드 마스크(230)의 표면에 유전막(300)을 형성한다. 유전막(300)은 실리콘 산화막이나 실리콘 질화막일 수 있고, 이들을 조합한 산화막 - 질화막 - 산화막(ONO 절연막)과 같은 다중 막일 수 있다.
그런 다음 도 14과 같이 기판(1)위에 형성된 유전막을 제거한다. 따라서 플로팅 게이트(20) 및 하드 마스크(230)의 표면에만 유전막(300)이 형성되게 된다.
다음에는 선택 게이트, 컨트롤 게이트, 로직 게이트를 형성하는 과정이 수행된다.
도 15를 참조하면, 선택 게이트가 형성될 기판 위에는 고전압 게이트 절연막(HV Gox, 110)를 증착하고 로직 게이트가 형성될 기판 위에는 로직 게이트 절연막(400)를 각각 형성한다. 그런 다음 플로팅 게이트(20)의 상부와 측벽, 기판을 덮도록 도전막의 일종인 제2 폴리 실리콘(500)을 형성하는 과정이 수행된다. 제2 폴리 실리콘(500)은 선택 게이트, 컨트롤 게이트, 로직 게이트를 형성하는 두께로 형성한다. 이후 선택 게이트와 로직 게이트의 패터닝을 위한 마스크 패턴(510, 520)을 형성한다. 마스크 패턴(510, 520)은 산화막, 질화막 또는 산화막/질화막 스택된 절연막을 이용해서 형성할 수 있다.
도 16을 참조하면 마스크 패턴(510, 520)을 이용하여 선택 게이트(100)와 로직 게이트(600)를 형성한다. 이때 선택 게이트(100)와 로직 게이트(600)의 제2 폴리 실리콘(500)을 식각하는 동안 컨트롤 게이트 도전막(폴리 실리콘)이 식각될 수 있다.
이상의 공정 단계들이 수행되면, 제1 트렌치(201)와 제2 트렌치(202) 사이에 선택 게이트(100)와 제1, 제2 컨트롤 게이트(30a, 30b), 플로팅 게이트(20)가 형성되게 된다. 제2 트렌치(202)와 제3 트렌치(203) 사이에 로직 게이트(600)을 형성한다. 선택 게이트(100)는 기판(1)에서 누설 전류를 차단하는 역할을 한다.
도 17에 도시된 바와 같이, 기판(1)에 저농도 도핑 영역(40, 50, 60, 81, 82)을 형성한다. 로직 게이트(600)의 하부에는 웰 영역(83)이 추가 형성된다. 저농도 도핑 영역(81, 82)는 웰 영역(83) 내에 형성된다. 그리고 선택 게이트(100), 제1 및 제2 컨트롤 게이트(30a, 30b), 로직 게이트(600)의 측면에 스페이서(102a, 102b, 34a, 34b, 602a, 602b)를 형성한다. 스페이서가 형성될 때 도 16에 사용되었던 마스크 패턴(510, 520)은 제거된다.
그리고 도 18에 도시된 바와 같이 고농도 소스/드레인 영역(70, 80, 85, 86)을 형성하고, 실리사이드(91, 92, 93, 94, 95, 96, 97, 98)를 형성한다.
도 19과 같이 금속 배선(1000)과 연결하기 위해 컨택 플러그(42, 52, 62)를 형성한다.
이와 같은 제조공정에 따라 메모리 소자의 액티브 영역에 선택 게이트(100)를 형성할 수 있고, 선택 게이트(100)은 메모리 소자의 오프 상태 시 누설전류의 발생을 방지한다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
1: 기판
2: 제1 웰 영역
3: 제2 웰 영역
10: 액티브 영역
20: 플로팅 게이트
22: 플로팅 게이트 절연막
30a: 제1 컨트롤 게이트
30b: 제2 컨트롤 게이트
32a, 32b: 제1, 제2 컨트롤 게이트 절연막
34a, 34b: 컨트롤 게이트 스페이서
40: 소스 영역
50: 드레인 영역
42, 52: 컨택 플러그
100: 선택 게이트
102a, 102b: 선택 게이트 스페이서
60: 제1 도핑영역
70, 80: 제2 도핑영역
91, 92, 93, 94, 95: 실리사이드
201, 202, 203: 제1 내지 제3 트렌치
200: 제1 폴리-실리콘
300: 유전막
500: 제2 폴리- 실리콘
600: 로직 게이트

Claims (21)

  1. 기판 상에 형성된 셀 영역;
    상기 셀 영역에서 채널 길이 방향으로 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이에 형성된 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 셀;
    상기 소스 영역과 상기 플래시 셀 사이에 형성된 선택 게이트;
    상기 선택 게이트를 연결하는 선택 라인;
    상기 컨트롤 게이트를 연결하는 워드 라인;
    상기 소스 영역과 연결된 공통 소스 라인;
    상기 드레인 영역과 연결된 비트 라인;
    상기 셀 영역에 형성된 복수의 더미 플로팅 게이트 패턴;
    상기 복수의 더미 플로팅 게이트 패턴 사이에 형성된 연장 컨트롤 게이트; 및
    상기 연장 컨트롤 게이트 상에 형성된 컨트롤 게이트 컨택 플러그를 포함하는, 비휘발성 메모리 소자.
  2. 제 1 항에 있어서,
    상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 선택 게이트의 길이는 상기 플로팅 게이트의 길이 보다 길게 형성되고,
    상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 플로팅 게이트의 길이는 상기 컨트롤 게이트의 길이보다 작은 비휘발성 메모리 소자.
  3. 제 1 항에 있어서,
    상기 컨트롤 게이트의 너비는 상기 선택 게이트의 너비보다 크게 형성되는 비휘발성 메모리 소자.
  4. 제 1 항에 있어서,
    상기 선택 게이트에 연결된 확장 선택 게이트를 더 포함하고,
    상기 확장 선택 게이트에 선택 게이트 컨택 플러그가 형성되는 비휘발성 메모리 소자.
  5. 제 1 항에 있어서,
    상기 컨트롤 게이트의 스페이서와 상기 선택 게이트의 스페이서는 서로 이격되거나 또는 서로 접촉하는 비휘발성 메모리 소자.
  6. 제 1 항에 있어서,
    상기 기판 표면을 기준으로 상기 선택 게이트의 높이는 상기 컨트롤 게이트의 높이보다 낮게 형성되는 비휘발성 메모리 소자.
  7. 제 1 항에 있어서,
    상기 선택 라인과 상기 워드 라인은 서로 평행하고,
    상기 공통 소스 라인과 상기 비트 라인은 서로 평행하고,
    상기 선택 라인과 상기 워드 라인은 상기 공통 소스 라인과 상기 비트 라인과 직교하는 비휘발성 메모리 소자.
  8. 제 1 항에 있어서,
    상기 플래시 셀과 상기 선택 게이트 사이에 형성된 저농도 도핑 영역을 더 포함하는 비휘발성 메모리 소자.
  9. 제 1 항에 있어서,
    평면도 관점에서, 상기 플래시 셀은 상기 컨트롤 게이트에 복수개의 상기 플로팅 게이트가 배열되는 것을 특징으로 하는 비휘발성 메모리 소자.
  10. 제 4 항에 있어서,
    상기 선택 게이트의 가로 너비보다 상기 확장 선택 게이트의 가로 너비가 더 큰 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 기판 상에 형성된 셀 영역;
    상기 셀 영역에서 채널 길이 방향으로 형성된 소스 영역 및 드레인 영역;
    상기 소스 영역 및 드레인 영역 사이에 형성된 플로팅 게이트와 컨트롤 게이트를 포함하는 플래시 셀;
    상기 소스 영역과 상기 플래시 셀 사이에 형성된 선택 게이트;
    상기 선택 게이트에 연결된 확장 선택 게이트;
    상기 셀 영역에 형성된 복수의 폴리-실리콘 패턴;
    상기 복수의 폴리-실리콘 패턴 사이에 형성된 연장 컨트롤 게이트; 및
    상기 연장 컨트롤 게이트 상에 형성된 컨트롤 게이트 컨택 플러그를 포함하는, 비휘발성 메모리 소자.
  12. 제 11 항에 있어서,
    상기 컨트롤 게이트는 제1 컨트롤 게이트 및 제2 컨트롤 게이트를 포함하고,
    상기 제1 컨트롤 게이트 및 제2 컨트롤 게이트는 서로 연결되며,
    상기 플로팅 게이트를 둘러싸도록 형성되며,
    상기 제 1 및 제2 컨트롤 게이트의 폭은 서로 동일한 비휘발성 메모리 소자.
  13. 제 11 항에 있어서,
    상기 기판과 상기 플로팅 게이트 사이에 플로팅 게이트 절연막;
    상기 기판과 상기 컨트롤 게이트 사이에 컨트롤 게이트 절연막; 및
    상기 기판과 상기 선택 게이트 사이에 선택 게이트 절연막을 더 포함하는 비휘발성 메모리 소자.
  14. 제 11 항에 있어서,
    상기 컨트롤 게이트의 너비는 상기 선택 게이트의 너비보다 크게 형성되는 비휘발성 메모리 소자.
  15. 제 11 항에 있어서,
    상기 확장 선택 게이트에 선택 게이트 컨택 플러그가 형성되는 비휘발성 메모리 소자.
  16. 제 11 항에 있어서,
    상기 컨트롤 게이트의 측면에 형성된 컨트롤 게이트 스페이서; 및
    상기 선택 게이트의 측면에 선택 게이트 스페이서를 더 포함하는 비휘발성 메모리 소자.
  17. 제 16 항에 있어서,
    상기 컨트롤 게이트 스페이서와 상기 선택 게이트 스페이서는 서로 이격되는 비휘발성 메모리 소자.
  18. 제 16 항에 있어서,
    상기 컨트롤 게이트 스페이서와 상기 선택 게이트 스페이서는 서로 접촉하는 비휘발성 메모리 소자.
  19. 제 11 항에 있어서,
    상기 기판 표면을 기준으로 상기 선택 게이트의 높이는 상기 컨트롤 게이트의 높이보다 낮게 형성되는 비휘발성 메모리 소자.
  20. 제 11 항에 있어서,
    상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 선택 게이트의 길이는 상기 플로팅 게이트의 길이 보다 길게 형성되고,
    상기 채널 길이 방향과 직교하는 방향을 기준으로, 상기 플로팅 게이트의 길이는 상기 컨트롤 게이트의 길이보다 작은 비휘발성 메모리 소자.
  21. 제 1 항 또는 제 11 항에 있어서,
    상기 복수의 더미 플로팅 게이트 패턴 또는 상기 복수의 폴리-실리콘 패턴의 장축 방향은 상기 플로팅 게이트의 장축 방향 또는 상기 컨트롤 게이트의 장축 방향과 수직인, 비휘발성 메모리 소자.
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