KR20050005057A - 비휘발성 반도체 소자 및 그 제조방법 - Google Patents
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Abstract
스플릿 게이트형 플래시 메모리 셀 구동시, 프로그램 효율을 극대화하고 소모 전류를 감소시킬 수 있는 비휘발성 반도체 소자 및 그 제조방법이 개시된다.
이를 위하여 본 발명에서는, 공통 소스 영역을 사이에 두고 그 양측 기판 상으로는 각각 플로팅 게이트가 배치되고, 상기 플로팅 게이트 상에는 절연막을 개재해서 선택 및 컨트롤 게이트로 사용될 워드 라인이 적층되는 구조의 메모리 셀을 갖는 비휘발성 반도체 소자에 있어서, 상기 소스 영역 인접부의 상기 플로팅 게이트 끝단부가 상기 기판 내의 채널 영역까지 길게 연장되고, 상기 플로팅 게이트 사이의 소스 영역 상에는 상기 워드 라인과 이격되도록 도전성 플러그가 형성되어 있는 구조의 비휘발성 반도체 소자가 제공된다.
상기 구조로 플래시 메모리 셀을 제조할 경우, 플로팅 게이트의 구조 변경으로 인해 핫 일렉트론 주입이 버티컬과 레터럴 양 방향에서 이루어질 뿐 아니라 플로팅 게이트 사이의 도전성 플러그를 이용해서는 커플링 비를 증가시킬 수 있으므로, 프로그램 동작시 핫 일렉트론 주입 효율을 높일 수 있고, 기존 셀 대비 동작 전압을 낮게 가져가면서도 프로그램 효율을 극대화할 수 있게 된다.
Description
본 발명은 비휘발성 반도체 소자 및 그 제조방법에 관한 것으로, 특히 스플릿 게이트형(split gate type) 플래시 메모리 셀의 플로팅 게이트 구조를 변경하여, 상기셀이 내장된 모스(MOS) 소자 구동시 프로그램 효율을 극대화하고, 소모 전류를 감소시킬 수 있도록 한 비휘발성 반도체 소자 및 그 제조방법에 관한 것이다.
플래시 메모리 셀이 내장된 비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 메모리 카드, 디지털 카메라, 보이스/오디오 리코더, 네트워킹 및 셀룰러 폰 등의 다양한 분야에서 그 응용 범위를 확대하고 있다.
이러한 비휘발성 반도체 소자는 다양한 형태의 메모리 셀을 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 셀과 노어형 비휘발성 메모리 셀은 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있으며, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이중 노어형 소자는 하나의 비트 라인에 다수의 메모리 셀 트랜지스터가 병렬로 연결되고, 소스와 비트 라인에 연결되는 드레인 사이에 하나의 셀 트랜지스터만이 연결되도록 이루어져 메모리 셀의 전류가 증대되고 고속 동작이 가능하다는 특징을 갖는 반면, 메모리 셀이 비트 라인에 병렬 연결되므로 선택 셀을 읽을 때 공통 비트 라인의 이웃된 셀이 과잉 소거되어져 메모리 셀 트랜지스터의 문턱전압(이하, Vth라 한다)이 비 선택 셀의 컨트롤 게이트에 인가되는 전압(예컨대, 0V)보다 낮아지면 선택 셀의 온/오프에 관계없이 전류가 흘러 모든 셀이 온 셀로 읽혀지는 오동작이 발생하는 것으로 알려져 있다.
상기 오동작 발생을 구조적으로 피할 목적으로 드레인과 소스 사이에 한 개의 트랜지스터(예컨대, 선택 게이트의 트랜지스터)를 추가로 더 형성시켜 두 개의 트랜지스터가 한 개의 메모리 셀을 구성하는 방식으로 소자 설계를 이루는 기술이 제안된 바 있으나, 이 경우는 한 개의 메모리 셀에 두 개의 트랜지스터가 구비되도록 플래시 메모리 셀이 구성되므로 칩 사이즈 축소에 한계가 따르게 되어 고집적화를 이룰 수 없다는 단점이 발생된다.
이를 개선코자 최근에는 워드 라인(선택 게이트와 컨트롤 게이트)이 전자를 담고 있는 플로팅 게이트의 상단과 측벽에 걸쳐 형성되는 일명, 스플리트 게이트형이라 불리는 방식으로 소자 설계를 이루고 있다.
도 1에는 그 일 예로서, SST(Silicon storage technology)사에 의해 제안된 비휘발성 반도체 소자의 플래시 메모리 셀 구조를 보인 단면도가 제시되어 있다.
도 1을 참조하여 종래의 스플리트 게이트형 플래시 메모리 셀 구조를 살펴보면 다음과 같다. 즉, 반도체 기판(10)의 액티브영역 상에는 게이트 절연막(12)을 개재하여 플로팅 게이트(14)가 서로 소정 간격 이격되어 쌍으로 형성되고, 상기 플로팅 게이트(14)와 기판(10) 상의 소정 부분에 걸쳐서는 이들 게이트들(14)과 각각 절연되도록 선택 및 컨트롤 게이트의 역할을 담당하는 워드 라인(20)이 쌍으로 형성되며, 상기 플로팅 게이트(14) 사이의 기판(10) 내부에는 소스 영역(22)이 형성되고, 상기 소스 영역(22)과 일정 간격 이격된 지점의 기판(10) 내부에는 상기 워드 라인(20)과 소정 부분 오버랩되도록 드레인 영역(14)이 형성되는 구조로 이루어져, 상기 메모리 셀이 선택 게이트 트랜지스터(Ⅰ)와 메모리 게이트 트랜지스터(Ⅱ)로 동작하도록 구성되어 있다.
이때, 플로팅 게이트(14)와 워드 라인(20)은 아이솔레이션 산화막(16)과 데이터 소거를 위한 터널산화막(8)에 의해 절연되며, 채널 길이는 플로팅 게이트(14) 하부에 형성되는 채널 영역과 워드 라인(20) 하부에 형성되는 채널 영역이 소스와 드레인 영역(22),(24) 사이에서 직렬 연결된 길이로 정의된다.
따라서 상기 구조의 메모리 셀 트랜지스터는 데이터 저장(program)과 소거(erase) 및 판독(read) 작업과 관련된 일련의 소자 동작이 다음과 같은 방식으로 이루어진다.
먼저 데이터 저장과 관련된 프로그램을 살펴본다. 메모리 셀의 소스 영역(22)에 고전압을 인가하면 상기 전압에 의한 커플링(coupling)에 의해 플로팅 게이트(14)가 소정의 전압으로 유기되고, 이때 워드 라인(20)에 소정의 전압(워드 라인과 채널에 의해 형성되는 트랜지스터의 Vth 보다 높은 전압)을 인가하여 소스와 드레인 사이에 채널을 형성하면, HEI(Hot Electron Injection) 방식에 의해 드레인 영역(24)에서 발생된 전자들이 플로팅 게이트(14) 내로 주입된다. 그 결과, 프로그램이 이루어져 이레이즈된 셀에 데이터가 기록된다. 이때, 워드 라인(20)에 인가되는 전압을 적절히 조절하면 플로팅 게이트(14) 에지 부근의 전계(electric field)를 크게 할 수 있게 되므로 프로그램 효과를 증가시킬 수 있게 된다.
이처럼 플로팅 게이트(14) 내에 전자들이 채워지면 이 전자들로 인해 메모리 셀의 Vth가 올라가게 되고, 이 상태에서 워드 라인(20)의 컨트롤 게이트에 기준전압을 공급하여 셀을 읽으면 높은 Vth로 인해 채널 형성이 이루어지지 않아 전류가 흐르지 못하므로 한가지 상태를 기억할 수 있게 된다.
다음으로 데이터 소거와 관련된 이레이즈를 살펴본다. 드레인 영역(24)과 소스 영역(22)에 Vss(0V)를 인가한 상태에서 메모리 셀의 워드 라인(20)에 고전압을 인가하면 워드 라인(20)과 플로팅 게이트(14) 사이의 전계에 의해 플로팅 게이트(14) 내의 전자들이 터널산화막(18)을 통해 FN(Fowler-Nordheim tunnel)터널링 방식으로 워드 라인(20)쪽으로 빠져나가게 된다. 그 결과, 데이터 소거가 이루어지게 된다.
이렇게 되면 플로팅 게이트(14) 내에 전자가 없어 셀의 Vth가 낮아지게 되고, 이 상태에서 워드 라인(20)의 컨트롤 게이트에 기준전압을 공급하여 셀을 읽으면 낮은 Vth로 인해 채널이 형성되어져 전류가 흐르게 되므로 처음과는 다른 한가지 상태를 기억할 수 있게 된다.
따라서, 상기 구조의 메모리 셀에서는 데이터 판독이 선택 셀의 비트 라인과 워드 라인에 적정 전압을 인가하여 메모리 셀 트랜지스터에 흐르는 전류의 유·무를 구별해 주는 방식으로 이루어지게 된다.
그러나 도 1의 구조를 가지도록 플래시 메모리 셀을 설계하면, 칩 사이즈 축소 측면에서는 기존대비(드레인과 소스 사이에 한 개의 트랜지스터를 추가로 더 형성시켜 두 개의 트랜지스터가 한 개의 메모리 셀을 구성하는 방식) 유리하나, 메모리 셀 구조상 프로그램시 핫 일렉트론 주입(hot electron injection)이 버티컬(vertical) 방향에 한정되므로 프로그램 효율을 향상시키는데 제약이 따르게 된다.
이로 인해, 현재는 워드 라인에 인가되는 전압 조절을 통해 플로팅 게이트 에지 부근의 전계를 크게 해 주는 방식으로 프로그램 효율을 증가시키고 있는데, 이 경우메모리 셀 구동시 고전압이 요구되어져 프로그램 동작시 소모 전류가 증가하는 또 다른 문제가 야기되므로 이에 대한 개선책이 시급하게 요구되고 있다.
본 발명의 목적은, 프로그램시 레터럴과 버티컬 양 방향으로의 핫 일렉트론 주입이 가능하도록 플로팅 게이트 구조를 변경하고, 이들 한 쌍의 플로팅 게이트 사이에는 별도의 도전성 플러그를 더 구비시켜 이것이 프로그램시 커플링 비(coupling ratio)를 증가시키는 역할을 하도록 소자 설계를 이루므로써, 프로그램 동작시 인가 전압을 낮추고 프로그램 효율을 극대화할 수 있도록 한 비휘발성 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은, 상기 구조의 비휘발성 반도체 소자를 효과적으로 제조할 수 있는 제조방법을 제공함에 있다.
도 1은 종래의 스플릿 게이트형 플래시 메모리 셀 구조를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 스플릿 게이트형 플래시 메모리 셀 구조를 도시한 단면도이다.
도 3a 내지 도 3g는 도 2의 플래시 메모리 셀 제조방법을 나타낸 공정순서도이다.
* 도면의 주요부분에 대한 부호의 설명 *
10: 반도체 기판 12: 게이트 절연막
14: 플로팅 게이트 16: 아이솔레이션 산화막
18: 터널산화막 20: 워드 라인
20': 도전성 플러그 22: 소스 영역
24: 드레인 영역
상기 목적을 달성하기 위하여 본 발명에서는, 액티브영역과 소자분리영역을 포함하는 기판 상의 액티브영역에 쌍으로 형성된 플로팅 게이트와, 상기 플로팅 게이트와 절연되어 쌍으로 형성되며, 선택 게이트와 컨트롤 게이트로 사용되는 워드 라인 및 상기 쌍으로 형성된 플로팅 게이트 사이의 상기 기판 내에 형성된 소스 영역을 포함하는 비휘발성 반도체 소자에 있어서, 상기 소스 영역 인접부의 상기 플로팅 게이트 끝단부가 상기 기판 내의 채널 영역까지 길게 연장되고, 상기 플로팅 게이트 사이의 상기 소스 영역 상에는 상기 쌍으로 형성된 워드 라인과 이격되도록 도전성 플러그가 별도 더 형성되어 있는 구조의 비휘발성 반도체 소자가 제공된다.
이때, 상기 워드 라인과 도전성 플러그는 동일 막질로 동시에 형성하는 것이 바람직하며, 적용 가능한 막질로는 폴리실리콘막, 폴리사이드막, "폴리사이드막/ARL"의 적층 구조 등을 들 수 있다.
상기 다른 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 커플링 산화막을 형성하는 단계와, 상기 커플링 산화막과 상기 기판을 일정 두께 선택 식각하여 요홈부를 형성하는 단계와, 상기 요홈부 하단의 상기 기판 내에 소스 영역을 형성하는 단계와, 상기 요홈부의 내측면을 따라 산화막을 형성하는 단계와, 상기 결과물 상에 제 1 도전막과 산화방지막을 순차 형성하는 단계와, 상기 산화방지막을 선택 식각하는 단계와, 열산화 공정으로 상기 산화방지막이 제거된 부분에만 선택적으로 아이솔레이션 산화막을 형성한 후, 상기 잔존 산화방지막을 제거하는 단계와, 상기 아이솔레이션 산화막을 마스크로 해서 상기 제 1 도전막을 건식식각하여 일측 끝단부가 상기 요홈부 깊이 만큼 길어진 구조의 플로팅 게이트를 형성하는 단계와, 상기 결과물 상에 터널산화막과 제 2 도전막을 순차 형성하는 단계 및 상기 제 2 도전막을 선택 식각하여, 도전성 플러그와 워드 라인을 동시에 형성하는 단계를 포함하는 비휘발성 반도체 소자 제조방법이 제공된다.
상기 구조로 플래시 메모리 셀을 제조할 경우, 소스 영역쪽의 플로팅 게이트 끝단부가 채널 영역까지 길게 연장되어 있어 이 연장부를 통해서도 핫 일렉트론 주입이 가능하게 되므로, 프로그램시 버티컬과 레터럴 양 방향으로의 핫 일렉트론 주입이 모두 가능하게 된다. 또한, 메모리 셀의 소스 영역에 고전압을 인가하면 상기 전압에 의한 커플링에 의해 플로팅 게이트 뿐만 아니라 도전성 플러그도 함께 소정의전압으로 유기되므로, 프로그램시 커플링 비가 증가된 효과를 얻을 수 있게 된다. 이로 인해, 핫 일렉트론 주입 효율을 기존대비 높일 수 있게 되므로 메모리 셀 구동시(특히, 프로그램 동작시) 동작 전압을 낮출 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있을 정도로 상세히 설명한다.
도 2는 본 발명의 실시예에 따른 스플릿 게이트형 플래시 메모리 셀 구조를 보인 단면도이다. 이를 참조하여 본 발명에서 제안된 플래시 메모리 셀 구조를 구체적으로 살펴보면 다음과 같다.
반도체 기판(10) 상의 액티브영역에는 소스 영역(22)을 사이에 두고 그 양측에 플로팅 게이트(14)가 쌍으로 형성되어 있고, 상기 플로팅 게이트(14) 상에는 산화막(16),(18)을 개재해서 선택 및 컨트롤 게이트로 사용될 워드 라인(20)이 적층되어 있으며, 상기 플로팅 게이트(14) 사이의 소스 영역(22) 상에는 상기 워드 라인(20)과 이격되도록 플러그 형상의 도전성 플러그(20')가 형성되어 있다.
이때, 상기 플로팅 게이트(14)는 기판(10) 내에 기 형성되어 있던 요홈부(h)로 인해 소스 영역(22) 인접부의 일측 끝단부가 요홈부(h)의 깊이만큼 즉, 채널 영역 아래까지 길게 연장된 구조로 설계되며, 주로 폴리실리콘이나 폴리사이드 재질로 형성된다.
상기 플로팅 게이트(14)와 워드 라인(20) 간의 절연은 아이솔레이션 절연막(16)과 터널산화막(18)에 의해 이루어지며, 도전성 플러그(20')와 소스 영역(22) 간에는터널산화막(18)이 개재되어 있다. 터널산화막(18)으로는 열산화막의 단층 구조나 "열산화막/CVD 산화막"의 적층 구조가 사용된다.
여기서, 상기 워드 라인(20)과 도전성 플러그(20')는 같은층에 동시에 형성된 것으로 폴리실리콘이나 폴리사이드 재질로 형성할 수도 있고, 폴리사이드막 상에 P-SiON 재질의 ARL이 별도 더 형성되어 있는 구조로 형성할 수도 있다. 미설명 참조번호 24는 드레인 영역을 나타낸다.
따라서, 상기 구조의 플래시 메모리 셀은 도 3a 내지 도 3g에 도시된 공정순서도에서 알 수 있듯이 다음의 제 7 단계 공정을 거쳐 제조된다.
제 1 단계로서, 도 3a와 같이 반도체 기판(10) 상의 소자분리영역에 필드산화막(미도시)을 형성하여 액티브영역을 정의한 다음, 기판(10) 상의 액티브영역에 커플링 산화막(12a)을 형성한다. 이어, 상기 커플링 산화막(12a) 상에 소스 영역 형성부를 한정하는 포토레지스터 재질의 제 1 마스크 패턴(13a)을 형성하고, 이를 이용해서 커플링 산화막(12a)과 기판(10)을 일정 두께 선택 식각하여 기판(10) 내에 요홈부(h)를 형성한다. 이때 상기 요홈부(h)는 Vth 이온주입시 기판 내로 주입되는 불순물의 Rp(projection range)보다 조금 더 깊은 깊이로 형성하는 것이 바람직하다. 이와 같이 메모리 셀 형성부의 기판(10) 표면을 인위적으로 일정 두께 먼저 선택 식각한 것은 플로팅 게이트를 레터럴과 버티컬 양 방향으로의 핫 캐리어 주입이 가능한 구조로 만들기 위함이다. 그후, 상기 결과물 상으로 고농도 불순물을 이온주입한다. 그 결과, 제 1 마스크 패턴(13a)에 의해 마스킹 되지 않은 기판(10) 내의 요홈부(h) 하단에만 선택적으로 소스 영역(22)이 형성된다.
제 2 단계로서, 도 3b와 같이 제 1 마스크 패턴(13a)을 제거하고, 열산화 공정이나 화학기상증착(CVD) 공정을 이용하여 상기 결과물 상에 얇은 두께의 산화막(12b)을 형성한다. 이 경우, 커플링 산화막(12a) 상에도 얇은 두께의 산화막 성장이 이루어지기는 하나 그 증착 두께가 미미하므로, 여기서는 편의상 요홈부(h)의 내측면 즉, 실리콘 기판(10)의 표면을 따라 형성되는 막질만을 도시해 놓았다. 이어, 상기 산화막(12a),(12b) 상에 폴리실리콘이나 폴리사이드 재질의 제 1 도전막(14a)과 질화막 재질의 산화방지막(15)을 순차 형성하고, 그 위에 플로팅 게이트가 형성될 부분을 한정하는 포토레지스트 재질의 제 2 마스크 패턴(13b)을 형성한 후, 이를 이용해서 상기 산화방지막(15)을 식각한다. 이때, 참조번호 12a와 12b로 표시된 산화막은 메모리 셀 구동시 게이트 절연막으로 사용될 막질이므로 이후의 공정 단계 설명부터는 이를 묶어 참조번호 12의 게이트 절연막이라 칭한다.
제 3 단계로서, 도 3c와 같이 제 2 마스크 패턴(13b)을 제거하고, 상기 산화방지막(15)을 마스크로 이용하여 산화 공정을 실시한다. 그 결과, 산화방지막(15)에 의해 마스킹되지 않은 부분에만 선택적으로 아이솔레이션 산화막(16)이 형성된다.
제 4 단계로서, 도 3d와 같이 산화방지막(15)을 제거하고, 상기 아이솔레이션 산화막(16)을 마스크로 이용해서 제 1 도전막(14a)을 건식식각하여 폴리실리콘이나 폴리사이드 재질의 플로팅 게이트(14)를 형성한 다음, 세정 공정을 실시하여 플로팅 게이트(14) 좌·우측의 기판(10) 표면을 노출시킨다. 이때, 상기 플로팅 게이트(14)는 기 형성된 요홈부(h)로 인해 소스 영역(22) 인접부의 일측 끝단부가요홈부(h)의 깊이만큼 즉, 채널 영역 아래까지 길게 연장된 구조를 가지게 된다. 이어, 산화 공정을 실시하여 플로팅 게이트(14)의 양 측벽을 포함한 기판(10) 상에 얇은 두께의 터널산화막(18)을 형성한다. 이때, 상기 터널산화막(18)은 열산화막의 단층 구조로 형성할 수도 있고, 반면 열산화막과 CVD 산화막이 적층되는 구조로 형성할 수도 있다.
제 5 단계로서, 도 3e와 같이 상기 터널산화막(18) 상에 제 2 도전막(20a)을 형성하고, 그 위에 워드 라인 형성부와 도전성 플러그 형성부를 한정하는 PEOX 재질의 제 3 마스크 패턴(13c)을 형성한다. 이때, 상기 제 2 도전막(20a)은 폴리실리콘이나 폴리사이드 재질로 형성할 수도 있고, 폴리사이드막 위에 P-SiON 재질의 비반사코팅막(이하, ARL이라 한다)이 별도 더 적층된 구조로 형성할 수도 있다. 이와 같이 폴리사이드 막질 위에 ARL을 별도 더 형성한 것은 소자의 디자인 룰이 축소되면서 하부막의 반사도가 심하면 패턴이 제대로 형성되지 않는 문제가 발생되므로 이를 해결하기 위해 하부막의 반사도를 낮추어 주는 막을 먼저 증착한 후 포토 공정을 진행하면 원하는 형상의 단면 프로파일을 깨끗하게 형성할 수 있기 때문이다.
제 6 단계로서, 도 3f와 같이 제 3 마스크 패턴(13c)을 하드 마스크로 해서 제 2 도전막(20a)을 건식식각하여 도전성 플러그(20')와 선택 및 컨트롤 게이트로 사용될 워드 라인(20)을 동시에 형성한다. 이어, 제 3 마스크 패턴(13c)을 제거하고, 드레인 영역 형성부를 한정하는 포토레지스트 재질의 제 4 마스크 패턴(13d)을 형성한 다음, 상기 결과물 상으로 고농도 불순물을 이온주입하여 기판(10) 내에 드레인 영역(24)을 형성한다.
제 7 단계로서, 도 3g와 같이 제 4 마스크 패턴(13d)을 제거하고, 상기 결과물 상에 "산화막/질화막" 적층 구조의 막질을 증착한 후 이를 전면 에치백하여 워드 라인(20)과 도전성 플러그(20')의 양 측벽에 절연 스페이서(26)를 형성하므로써, 본 공정 진행을 완료한다.
상기 공정에 의거하여 도 2의 구조로 플래시 메모리 셀을 제조할 경우, 소스 영역(22) 인접부의 플로팅 게이트(14) 끝단부를 통해서도 핫 일렉트론이 주입되므로, 프로그램 동작시 버티컬(↑e)과 레터럴(→e) 양 방향으로의 핫 일렉트론 주입이 모두 가능하게 된다.
게다가, 플로팅 게이트(14) 사이의 소스 영역(22) 상에 워드 라인과 동일 재질의 도전성 플러그(20')가 별도 더 형성되어 있어, 소스 영역(22)에 고전압을 인가하면 상기 전압에 의한 커플링에 의해 플로팅 게이트(14)와 도전성 플러그(20')가 함께 소정의 전압으로 유기되므로, 프로그램시 커플링 비가 증가된 효과를 얻을 수 있다.
커플링 비가 증가하면 프로그램 동작시 핫 일렉트론 주입 효율이 그 만큼 높아지게 되는데, 본 발명의 경우 핫 일렉트론 주입 또한 버티컬과 레터럴 양 방향 모두에서 이루어지고 있어, 프로그램 효율을 한층 더 극대화할 수 있게 된다. 그 결과, 프로그램시 인가하는 전압을 기존 셀 대비 낮출 수 있게 되므로 소모 전류를 줄일 수 있게 된다. 즉, 기존 셀 대비 동작 전압은 낮게 가져가면서도 프로그램 효율은 극대화할 수 있게 되는 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 소스 영역 인접부의 플로팅 게이트 끝단부가 채널 영역까지 길게 연장되어 있어, 버티컬과 레터럴 양 방향으로의 핫 일렉트론 주입이 가능할 뿐 아니라 플로팅 게이트 사이의 소스 영역 상에 형성된 도전성 플러그로 인해 커플링 비를 증가시킬 수 있으므로, 기존대비 핫 일렉트론 주입 효율을 높일 수 있고, 프로그램 효율을 극대화할 수 있으며, 프로그램 동작시 인가 전압을 낮출 수 있어 소모 전류를 감소시킬 수 있게 된다.
Claims (22)
- 액티브영역과 소자분리영역을 포함하는 반도체 기판 내의 액티브영역에 형성된 소스영역과;상기 소스영역을 사이에 두고 상기 기판 상의 액티브영역에 쌍으로 형성되며, 상기 소스영역 인접부의 일측 끝단부가 상기 기판 내의 채널 영역까지 길게 연장되도록 형성된 플로팅 게이트와;상기 플로팅 게이트와 절연되어 쌍으로 형성되며, 선택 게이트와 컨트롤 게이트로 사용되는 워드 라인 및상기 워드 라인과 이격되도록, 쌍으로 형성된 상기 플로팅 게이트 사이의 상기 소스영역 상에 형성된 도전성 플러그를 포함하는 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 워드 라인과 상기 도전성 플러그는 동일 재질의 막질로 동시에 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 2항에 있어서, 상기 워드 라인과 상기 도전성 플러그는 폴리실리콘막, 폴리사이드막, "폴리사이드막/ARL"의 적층 구조 중 선택된 어느 하나로 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 3항에 있어서, 상기 ARL은 P-SiON 재질로 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 워드 라인과 상기 도전성 플러그의 양 측벽에는 절연 스페이서가 더 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 플로팅 게이트는 폴리실리콘이나 폴리사이드 재질로 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 플로팅 게이트와 상기 워드 라인은 아이솔레이션 산화막과 터널산화막에 의해 절연된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 1항에 있어서, 상기 도전성 플러그와 상기 소스 영역 간에는 터널산화막이 개재된 것을 특징으로 하는 비휘발성 반도체 소자.
- 제 7항 또는 제 8항에 있어서, 상기 터널산화막은 열산화막의 단층 구조나 "열산화막/CVD 산화막"의 적층 구조로 형성된 것을 특징으로 하는 비휘발성 반도체 소자.
- 반도체 기판 상에 커플링 산화막을 형성하는 단계;상기 커플링 산화막과 상기 기판을 일정 두께 선택 식각하여 상기 기판 내에요홈부를 형성하는 단계;상기 요홈부 하단의 상기 기판 내에 소스 영역을 형성하는 단계;상기 요홈부의 내측면을 따라 산화막을 형성하는 단계;상기 결과물 상에 제 1 도전막과 산화방지막을 순차 형성하는 단계;상기 산화방지막을 선택 식각하는 단계;열산화 공정으로 상기 산화방지막이 제거된 부분에만 선택적으로 아이솔레이션 산화막을 형성한 후, 상기 잔존 산화방지막을 제거하는 단계;상기 아이솔레이션 산화막을 마스크로 해서, 상기 제 1 도전막을 건식식각하여 일측 끝단부가 상기 요홈부 깊이 만큼 길어진 형상의 플로팅 게이트를 형성하는 단계;상기 결과물 상에 터널산화막과 제 2 도전막을 순차 형성하는 단계; 및상기 제 2 도전막을 선택 식각하여, 도전성 플러그와 워드 라인을 동시에 형성하는 단계;를 포함하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 요홈부는 Vth 이온주입시 기판 내로 주입되는 불순물의 Rp(projection range)보다 깊게 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 산화막은 열산화 공정이나 화학기상증착 공정으로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 1 도전막은 폴리실리콘이나 폴리사이드 재질로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 산화방지막은 질화막 재질로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 플로팅 게이트 형성후 세정 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 터널산화막은 열산화막의 단층 구조나 "열산화막/CVD 산화막"의 적층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 도전막은 PEOX 재질의 하드 마스크를 이용해서 식각하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 도전막은 폴리실리콘이나 폴리사이드 재질의 단층 구조, 혹은 폴리사이드 막질 위에 ARL이 별도 더 형성되어 있는 적층 구조 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 18항에 있어서, 상기 ARL은 P-SiON 재질로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 10항에 있어서, 상기 제 2 도전막 식각후상기 워드 라인과 일정 부분 오버랩되도록 상기 기판 내에 드레인 영역을 형성하는 단계;상기 워드 라인과 상기 도전성 플러그의 양 측벽에 절연 스페이서를 형성하는 단계;를 더 포함하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 20항에 있어서, 상기 절연 스페이서는상기 결과물 상에 절연막을 증착하는 단계;상기 절연막을 전면 에치백하는 단계;를 포함하여 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
- 제 20항에 있어서, 상기 절연막은 "산화막/질화막" 적층 구조로 형성하는 것을 특징으로 하는 비휘발성 반도체 소자 제조방법.
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|---|---|---|---|---|
| KR100750195B1 (ko) * | 2006-09-21 | 2007-08-17 | 삼성전자주식회사 | 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 |
| US7560765B2 (en) | 2006-01-20 | 2009-07-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
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| KR20220170038A (ko) * | 2021-06-22 | 2022-12-29 | 주식회사 키파운드리 | 선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법 |
-
2003
- 2003-07-01 KR KR1020030044179A patent/KR20050005057A/ko not_active Application Discontinuation
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7560765B2 (en) | 2006-01-20 | 2009-07-14 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method of fabricating the same |
| KR100750195B1 (ko) * | 2006-09-21 | 2007-08-17 | 삼성전자주식회사 | 노아형 비휘발성 메모리 장치, 제조 방법 및 동작 방법 |
| US9070781B2 (en) | 2012-12-21 | 2015-06-30 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US9646977B2 (en) | 2012-12-21 | 2017-05-09 | SK Hynix Inc. | Nonvolatile memory device and method for fabricating the same |
| US9577059B2 (en) | 2013-06-13 | 2017-02-21 | SK Hynix Inc. | Non-volatile memory device and method of fabricating the same |
| US9691776B2 (en) | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| KR20220170038A (ko) * | 2021-06-22 | 2022-12-29 | 주식회사 키파운드리 | 선택 게이트를 포함하는 비휘발성 메모리 소자 및 그 제조방법 |
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