KR20220093350A - 집적 어셈블리 및 집적 어셈블리 형성 방법 - Google Patents
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Abstract
일부 실시형태는 교번하는 절연성 레벨 및 전도성 레벨의 수직 스택을 갖는 메모리 디바이스를 포함한다. 메모리 셀은 전도성 레벨을 따라 있다. 전도성 레벨은 제1 수직 두께를 포함하는 제어 게이트 영역을 갖고, 제1 수직 두께보다 작은 제2 수직 두께를 포함하는 라우팅 영역을 갖고, 제1 수직 두께와 제2 수직 두께 사이에 테이퍼형 전이 영역을 갖는다. 전하 차단 재료는 제어 게이트 영역에 인접해 있다. 전하 저장 재료는 전하 차단 재료에 인접해 있다. 유전성 재료는 전하 저장 재료에 인접해 있다. 채널 재료는 수직 스택을 따라 수직으로 연장하고 유전체 재료에 인접해 있다. 메모리 셀은 제어 게이트 영역을 포함하고, 전하 차단 재료, 전하 저장 재료, 유전성 재료 및 채널 재료의 영역을 포함한다. 일부 실시형태는 집적 어셈블리 형성 방법을 포함한다.
Description
[관련 특허 데이터]
본 출원은 "집적 어셈블리 및 집적 어셈블리 형성 방법"이라는 명칭으로 2019년 11월 12일에 출원된 미국 특허출원 제16/681,200호에 관한 것으로, 그의 전체내용이 참조로 본 명세서에 포함된다.
[기술분야]
집적 어셈블리(예를 들어, 메모리 디바이스) 및 집적 어셈블리 형성 방법.
메모리는 전자 시스템을 위한 데이터 스토리지를 제공한다. 플래시 메모리는 메모리의 한 유형이며, 최신 컴퓨터 및 디바이스에서 다양한 용도를 갖는다. 예를 들어, 최신 개인용 컴퓨터는 플래시 메모리 칩에 저장된 BIOS를 갖는다. 다른 예로서, 컴퓨터 및 기타 디바이스가 종래의 하드 드라이브를 대체하기 위해 솔리드 스테이트 드라이브의 플래시 메모리를 이용하는 것이 점점 보편화되고 있다. 또 다른 예로서, 플래시 메모리는, 새로운 통신 프로토콜이 표준화됨에 따라 제조사가 새로운 통신 프로토콜을 지원하고, 향상된 특징을 위해 디바이스를 원격으로 업그레이드하는 능력을 제공할 수 있게 하기 때문에 무선 전자 디바이스에서 널리 사용된다.
NAND는 플래시 메모리의 기본 아키텍처일 수 있고, 수직으로 적층된 메모리 셀을 포함하도록 구성될 수 있다.
NAND를 구체적으로 설명하기 전에, 집적 배열 내의 메모리 어레이의 관계를 보다 일반적으로 설명하는 것이 도움이 될 수 있다. 도 1은 액세스 라인(1004)(예를 들어, 신호(WL0 내지 WLm)를 전도하기 위한 워드라인) 및 제1 데이터 라인(1006)(예를 들어, 신호(BL0 내지 BLn)를 전도하기 위한 비트라인)과 함께 행과 열로 배열된 복수의 메모리 셀(1003)을 갖는 메모리 어레이(1002)를 포함하는 종래 기술의 디바이스(1000)의 블록도를 나타낸다. 액세스 라인(1004) 및 제1 데이터 라인(1006)은 메모리 셀(1003)로/로부터 정보를 전송하는 데 사용될 수 있다. 행 디코더(1007) 및 열 디코더(1008)는 어드레스 라인(1009) 상의 어드레스 신호(A0 내지 AX)를 디코딩하여 메모리 셀(1003) 중 어느 것이 액세스되어야 하는지를 결정한다. 감지 증폭기 회로(1015)는 메모리 셀(1003)로부터 판독된 정보의 값을 결정하도록 동작한다. I/O 회로(1017)는 메모리 어레이(1002)와 입력/출력(I/O) 라인(1005) 사이에서 정보의 값을 전달한다. I/O 라인(1005) 상의 신호(DQ0 내지 DQN)는 메모리 셀(1003)로부터 판독되거나 그에 기록될 정보의 값을 나타낼 수 있다. 다른 디바이스는 I/O 라인(1005), 어드레스 라인(1009) 또는 제어 라인(1020)을 통해 디바이스(1000)와 통신할 수 있다. 메모리 제어 유닛(1018)은 메모리 셀(1003)에 대해 수행될 메모리 동작을 제어하는 데 사용되며, 제어 라인(1020) 상의 신호를 이용한다. 디바이스(1000)는 제1 공급 라인(1030) 및 제2 공급 라인(1032) 상에서 각각 공급 전압 신호(Vcc 및 Vss)를 수신할 수 있다. 디바이스(1000)는 선택 회로(1040) 및 입력/출력(I/O) 회로(1017)를 포함한다. 선택 회로(1040)는 I/O 회로(1017)를 통해 신호(CSEL1 내지 CSELn)에 응답하여, 메모리 셀(1003)로부터 판독되거나 그에 프로그램될 정보의 값을 나타낼 수 있는 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다. 열 디코더(1008)는 어드레스 라인(1009) 상의 A0 내지 AX 어드레스 신호에 기초하여 CSEL1 내지 CSELn 신호를 선택적으로 활성화할 수 있다. 선택 회로(1040)는 판독 및 프로그래밍 동작 중에 메모리 어레이(1002)와 I/O 회로(1017) 사이의 통신을 제공하기 위해 제1 데이터 라인(1006) 및 제2 데이터 라인(1013) 상의 신호를 선택할 수 있다.
도 1의 메모리 어레이(1002)는 NAND 메모리 어레이일 수 있고, 도 2는 도 1의 메모리 어레이(1002)에 이용될 수 있는 3차원 NAND 메모리 디바이스(200)의 개략도를 나타낸다. 디바이스(200)는 전하 저장 디바이스의 복수의 스트링을 포함한다. 제1 방향(Z-Z')에서, 전하 저장 디바이스의 각 스트링은, 예를 들어 서로 위에 적층된 32개의 전하 저장 디바이스를 포함할 수 있고, 각 전하 저장 디바이스는, 예를 들어 32개의 티어(tier)(예를 들어, Tier0-Tier31) 중 하나에 대응한다. 각각의 스트링의 전하 저장 디바이스는 전하 저장 디바이스의 스트링이 형성되는 반도체 재료(예를 들어, 폴리실리콘)의 각각의 필러(pillar)에 형성된 것과 같은 공통 채널 영역을 공유할 수 있다. 제2 방향(X-X')에서, 예를 들어 복수의 스트링의 16개의 제1 그룹의 각 제1 그룹은, 예를 들어 복수의(예를 들어, 32개의) 액세스 라인(즉, 워드라인(WL)이라고도 알려진 "글로벌 제어 게이트(CG) 라인")을 공유하는 8개의 스트링을 포함할 수 있다. 액세스 라인 각각은 티어 내에서 전하 저장 디바이스를 결합할 수 있다. 동일한 액세스 라인에 의해 결합된(이에 따라 동일한 티어에 대응하는) 전하 저장 디바이스는, 예를 들어 각 전하 저장 디바이스가 2비트의 정보를 저장할 수 있는 셀을 포함할 때, P0/P32, P1/P33, P2/P34 등과 같은 두 페이지로 논리적으로 그룹화될 수 있다. 제3 방향(Y-Y')에서, 예를 들어 복수의 스트링의 8개의 제2 그룹의 각 제2 그룹은 8개의 데이터 라인 중 대응하는 라인에 의해 결합된 16개의 스트링을 포함할 수 있다. 메모리 블록의 크기는 1,024 페이지 및 총 약 16MB를 포함할 수 있다(예를 들어, 16 WL x 32 티어 x 2 비트 = 1,024 페이지/블록, 블록 크기 = 1,024 페이지 x 16KB/페이지 = 16MB). 스트링, 티어, 액세스 라인, 데이터 라인, 제1 그룹, 제2 그룹 및/또는 페이지의 수는 도 2에 나타낸 것보다 많거나 적을 수 있다.
도 3은 도 2와 관련하여 설명된 스트링의 16개의 제1 그룹 중 하나에 전하 저장 디바이스의 16개 스트링을 포함하는, 도 2의 3D NAND 메모리 디바이스(200)의 메모리 블록(300)의 X-X' 방향의 단면도를 나타낸다. 메모리 블록(300)의 복수의 스트링은 타일 열I, 타일 열J 및 타일 열K와 같은 복수의 서브세트(310, 320, 330)(예를 들어, 타일 열)로 그룹화될 수 있고, 각 서브세트(예를 들어, 타일 열)는 메모리 블록(300)의 "부분 블록"을 포함한다. 글로벌 드레인측 선택 게이트(drain-side select gate: SGD) 라인(340)은 복수의 스트링의 SGD에 결합될 수 있다. 예를 들어, 글로벌 SGD 라인(340)은 복수(예를 들어, 3개)의 서브 SGD 드라이버(332, 334, 336) 중 대응하는 것을 통해 복수(예를 들어, 3개)의 서브 SGD 라인(342, 344, 346)에 결합될 수 있고, 각 서브 SGD 라인은 각각의 서브세트(예를 들어, 타일 열)에 대응한다. 서브 SGD 드라이버(332, 334, 336) 각각은 다른 부분 블록의 스트링과 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링의 SGD를 동시에 결합하거나 차단할 수 있다. 글로벌 소스측 선택 게이트(source-side select gate: SGS) 라인(360)은 복수의 스트링의 SGS에 결합될 수 있다. 예를 들어, 글로벌 SGS 라인(360)은 복수(예를 들어, 3개)의 서브 SGS 드라이버(322, 324, 326) 중 대응하는 것을 통해 복수(예를 들어, 3개)의 서브 SGS 라인(362, 364, 366)에 결합될 수 있고, 각 서브 SGS 라인은 각각의 서브세트(예를 들어, 타일 열)에 대응한다. 서브 SGS 드라이버(322, 324, 326) 각각은 다른 부분 블록의 스트링과 독립적으로 대응하는 부분 블록(예를 들어, 타일 열)의 스트링의 SGS를 동시에 결합하거나 차단할 수 있다. 글로벌 액세스 라인(예를 들어, 글로벌 CG 라인)(350)은 복수의 스트링 각각의 각 티어에 대응하는 전하 저장 디바이스를 결합할 수 있다. 각 글로벌 CG 라인(예를 들어, 글로벌 CG 라인(350))은 복수의 서브 스트링 드라이버(312, 314 및 316) 중 대응하는 것을 통해 복수의 서브 액세스 라인(예를 들어, 서브 CG 라인)(352, 354, 356)에 결합될 수 있다. 서브 스트링 드라이버 각각은 다른 부분 블록 및/또는 다른 티어의 전하 저장 디바이스와 독립적으로 각각의 부분 블록 및/또는 티어에 대응하는 전하 저장 디바이스를 동시에 결합하거나 차단할 수 있다. 각각의 서브세트(예를 들어, 부분 블록) 및 각각의 티어에 대응하는 전하 저장 디바이스는 전하 저장 디바이스의 "부분 티어"(예를 들어, 단일 "타일")를 포함할 수 있다. 각각의 서브세트(예를 들어, 부분 블록)에 대응하는 스트링은 서브 소스(372, 374, 376)(예를 들어, "타일 소스") 중 대응하는 것에 결합될 수 있고, 각 서브 소스는 각각의 전원에 결합된다.
NAND 메모리 디바이스(200)는 도 4의 개략도를 참조하여 대안적으로 설명된다.
메모리 어레이(200)는 워드라인(2021 내지 202N), 및 비트라인(2281 내지 228M)을 포함한다.
메모리 어레이(200)는 또한 NAND 스트링(2061 내지 206M)을 포함한다. 각 NAND 스트링은 전하 저장 트랜지스터(2081 내지 208N)를 포함한다. 전하 저장 트랜지스터는 전하를 저장하기 위해 플로팅 게이트 재료(예를 들어, 폴리실리콘)를 사용할 수 있거나, 전하를 저장하기 위해 전하 트래핑 재료(예를 들어, 질화규소, 금속 나노도트(metallic nanodot) 등)를 사용할 수 있다.
전하 저장 트랜지스터(208)는 워드라인(202)과 스트링(206)의 교차점에 위치된다. 전하 저장 트랜지스터(208)는 데이터 저장을 위한 비휘발성 메모리 셀을 나타낸다. 각 NAND 스트링(206)의 전하 저장 트랜지스터(208)는 소스 선택 디바이스(예를 들어, 소스측 선택 게이트(SGS))(210)와 드레인 선택 디바이스(예를 들어, 드레인측 선택 게이트(SGD))(212) 사이에 소스-드레인간(source-to-drain) 직렬로 연결된다. 각 소스 선택 디바이스(210)는 스트링(206)과 소스 선택 라인(214)의 교차점에 위치되는 한편, 각 드레인 선택 디바이스(212)는 스트링(206)과 드레인 선택 라인(215)의 교차점에 위치된다. 선택 디바이스(210, 212)는 임의의 적절한 액세스 디바이스일 수 있고, 일반적으로 도 4에 박스로 도시되어 있다.
각 소스 선택 디바이스(210)의 소스는 공통 소스 라인(216)에 연결된다. 각 소스 선택 디바이스(210)의 드레인은 대응하는 NAND 스트링(206)의 제1 전하 저장 트랜지스터(208)의 소스에 연결된다. 예를 들어, 소스 선택 디바이스(2101)의 드레인은 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(2081)의 소스에 연결된다. 소스 선택 디바이스(210)는 소스 선택 라인(214)에 연결된다.
각 드레인 선택 디바이스(212)의 드레인은 드레인 컨택트에서 비트라인(즉, 디지트 라인)(228)에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 드레인은 비트라인(2281)에 연결된다. 드레인 선택 디바이스(212)의 소스는 대응하는 NAND 스트링(206)의 최종 전하 저장 트랜지스터(208)의 드레인에 연결된다. 예를 들어, 드레인 선택 디바이스(2121)의 소스는 대응하는 NAND 스트링(2061)의 전하 저장 트랜지스터(208N)의 드레인에 연결된다.
전하 저장 트랜지스터(208)는 소스(230), 드레인(232), 전하 저장 영역(234), 및 제어 게이트(236)를 포함한다. 전하 저장 트랜지스터(208)는 워드라인(202)에 결합된 자신의 제어 게이트(236)를 갖는다. 전하 저장 트랜지스터(208)의 열은 주어진 비트라인(228)에 결합된 NAND 스트링(206) 내의 해당 트랜지스터이다. 전하 저장 트랜지스터(208)의 행은 주어진 워드라인(202)에 공통으로 결합된 해당 트랜지스터이다.
개선된 NAND 아키텍처 및 개선된 NAND 아키텍처 제조 방법을 개발하는 것이 요망된다.
도 1은 메모리 셀을 구비한 메모리 어레이를 갖는 종래 기술의 메모리 디바이스의 블록도를 나타낸다.
도 2는 3D NAND 메모리 디바이스 형태의 도 1의 종래 기술 메모리 어레이의 개략도를 나타낸다.
도 3은 도 2의 종래 기술의 3D NAND 메모리 디바이스의 X-X' 방향의 단면도를 나타낸다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5는 예시적인 메모리 디바이스의 영역을 나타내는 집적 어셈블리의 개략적인 측단면도이다.
도 5a는 도 5의 5A-5A선을 따른 도 5의 집적 어셈블리의 일부의 개략적인 단면 평면도이다.
도 6 내지 도 19는 예시적인 메모리 디바이스를 제조하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계로 나타낸 집적 어셈블리의 영역의 개략적인 측단면도이다.
도 2는 3D NAND 메모리 디바이스 형태의 도 1의 종래 기술 메모리 어레이의 개략도를 나타낸다.
도 3은 도 2의 종래 기술의 3D NAND 메모리 디바이스의 X-X' 방향의 단면도를 나타낸다.
도 4는 종래 기술의 NAND 메모리 어레이의 개략도이다.
도 5는 예시적인 메모리 디바이스의 영역을 나타내는 집적 어셈블리의 개략적인 측단면도이다.
도 5a는 도 5의 5A-5A선을 따른 도 5의 집적 어셈블리의 일부의 개략적인 단면 평면도이다.
도 6 내지 도 19는 예시적인 메모리 디바이스를 제조하기 위한 예시적인 방법의 예시적인 순차적 프로세스 단계로 나타낸 집적 어셈블리의 영역의 개략적인 측단면도이다.
메모리 셀의 동작은 채널 재료와 전하 저장 재료 사이의 전하 이동을 포함할 수 있다. 예를 들어, 메모리 셀의 프로그래밍은 채널 재료로부터 전하 저장 재료로 전하(즉, 전자)를 이동시키는 것, 및 그 후에 전하 저장 재료 내에 전하를 저장하는 것을 포함할 수 있다. 메모리 셀의 소거는 전하 저장 재료에 저장된 전자와 재결합하여, 전하 저장 재료로부터 전하를 방출하기 위해 전하 저장 재료 내로 정공을 이동시키는 것을 포함할 수 있다. 전하 저장 재료는 전하 트래핑 재료(예를 들어, 질화규소, 금속 나노도트 등)를 포함할 수 있다. 종래의 메모리의 문제는 전하 트래핑 재료가 메모리 어레이의 다수의 메모리 셀에 걸쳐 연장되어, 하나의 메모리 셀로부터 다른 메모리 셀로의 전하 이동(charge migration)을 유발할 수 있다는 것이다. 전하 이동은 데이터 보존 문제를 유발할 수 있다. 일부 실시형태는 메모리 셀 사이의 영역에서 전하 트래핑 재료에 브레이크를 갖는 메모리 디바이스(예를 들어, NAND 아키텍처)를 포함하며; 이러한 브레이크는 유리하게는 메모리 셀 사이의 전하 이동을 방해할 수 있다.
종래의 메모리 셀에서 직면할 수 있는 다른 문제는 제어 게이트가 메모리 셀의 원하는 빠른 프로그래밍 및 소거를 달성하기에는 너무 좁을 수 있다는 것이다. 일부 실시형태는 종래의 아키텍처에서 일반적으로 이용가능한 것보다 더 넓은 프로그램/소거 윈도우를 제공하도록 맞춰진 비교적 넓은 제어 게이트를 갖는 메모리 디바이스를 포함한다. 넓은 제어 게이트는 수직으로 적층된 라우팅 구조체 사이의 원하지 않는 기생 커패시턴스를 감소시키도록 맞춰진 좁은 라우팅 구조체(워드라인)와 조합하여 형성될 수 있다. 예시적인 실시형태가 도 5 내지 도 19를 참조하여 설명된다.
도 5를 참조하면, 구성체(즉, 어셈블리, 아키텍처 등)(10)는 교번하는(alternating) 제1 및 제2 레벨(14, 16)의 수직 스택(12)을 포함한다. 제1 레벨(14)은 전도성 레벨이고, 제2 레벨(16)은 절연성 레벨이다.
전도성 레벨(14)은 NAND 구성의 메모리 셀 레벨(본 명세서에서는 워드라인 레벨 또는 라우팅/제어 게이트 레벨이라고도 지칭됨)이다. NAND 구성은 메모리 셀의 스트링(즉, NAND 스트링)을 포함하며, 스트링 내의 메모리 셀의 수는 수직으로 적층된 레벨(14)의 수에 의해 결정된다. NAND 스트링은 임의의 적절한 수의 메모리 셀 레벨을 포함할 수 있다. 예를 들어, NAND 스트링은 8개의 메모리 셀 레벨, 16개의 메모리 셀 레벨, 32개의 메모리 셀 레벨, 64개의 메모리 셀 레벨, 512개의 메모리 셀 레벨, 1024개의 메모리 셀 레벨 등을 가질 수 있다. 수직 스택(12)은 도 5의 도면에 구체적으로 도시된 것보다 더 많은 수직으로 적층된 레벨이 있을 수 있음을 나타내기 위해 도시된 영역을 넘어 수직으로 연장하도록 표시되어 있다.
스택(12)은 베이스(18) 위에 지지되는 것으로 도시되어 있다. 베이스(18)는 반도체 재료를 포함할 수 있고; 예를 들어, 단결정 실리콘을 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있다. 베이스(18)는 반도체 기판이라고 지칭될 수 있다. 용어 "반도체 기판"은 반도체 웨이퍼와 같은 벌크 반도체 재료(단독으로 또는 다른 재료를 포함하는 어셈블리로) 및 반도체 재료층(단독으로 또는 다른 재료를 포함하는 어셈블리로)을 포함하지만 이에 한정되지 않는 반도체 재료를 포함하는 임의의 구성체를 의미한다. 용어 "기판"은 전술한 반도체 기판을 포함하지만 이에 한정되지 않는 임의의 지지 구조체를 의미한다. 일부 적용예에서, 베이스(18)는 집적 회로 제조와 관련된 하나 이상의 재료를 포함하는 반도체 기판에 대응할 수 있다. 이러한 재료는, 예를 들어 내화성 금속 재료, 배리어 재료, 확산 재료, 절연체 재료 등 중 하나 이상을 포함할 수 있다.
스택(12)과 베이스(18) 사이에 다른 구성요소 및 재료가 제공될 수 있음을 나타내기 위해 스택(12)과 베이스(18) 사이에 갭이 제공된다. 이러한 다른 구성요소 및 재료는 스택의 추가 레벨, 소스 라인 레벨, 소스측 선택 게이트(SGS) 등을 포함할 수 있다.
절연성 레벨(16)은 절연성 재료(20)를 포함한다. 절연성 재료(20)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 또는 그것으로 구성될 수 있다.
전도성 레벨(14)은 전도성 영역(22)을 포함한다. 전도성 영역은 내부 전도성 재료(24) 및 외부 전도성 재료(26)를 포함한다. 내부 전도성 재료(24)는 전도성 코어(25)로서 구성된 것으로 간주될 수 있고, 외부 전도성 재료(26)는 전도성 코어의 외주를 따라 연장하는 외부 전도층(라이너)(27)으로서 구성된 것으로 간주될 수 있다.
전도성 재료(24, 26)는 임의의 적절한 전기 전도성 조성물(들); 예를 들어 다양한 금속(예를 들어, 티타늄, 텅스텐, 코발트, 니켈, 백금, 루테늄 등) 중 하나 이상, 금속 함유 조성물(예를 들어, 금속 실리사이드, 금속 질화물, 금속 탄화물 등) 및/또는 전도성으로 도핑된 반도체 재료(예를 들어, 전도성으로 도핑된 실리콘, 전도성으로 도핑된 게르마늄 등)를 포함할 수 있다. 전도성 재료(24, 26)는 조성이 서로 다르다. 일부 실시형태에서, 코어 재료(24)는 하나 이상의 금속을 포함할 수 있고(예를 들어, 텅스텐을 포함할 수 있고), 외부 전도성 재료(26)는 하나 이상의 금속 질화물을 포함할 수 있다(예를 들어, 질화 티타늄을 포함할 수 있다). 일부 실시형태에서, 재료(26)는 전도성 라이너 재료라고 지칭될 수 있고, 전도성 재료(24)는 전도성 코어 재료라고 지칭될 수 있다.
유전성 재료(28)는 외부 전도성 재료(26)를 따라 있다. 유전성 재료(28)는 유전성 배리어 재료일 수 있고, 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 유전성 재료(28)는 하이-k(high-k) 재료를 포함하며, 용어 "하이-k"는 이산화규소의 유전 상수보다 큰 유전 상수를 의미한다. 일부 실시형태에서, 유전성 재료(28)는 AlO, HfO, HfSiO, ZrO 및 ZrSiO 중 하나 이상을 포함하거나, 그것으로 본질적으로 구성되거나, 또는 그것으로 구성될 수 있고; 여기서 화학식은 특정 화학량론보다는 주요 구성분을 나타낸다.
전도성 레벨(워드라인 레벨)(14)은 제1 수직 두께(T1)를 갖는 제1 영역(30)을 갖고, 제1 수직 두께보다 큰 제2 수직 두께(T2)를 갖는 제2 영역(단자 영역)(32)을 갖는다. 일부 실시형태에서, 제2 수직 두께(T2)는 제1 수직 두께(T1)보다 약 10% 내지 약 70% 범위 내의 양만큼 더 크다. 도시된 실시형태에서, 제1 영역(30)은 제2 영역(32)에 대해 대략 수직으로 중앙에 놓인다.
전도성 레벨(14)은 제1 영역(30)을 제2 영역(32)에 연결하는(즉, 제1 및 제2 영역(30, 32) 사이에) 플레어형(flared) 전이 영역(테이퍼형 전이 영역)(31)을 갖는다. 도시된 실시형태에서, 재료(24, 26, 28)는 모두 플레어형 전이 영역 내에서 테이퍼를 따라 연장하는 표면을 갖는다. 구체적으로, 재료(28)는 플레어형 전이 영역(31)의 테이퍼를 따라 외주면(33)을 갖고, 재료(26)는 플레어형 전이 영역(31)의 테이퍼를 따라 외주면(35)을 갖고, 재료(24)는 플레어형 전이 영역(31)의 테이퍼를 따라 외주면(37)을 갖는다.
전하 차단 재료(34)가 단자 영역(32)을 따라 있다. 전하 차단 재료(34)는 스택(12)을 통해 수직으로 연장하는 연속 층으로서 구성된다. 전하 차단 재료(34)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 산질화규소(silicon oxynitride)(SiON)를 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있으며; 여기서 화학식은 특정 화학량론보다는 주요 구성분을 나열한다.
전하 차단 재료(34)의 연속 층은 스택(12)의 레벨(14 및 16)에 인접한 제1 측벽 표면(39)을 갖고, 제1 측벽 표면과 대향하는 관계로 제2 측벽 표면(41)을 갖는다. 제1 측벽 표면(39)은 절연성 레벌(16)을 따라 제1 포켓 영역(43)을 갖는 기복 지형(undulating topography)(제1 기복 지형)을 갖고, 제2 측벽 표면(41)은 전도성 레벨(14)을 따라 제2 포켓 영역(45)을 갖는 기복 지형(제2 기복 지형)을 갖는다.
전하 차단 재료(34)는 유전성 배리어 재료(28)에 인접하고, 유전성 배리어 재료(하이-k 재료)(28)에 의해 단자 영역(32)의 전도성 재료(26)로부터 이격된다.
전하 저장 재료(38)는 전하 차단 재료에 인접하고, 수직으로 적층된 세그먼트(40)로 배열된다. 세그먼트(40)는 전도성 레벨(14)을 따라 있고, 이러한 전도성 레벨의 단자 영역(32)에 근접해 있다. 도시된 실시형태에서, 전하 저장 재료의 세그먼트(40)는 전하 차단 재료(34)의 기복 지형에 의해 획정되는 제2 포켓 영역(45) 내에 있다.
세그먼트(40)(즉, 전하 저장 재료(38)의 세그먼트)는 갭(36)에 의해 서로 수직으로 이격된다. 전하 저장 재료(38)는 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 전하 저장 재료(38)는, 예를 들어 질화규소, 산질화규소, 전도성 나노도트 등과 같은 전하 트래핑 재료를 포함할 수 있다. 예를 들어, 일부 실시형태에서 전하 저장 재료(38)는 질화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있다.
유전성 재료(즉, 터널링 재료, 게이트 유전성 재료)(42)는 전하 저장 재료(38)에 인접해 있다. 유전성 재료(42)는 임의의 적절한 조성물(들)을 포함할 수 있다. 일부 실시형태에서, 유전성 재료(42)는, 예를 들어 이산화규소, 질화규소, 산질화규소, 산화 알루미늄, 산화 하프늄, 산화 지르코늄 등 중 하나 이상을 포함할 수 있다. 유전성 재료(42)는 원하는 전기적 특성을 달성하기 위해 밴드갭 엔지니어링(bandgap-engineering)될 수 있고; 이에 따라 2개 이상의 상이한 재료의 조합을 포함할 수 있다.
채널 재료(44)는 유전성 재료(42)에 인접하고, 스택(12)을 따라 수직으로 연장한다. 채널 재료(44)는 반도체 재료를 포함하고; 임의의 적절한 조성물 또는 조성물의 조합을 포함할 수 있다. 예를 들어, 채널 재료(44)는 실리콘, 게르마늄, III/V 반도체 재료(예를 들어, 인화 갈륨), 반도체 산화물 등 중 하나 이상을 포함할 수 있고; 용어 III/V족 반도체 재료는 주기율표의 III족 및 V족으로부터 선택된 원소를 포함하는 반도체 재료를 지칭한다(III족 및 V족은 구명명법이며, 현재는 13족 및 15족이라고 지칭됨). 일부 실시형태에서, 채널 재료(44)는 실리콘을 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있다.
절연성 재료(46)는 채널 재료(44)에 인접해 있다. 절연성 재료(46)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 또는 그것으로 구성될 수 있다.
도 5a는 어셈블리(10) 영역의 평면도를 나타내고, 채널 재료(44)가 절연성 재료(46)를 둘러싸는 환상 링으로서 구성될 수 있음을 나타낸다. 채널 재료의 도시된 구성은 절연 재료(46)가 환상 링 형상의 채널 구성에서 "중공(hollow)" 내에 제공된다는 점에서 중공 채널 구성을 포함하는 것으로 간주될 수 있다. 다른 실시형태(미도시)에서, 채널 재료는 중실 필러(solid pillar) 구성으로서 구성될 수 있다.
다시 도 5를 참조하면, 전도성 레벨(14)은 채널 재료(44)에 근접한 제어 게이트 영역(48)을 포함하고, 제어 게이트 영역에 인접한 워드라인(라우팅) 영역(50)을 포함하는 것으로 간주될 수 있다. 도시된 실시형태에서, 제어 게이트 영역(48)은 단자 영역(32)을 포함한다.
제어 게이트 영역(48), 유전성 배리어 재료(28), 전하 차단 재료(34), 전하 저장 재료(38), 게이트 유전성 재료(42) 및 채널 재료(44)는 메모리 셀(52)(예를 들어, 도 1 내지 도 4를 참조하여 전술한 것과 유사한 NAND 메모리 셀)에 통합될 수 있다. 도시된 메모리 셀(52)은 메모리 셀의 수직으로 연장하는 스트링의 일부를 형성한다. 이러한 스트링은 NAND 메모리 어셈블리의 제조 중에 형성된 다수의 실질적으로 동일한 NAND 스트링을 나타낼 수 있다(용어 "실질적으로 동일한"은 제조 및 측정의 합리적인 허용오차 내에서 동일한 것을 의미함).
도 5의 어셈블리(10)는 예시적인 메모리 디바이스에 대응하는 것으로 간주될 수 있고, 이러한 메모리 디바이스는 메모리 셀(52)을 포함한다. 라우팅 영역(50)은 메모리 셀의 제어 게이트(48)를 다른 회로(예를 들어, 도 1을 참조하여 전술한 유형의 행 디코더 회로)와 전기적으로 결합할 수 있다.
특히, 채널 재료(44)는 도 5의 구성에서 기복이 있는 것과는 대조적으로 "평탄(flat)"하다(즉, 실질적으로 수직으로 연속적인 두께이고 실질적으로 수직으로 직선이다). 평탄한 채널 재료는 일부 종래 설계의 평탄하지 않은 구성과 비교하여 스트링 전류에 긍정적인 영향을 미칠 수 있다. 일부 실시형태에서, 채널 재료(44)의 구성은 "평탄한 구성(flat configuration)"이라고 지칭될 수 있다.
동작 시, 전하 저장 재료(38)는 메모리 셀(52)에 정보를 저장하도록 구성될 수 있다. 개별 메모리 셀에 저장된 정보의 값(용어 "값"은 1비트 또는 다수 비트를 나타냄)은 메모리 셀의 전하 저장 영역에 저장된 전하량(예를 들어, 전자 수)에 기초할 수 있다. 개별 전하 저장 영역 내의 전하량은, 적어도 부분적으로, 관련 게이트(48)에 인가된 전압의 값에 기초하여 그리고/또는 채널 영역(44)에 인가된 전압의 값에 기초하여 제어(예를 들어, 증가 또는 감소)될 수 있다.
터널링 재료(42)는 메모리 셀(52)의 터널링 영역을 형성한다. 이러한 터널링 영역은 전하 저장 재료(38)와 채널 재료(44) 사이에서 전하(예를 들어, 전자)의 원하는 이동(예를 들어, 수송)을 허용하도록 구성될 수 있다. 터널링 영역은, 예를 들어 한정되지 않지만 등가 산화물 두께(equivalent oxide thickness: EOT)와 같은 선택된 기준을 달성하도록 구성(즉, 엔지니어링)될 수 있다. EOT는 대표적인 물리적 두께의 관점에서 터널링 영역의 전기적 특성(예를 들어, 커패시턴스)을 정량화한다. 예를 들어, EOT는 누설 전류 및 신뢰성 고려사항을 무시하고, 주어진 유전체와 동일한 커패시턴스 밀도를 가질 필요가 있는 이론적인 이산화규소 층의 두께로서 획정될 수 있다.
전하 차단 재료(34)는 전하 저장 재료(38)에 인접하고, 전하 저장 재료(38)로부터 관련 게이트(48)로 전하가 흐르는 것을 차단하는 메커니즘을 제공할 수 있다.
유전성 배리어 재료(28)는 전하 차단 재료(34)와 관련 게이트(48) 사이에 제공되고, 게이트(48)로부터 전하 저장 재료(38)를 향하는 전하 캐리어의 백터널링(back-tunneling)을 억제하는 데 이용될 수 있다. 일부 실시형태에서, 유전성 배리어 재료(28)는 메모리 셀(52) 내에 유전체 배리어 영역을 형성하는 것으로 간주될 수 있다.
도 5의 실시형태는 절연성 레벨(14) 전반에 걸쳐 절연성 재료(20)를 갖는다. 다른 실시형태에서는, 절연성 레벨 내에 공극(void)이 있을 수 있다.
도 5의 예시적인 메모리 디바이스(10)는 임의의 적절한 프로세싱으로 형성될 수 있다. 예시적인 프로세싱이 도 6 내지 도 19를 참조하여 설명된다.
도 6을 참조하면, 구성체(집적 어셈블리, 집적 구조체)(10)는 교번하는 제1 및 제2 레벨(14, 16)의 수직 스택(12)을 포함한다. 제1 레벨(14)은 제1 재료(60)를 포함하고, 제2 레벨(16)은 제2 재료(20)(도 5를 참조하여 전술한 동일 재료(20))를 포함한다. 제1 및 제2 재료는 임의의 적절한 조성물을 포함할 수 있고, 서로에 대해 조성물이 상이하다. 일부 실시형태에서, 제1 재료(60)는 질화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있고; 제2 재료(20)는 이산화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있다. 레벨(14 및 16)은 임의의 적절한 두께일 수 있고; 서로 동일한 두께일 수 있거나, 서로에 대해 상이한 두께일 수 있다. 일부 실시형태에서, 레벨(14 및 16)은 약 10 나노미터(nm) 내지 약 400 nm 범위 내의 수직 두께를 가질 수 있다. 일부 실시형태에서, 레벨(14 및 16)은 약 10 nm 내지 약 50 nm 범위 내의 두께를 가질 수 있다.
스택(12)은 베이스(18) 위에 지지되는 것으로 도시되어 있다.
도 7을 참조하면, 개구부(64)가 스택(12)을 통해 연장하도록 형성된다. 개구부(64)는 제1 및 제2 재료(60, 20)를 따라 연장하는 측벽(65)을 갖는다. 개구부(64)는 위에서 볼 때 폐쇄된 형상(원형, 타원형, 다각형 등)을 가질 수 있고, 도 6의 단면으로 나타낸 측벽(65)은 개구부(64)의 폐쇄된 형상 주위로 연장하는 단일의 연속 측벽의 일부일 수 있다. 개구부(64)는 도 6의 프로세스 단계에서 형성되고 메모리 어레이(예를 들어, NAND 아키텍처)의 메모리 셀을 제조하는 데 이용되는 실질적으로 동일한 다수의 개구부를 나타낼 수 있고; 여기서 용어 "실질적으로 동일한"은 제조 및 측정의 합리적인 허용오차 내에서 동일한 것을 의미한다.
도 8을 참조하면, 제2 레벨(16)은 제1 레벨(14)에 대해 리세스되어 공동(62)을 형성한다. 제2 레벨(16)은 임의의 적절한 양만큼 리세스될 수 있고, 일부 실시형태에서 약 3 nm 내지 약 25 nm 범위 내의 양으로 리세스될 수 있다. 제1 레벨(14)은 리세스된 제2 레벨(16) 너머로 연장하는 돌출형 단자 단부(63)를 갖는다. 공동(62)은 리세스된 제2 레벨(16)을 따라 있고, 돌출형 단자 단부(63) 사이에 수직으로 있다.
제3 재료(66)는 돌출형 단자 단부(63) 주위로 그리고 공동(62) 내에서 연장하도록 형성된다. 제3 재료(66)는 공동(62)을 좁힌다. 제3 재료(66)는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 이산화규소를 포함하거나, 그것으로 본질적으로 구성되거나, 또는 그것으로 구성될 수 있다. 제3 재료(66)는 임의의 적절한 두께를 포함할 수 있고, 일부 실시형태에서 약 3 nm 내지 약 25 nm 범위 내의 두께를 가질 수 있다. 제3 재료는 레벨(14, 16)을 따라 등각으로 증착되고, 임의의 적절한 방법(예를 들어, 원자층 증착, 화학 기상 증착 등)으로 증착될 수 있다.
도 9를 참조하면, 제4 재료(68)가 좁아진 공동(62) 내에 형성된다. 제4 재료는 임의의 적절한 조성물(들)을 포함할 수 있고; 일부 실시형태에서 실리콘(예를 들어, 다결정 실리콘 및 비정질 실리콘 중 하나 또는 둘 모두)을 포함하거나, 그것으로 본질적으로 구성되거나, 그것으로 구성될 수 있다.
제4 재료(48)는, 제4 재료(48)와 제1 재료(66)가 함께 개구부(64)의 내부를 따라 실질적으로 평탄한 수직 표면(67)을 형성하도록 증착된 다음 에칭될 수 있다.
도 10을 참조하면, 제3 재료(66)의 영역이 제거되어, 제1 레벨(14)의 돌출형 단자 단부(63)를 노출시키고 제2 레벨(16)을 따라 돌출형 구조체(70)를 남긴다. 돌출형 구조체(70)는 개재 갭(intervening gap)(72)에 의해 돌출형 단자 단부(63)로부터 수직으로 이격된다.
도 11을 참조하면, 제4 재료(68)(도 10)가 산화된다. 도시된 실시형태에서, 제4 재료(68)(도 10)는 실리콘을 포함하고, 산화는 실리콘을 이산화규소로 변환하여, 제3 재료(66)의 이산화규소와 병합한다. 따라서, 돌출형 구조체(70)는 도 11의 프로세싱 단계에서 이산화규소(66)로 본질적으로 구성되거나, 그것으로 구성될 수 있다.
도 12를 참조하면, 추가의 제1 재료(60)가 돌출형 단자 단부(63) 주위, 돌출형 구조체(70) 주위 및 개재 갭(72) 내에서 연장하도록 형성된다. 추가의 제1 재료(60)는 제1 레벨(14)의 재료(60)와 병합되지만, 독자가 추가의 제1 재료(60)를 시각화하는 것을 돕기 위해 제1 레벨의 재료(60)와 구별하여 나타내고 있다.
도 13을 참조하면, 추가의 제1 재료(60)의 대부분이 전하 차단 재료(34)로 변환된다. 이러한 변환은 전하 차단 재료(34)의 산질화규소를 형성하기 위한 재료(60)의 질화규소의 산화를 포함할 수 있다. 산화는, 예를 들어 H2O, O2, O3, H2O2 등을 포함하는 임의의 적절한 산화제(들)를 이용할 수 있다. 특히, 개재 갭(72) 내의 깊은 추가의 제1 재료(60)의 영역은 산화제가 추가의 제1 재료(60)의 이러한 영역에 도달하는 것을 막는 기하학적 제약(및/또는 다른 이유)으로 인해 전하 차단 재료(34)로 변환되지 않는다. 개재 갭(72) 내에 남아 있는 재료(60)의 영역은 변환되지 않은 영역(76)으로 간주될 수 있다.
변환되지 않은 영역(76)은 제1 레벨(14)의 돌출형 단자 단부(63)의 표면과 직접 대면하고, 제1 레벨(14)과 동일한 재료(60)를 포함한다. 도 14는 도 13과 동일한 프로세싱 단계를 나타내지만, 돌출형 단자 단부(63)와 병합하는 변환되지 않은 영역(76)을 나타낸다.
전하 차단 재료(34)는 스택(12)을 통해 수직으로 연장하고, 제1 레벨(14)을 따라 포켓 영역(포켓)(45)을 획정하는 기복 지형을 갖는 에지(41)를 갖는다. 일부 실시형태에서, 전하 차단 재료(34)의 에지(41)는 개구부(64)의 내부를 따라 있기 때문에 내부 에지라고 지칭될 수 있다.
도 15를 참조하면, 전하 저장 재료(38)가 포켓(45) 내에 형성된다. 전하 저장 재료(38)는, 전하 저장 재료(38)와 전하 차단 재료(34)가 함께 개구부(64)의 내부를 따라 실질적으로 평탄한 수직 표면(77)을 형성하도록 증착된 다음 에칭될 수 있다. 전하 저장 재료(38)의 에칭은 임의의 적절한 조건 및 에천트(들)를 이용할 수 있고, 일부 실시형태에서 이러한 에칭은 인산을 이용할 수 있다.
도 16을 참조하면, 유전성 재료(42)가 실질적으로 평탄한 수직 표면(77)을 따라 형성되고, 채널 재료(44)는 유전성 재료(42)에 인접하여 형성되며, 절연성 재료(46)는 채널 재료(44)에 인접하여 형성된다.
도 17을 참조하면, 제1 재료(60)(도 16)가 제1 레벨(14)을 따라 공극(78)을 남기기 위해 제거된다. 제1 재료(60)가 임의의 적절한 조건 및 에천트(들)로 제거될 수 있고, 일부 실시형태에서 이러한 제거는 인산을 이용할 수 있다.
도 18을 참조하면, 유전성 배리어 재료(28), 전도성 재료(26) 및 전도성 재료(24)가 공극(78)(도 17) 내에 형성된다. 재료(28)는 처음에 공극(78)을 라이닝하기 위해 제공될 수 있고, 그 후 재료(26)는 공극을 추가로 라이닝하기 위해 제공될 수 있고, 마지막으로 재료(24)는 라이닝된 공극을 채우도록 제공될 수 있다.
도 18의 제1 레벨(16)은 도 5를 참조하여 전술한 것과 유사한 전도성 레벨이다.
제2 레벨(16)을 따른 재료(66, 20)는 서로 동일한 조성물을 포함할 수 있고(예를 들어, 둘 다 이산화규소를 포함할 수 있고), 이에 따라 도 19에 나타낸 바와 같이 이러한 재료는 병합될 수 있고 단일 재료(20)인 것으로 나타낼 수 있다. 도 19의 구성체(10)는 도 5를 참조하여 전술한 것과 동일하므로, 수직으로 적층된 메모리 셀(52)을 포함하는 메모리 디바이스로 간주될 수 있다.
본 명세서에 설명된 실시형태는 유리하게는 게이트 길이(즉, 제어 게이트(48)의 단자 영역의 수직 두께(T2))를 조정하는 데 이용될 수 있는 방법을 제공하며, 이러한 게이트 길이는 메모리 셀(즉, 메모리 셀(52)) 내의 저장 노드(즉, 전하 저장 재료(38)의 세그먼트(40))의 길이 이상이다. 이는 메모리 셀과 관련된 원하는 넓은 프로그램/소거 윈도우를 가능하게 할 수 있다. 또한, 라우팅 영역(워드라인 영역)(50)은 (제어 게이트와 비교하여) 비교적 좁게 유지될 수 있어, 수직으로 인접한 라우팅 영역 사이의 원하지 않는 기생 커패시턴스를 완화할 수 있다. 일부 실시형태에서, 수직으로 인접한 라우팅 영역(50) 사이의 원하지 않는 기생 커패시턴스를 더욱 완화하기 위해 공극이 제2 레벨(16)을 따라 제공될 수 있다.
전술한 어셈블리 및 구조체는 집적 회로(용어 "집적 회로"는 반도체 기판에 의해 지지되는 전자 회로를 의미함) 내에서 이용될 수 있고, 전자 시스템에 통합될 수 있다. 이러한 전자 시스템은, 예를 들어 메모리 모듈, 디바이스 드라이버, 전력 모듈, 통신 모뎀, 프로세서 모듈, 및 애플리케이션 특정 모듈에 사용될 수 있고, 다층, 멀티칩 모듈을 포함할 수 있다. 전자 시스템은, 예를 들어 카메라, 무선 디바이스, 디스플레이, 칩셋, 셋톱 박스, 게임, 조명, 차량, 시계, 텔레비전, 휴대 전화, 개인용 컴퓨터, 자동차, 산업 제어 시스템, 항공기 등과 같은 광범위한 시스템 중 어느 것일 수 있다.
달리 명시되지 않는 한, 본 명세서에 설명된 다양한 재료, 물질, 조성물 등은, 예를 들어 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은 임의의 적절한 방법으로 형성될 수 있다.
용어 "유전성" 및 "절연성"은 절연성 전기적 특성을 갖는 재료를 설명하는 데 이용될 수 있다. 이 용어는 본 개시에서 동의어로 간주된다. 일부 경우에 용어 "유전성"의 사용과, 다른 경우에 용어 "절연성"(또는 "전기적으로 절연성")의 사용은, 다음의 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공할 수 있고, 임의의 중요한 화학적 또는 전기적 차이를 나타내는 데 이용되지 않는다.
용어 "전기적으로 연결된" 및 "전기적으로 결합된"은 본 개시에서 모두 사용될 수 있다. 이 용어는 동의어로 간주된다. 일부 경우에 한 용어의 사용과 다른 경우에 다른 용어의 사용은 다음의 청구범위 내에서 선행 근거를 단순화하기 위해 본 개시 내에서 언어 변형을 제공하는 것일 수 있다.
도면에서 다양한 실시형태의 특정 방향은 단지 예시 목적일 뿐이며, 실시형태는 일부 적용예에서 나타낸 방향에 대해 회전될 수 있다. 본 명세서에 제공된 설명 및 다음의 청구범위는 구조체가 도면의 특정 방향에 있는지 또는 이러한 방향에 대해 회전되는지 여부에 관계없이 다양한 특징 간에 설명된 관계를 갖는 임의의 구조체에 관한 것이다.
첨부 도면의 단면도는 단면의 평면 내의 특징만을 나타내며, 도면을 단순화하기 위해 달리 표시되지 않는 한 단면의 평면 뒤의 재료는 나타내지 않는다.
구조체가 다른 구조체 "위에", "에 인접하여" 또는 "에 대향하여" 있는 것으로 상기에서 언급되는 경우에는, 다른 구조체 위에 바로 있을 수 있거나 개재 구조체가 또한 존재할 수 있다. 대조적으로, 구조체가 다른 구조체 "위에 바로", "에 바로 인접하여" 또는 "에 바로 대향하여"라고 언급되는 경우에는, 개재 구조체가 존재하지 않는다. 용어 "바로 아래에", "바로 위에" 등은 (달리 명시적으로 언급되지 않는 한) 직접적인 물리적 접촉을 나타내지 않고, 대신에 수직 정렬을 나타낸다.
구조체(예를 들어, 층, 재료 등)는 구조체가 일반적으로 하지 베이스(예를 들어, 기판)로부터 위쪽으로 연장한다는 것을 나타내기 위해 "수직으로 연장하는"이라고 언급될 수 있다. 수직으로 연장하는 구조체는 베이스의 상면에 대해 실질적으로 직각으로 연장하거나 연장하지 않을 수 있다.
일부 실시형태는 교번하는 절연성 레벨과 전도성 레벨의 수직 스택을 갖는 집적 구조체를 포함한다. 전도성 레벨은 제1 수직 두께의 제1 영역을 갖고, 제1 수직 두께보다 큰 제2 수직 두께의 단자 영역을 갖고, 제1 영역과 단자 영역 사이에 플레어형 전이 영역을 갖는다. 전하 차단 재료는 단자 영역에 인접해 있다. 전하 저장 재료는 전하 차단 재료에 인접하고, 수직으로 적층된 세그먼트로 배열된다. 세그먼트는 전도성 레벨을 따라 있고, 갭에 의해 서로 수직으로 이격된다. 유전성 재료는 전하 저장 재료에 인접해 있다. 채널 재료는 유전성 재료에 인접해 있다.
일부 실시형태는 교번하는 절연성 레벨 및 전도성 레벨의 수직 스택을 갖는 메모리 디바이스를 포함한다. 메모리 셀은 전도성 레벨을 따라 있다. 전도성 레벨은 제1 수직 두께를 포함하는 제어 게이트 영역을 갖고, 제1 수직 두께보다 작은 제2 수직 두께를 포함하는 라우팅 영역을 갖고, 제1 수직 두께와 제2 수직 두께 사이에 테이퍼형 전이 영역을 갖는다. 전하 차단 재료는 제어 게이트 영역에 인접해 있다. 전하 저장 재료는 전하 차단 재료에 인접해 있다. 유전성 재료는 전하 저장 재료에 인접해 있다. 채널 재료는 수직 스택을 따라 수직으로 연장하고 유전체 재료에 인접해 있다. 메모리 셀은 제어 게이트 영역을 포함하고, 전하 차단 재료, 전하 저장 재료, 유전성 재료 및 채널 재료의 영역을 포함한다.
일부 실시형태는 집적 구조체를 형성하는 방법을 포함한다. 교번하는 제1 및 제2 레벨의 수직 스택이 형성된다. 제1 레벨은 제1 재료를 포함하고 제2 레벨은 제2 재료를 포함한다. 개구부가 스택을 통해 연장하도록 형성된다. 제2 레벨은 제1 레벨에 대해 리세스된다. 제1 레벨은 리세스된 제2 레벨 너머로 연장하는 돌출형 단자 단부를 갖는다. 공동이 리세스된 제2 레벨을 따라 있고, 돌출형 단자 단부 사이에 수직으로 있다. 제3 재료는 돌출형 단자 단부 주위로 그리고 공동 내에서 연장하도록 형성된다. 제3 재료는 공동을 좁힌다. 제4 재료는 좁아진 공동 내에 형성된다. 제3 재료의 영역이 제거되어 제2 레벨을 따라 돌출형 구조체를 남긴다. 돌출형 구조체는 제4 재료를 포함한다. 돌출형 구조체는 개재 갭에 의해 돌출형 단자 단부로부터 수직으로 이격된다. 추가의 제1 재료가 돌출형 단자 단부 주위 및 돌출형 구조체 주위로 연장하고, 개재 갭 내로 연장하도록 형성된다. 추가의 제1 재료의 대부분은 전하 차단 재료로 변환된다. 개재 갭 내의 추가의 제1 재료의 영역은 변환되지 않은 영역이다. 변환되지 않은 영역은 돌출형 단자 단부의 바로 인접한 표면이다. 전하 차단 재료는 스택을 통해 수직으로 연장하고, 제1 레벨을 따라 포켓을 획정하는 기복 지형을 갖는 에지를 갖는다. 전하 저장 재료가 포켓 내에 형성된다. 전하 저장 재료 및 전하 차단 재료는 함께 실질적으로 평탄한 표면을 형성한다. 유전성 재료는 실질적으로 평탄한 표면을 따라 형성된다. 채널 재료는 유전성 재료에 인접하여 형성된다. 제1 레벨의 제1 재료 및 변환되지 않은 영역이 제거되어 공극을 남긴다. 공극 내에 전도성 재료가 형성된다.
법령에 따라, 본 명세서에 개시된 주제는 구조적 및 체계적 특징에 대해 다소 구체적인 언어로 설명되었다. 그러나, 본 명세서에 개시된 수단이 예시적인 실시형태를 포함하기 때문에, 청구범위는 도시 및 설명된 특정의 특징에 한정되지 않는다는 것을 이해해야 한다. 따라서, 청구범위는 문자 그대로 전체 범위를 제공해야 하며, 등가 원칙에 따라 적절하게 해석되어야 한다.
Claims (32)
- 집적 구조체로서,
교번하는(alternating) 절연성 레벨과 전도성 레벨의 수직 스택;
제1 수직 두께의 제1 영역을 갖고, 상기 제1 수직 두께보다 큰 제2 수직 두께의 단자 영역을 갖고, 상기 제1 영역과 상기 단자 영역 사이에 플레어형(flared) 전이 영역을 갖는 상기 전도성 레벨;
상기 단자 영역에 인접한 전하 차단 재료;
상기 전하 차단 재료에 인접하고 수직으로 적층된 세그먼트로 배열된 전하 저장 재료 - 상기 세그먼트는 상기 전도성 레벨을 따라 있고 갭에 의해 서로 수직으로 이격됨 -;
상기 전하 저장 재료에 인접한 유전성 재료; 및
상기 유전성 재료에 인접한 채널 재료를 포함하는, 집적 구조체. - 제1항에 있어서, 상기 전도성 레벨은 전도성 코어 재료의 외주면을 따라 연장하는 전도성 라이너 재료를 포함하는, 집적 구조체.
- 제2항에 있어서, 상기 전도성 라이너 재료는 질화 티타늄을 포함하고, 상기 전도성 코어 재료는 텅스텐을 포함하는, 집적 구조체.
- 제3항에 있어서, 개개의 상기 전도성 레벨의 전도성 라이너 재료는 상기 개개의 전도성 레벨과 관련된 상기 플레어형 전이 영역 내에서 테이퍼를 따라 연장하는 외주면을 갖는, 집적 구조체.
- 제4항에 있어서, 개개의 상기 전도성 레벨의 전도성 코어 재료는 상기 개개의 전도성 레벨과 관련된 상기 플레어형 전이 영역 내에서 상기 테이퍼를 따라 또한 연장하는 외주면을 갖는, 집적 구조체.
- 제1항에 있어서, 상기 전하 차단 재료는 상기 스택을 통해 연장하는 연속 층으로서 구성되는, 집적 구조체.
- 제6항에 있어서, 상기 연속 층은 상기 스택의 상기 절연성 레벨 및 상기 전도성 레벨에 인접한 제1 측벽 표면을 갖고, 상기 제1 측벽 표면과 대향하는 관계로 제2 측벽 표면을 갖고; 상기 제1 측벽 표면은 상기 절연성 레벨을 따라 제1 포켓 영역을 갖는 제1 기복 지형(undulating topography)을 갖고; 상기 제2 측벽 표면은 상기 전도성 레벨을 따라 제2 포켓 영역을 갖는 제2 기복 지형을 갖는, 집적 구조체.
- 제7항에 있어서, 상기 전하 저장 재료의 상기 세그먼트는 상기 제2 포켓 영역 내에 있는, 집적 구조체.
- 제1항에 있어서, 상기 단자 영역과 상기 전하 차단 재료 사이에 하이-k(hihg-k) 재료를 더 포함하는, 집적 구조체.
- 제9항에 있어서, 상기 하이-k 재료는 AlO, HfO, HfSiO, ZrO 및 ZrSiO 중 하나 이상을 포함하고; 여기서 상기 화학식은 특정 화학량론보다는 주요 구성분을 나타내는, 집적 구조체.
- 제1항에 있어서, 상기 채널 재료는 상기 수직 스택을 따라 평탄한, 집적 구조체.
- 메모리 디바이스로서,
교번하는 절연성 레벨과 전도성 레벨의 수직 스택;
상기 전도성 레벨을 따르는 메모리 셀;
제1 수직 두께를 포함하는 제어 게이트 영역을 갖고, 상기 제1 수직 두께보다 작은 제2 수직 두께를 포함하는 라우팅 영역을 갖고, 상기 제1 수직 두께와 상기 제2 수직 두께 사이에 테이퍼형 전이 영역을 갖는 상기 전도성 레벨;
상기 제어 게이트 영역에 인접한 전하 차단 재료;
상기 전하 차단 재료에 인접한 전하 저장 재료;
상기 전하 저장 재료에 인접한 유전성 재료; 및
상기 수직 스택을 따라 수직으로 연장하고 상기 유전성 재료에 인접한 채널 재료를 포함하고;
상기 메모리 셀은 상기 제어 게이트 영역을 포함하고, 상기 전하 차단 재료, 상기 전하 저장 재료, 상기 유전성 재료 및 상기 채널 재료의 영역을 포함하는, 메모리 디바이스. - 제12항에 있어서, 각 전도성 레벨은 외부 전도성 층에 의해 적어도 부분적으로 둘러싸인 전도성 코어를 포함하고, 상기 전도성 코어는 상기 외부 전도성 층과 상이한 조성물을 포함하며; 하이-k 재료가 상기 외부 전도성 층과 상기 전하 차단 재료 사이에 있는, 메모리 디바이스.
- 제13항에 있어서, 상기 전도성 코어는 하나 이상의 금속을 포함하고, 상기 외부 전도성 층은 금속 질화물을 포함하는, 메모리 디바이스.
- 제14항에 있어서,
상기 전도성 코어는 텅스텐을 포함하고;
상기 외부 전도성 층은 질화 티타늄을 포함하며;
상기 하이-k 재료는 AlO, HfO, HfSiO, ZrO 및 ZrSiO 중 하나 이상을 포함하고; 여기서 상기 화학식은 특정 화학량론보다는 주요 구성분을 나타내는, 메모리 디바이스. - 제12항에 있어서, 상기 전하 저장 재료는 전하 트래핑 재료인, 메모리 디바이스.
- 제12항에 있어서, 상기 전하 저장 재료는 질화규소를 포함하는, 메모리 디바이스.
- 제12항에 있어서, 상기 전하 저장 재료는 갭에 의해 서로 수직으로 이격되는 수직으로 적층된 세그먼트로서 배열되는, 메모리 디바이스.
- 집적 구조체를 형성하는 방법으로서,
교번하는 제1 및 제2 레벨의 수직 스택을 형성하는 단계 - 상기 제1 레벨은 제1 재료를 포함하고, 상기 제2 레벨은 제2 재료를 포함함 -;
상기 스택을 통해 연장하는 개구부를 형성하는 단계;
상기 제1 레벨에 대해 상기 제2 레벨을 리세스하는 단계 - 상기 제1 레벨은 상기 리세스된 제2 레벨 너머로 연장하는 돌출형 단자 단부를 갖고; 공동이 상기 리세스된 제2 레벨을 따라 있고 상기 돌출형 단자 단부 사이에 수직으로 있음 -;
상기 돌출형 단자 단부 주위로 그리고 상기 공동 내에서 연장하도록 제3 재료를 형성하는 단계 - 상기 제3 재료는 상기 공동을 좁힘 -;
상기 좁아진 공동 내에 제4 재료를 형성하는 단계;
상기 제2 레벨을 따라 돌출형 구조체를 남기도록 상기 제3 재료의 영역을 제거하는 단계 - 상기 돌출형 구조체는 개재 갭에 의해 돌출형 단자 단부로부터 수직으로 이격됨 -;
상기 돌출형 단자 단부 주위 및 상기 돌출형 구조체 주위로 연장하고, 상기 개재 갭 내로 연장하도록 추가의 제1 재료를 형성하는 단계;
상기 추가의 제1 재료의 대부분을 전하 차단 재료로 변환하는 단계 - 상기 개재 갭 내의 상기 추가의 제1 재료의 영역은 변환되지 않은 영역이고; 상기 변환되지 않은 영역은 상기 돌출형 단자 단부의 바로 인접한 표면이며; 상기 전하 차단 재료는 상기 스택을 통해 수직으로 연장하고, 상기 제1 레벨을 따라 포켓을 획정하는 기복 지형을 갖는 에지를 가짐 -;
상기 포켓 내에 전하 저장 재료를 형성하는 단계 - 상기 전하 저장 재료 및 상기 전하 차단 재료는 함께 실질적으로 평탄한 표면을 형성함 -;
상기 실질적으로 평탄한 표면을 따라 유전성 재료를 형성하는 단계;
상기 유전성 재료에 인접하여 채널 재료를 형성하는 단계;
공극을 남기기 위해 상기 제1 레벨의 상기 제1 재료 및 상기 변환되지 않은 영역을 제거하는 단계; 및
상기 공극 내에 전도성 재료를 형성하는 단계를 포함하는, 방법. - 제19항에 있어서, 상기 공극 내의 상기 전도성 재료는 전도성 레벨을 형성하고; 상기 전도성 레벨은 제1 수직 두께의 제1 영역을 갖고, 상기 제1 수직 두께보다 큰 제2 수직 두께의 제2 영역을 갖고; 상기 제2 영역은 상기 제1 영역과 상기 전하 차단 재료 사이에 있는, 방법.
- 제20항에 있어서, 상기 전도성 레벨은 상기 제1 영역과 상기 제2 영역 사이에 플레어형 전이 영역을 포함하는, 방법.
- 제19항에 있어서, 상기 공극 내에 상기 전도성 재료를 형성하기 전에 상기 공극을 라이닝하기 위해 상기 공극 내에 하이-k 재료를 형성하는 단계를 더 포함하는, 방법.
- 제19항에 있어서, 상기 전도성 재료는 전도성 코어 재료를 포함하고, 상기 전도성 코어 재료의 외주를 적어도 부분적으로 둘러싸는 전도성 라이너 재료를 포함하는, 방법.
- 제23항에 있어서, 상기 전도성 코어 재료는 텅스텐을 포함하고, 상기 전도성 라이너 재료는 질화 티타늄을 포함하는, 방법.
- 제19항에 있어서, 상기 변환 단계는 상기 추가의 제1 재료의 산화를 포함하는, 방법.
- 제25항에 있어서, 상기 제1 재료는 질화규소를 포함하고, 상기 전하 차단 재료는 산질화규소(silicon oxynitride)를 포함하는, 방법.
- 제26항에 있어서, 상기 제2 재료는 이산화규소를 포함하는, 방법.
- 제27항에 있어서, 상기 제3 재료는 이산화규소를 포함하는, 방법.
- 제28항에 있어서, 상기 제4 재료는 실리콘을 포함하는, 방법.
- 제29항에 있어서, 상기 제3 재료의 상기 영역을 제거하기 전에 상기 제4 재료를 이산화규소로 변환하기 위해 제4 재료를 산화시키는 단계를 더 포함하는, 방법.
- 제19항에 있어서, 상기 전하 저장 재료는 전하 트래핑 재료를 포함하는, 방법.
- 제19항에 있어서, 상기 전하 저장 재료는 질화규소를 포함하는, 방법.
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