JP7423772B2 - 集積アセンブリ及び集積アセンブリを形成する方法 - Google Patents

集積アセンブリ及び集積アセンブリを形成する方法 Download PDF

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Description

［関連出願のデータ］
この出願は、“Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｏｆ Ｆｏｒｍｉｎｇ Ｉｎｔｅｇｒａｔｅｄ Ａｓｓｅｍｂｌｉｅｓ”と題され、２０１９年１１月１２日に出願された米国特許出願シリアル番号１６／６８１，２００に関連し、その全体が参照により本明細書に組み込まれる。
集積アセンブリ（例えば、メモリデバイス）及び集積アセンブリを形成する方法。
メモリは、電子システムにデータ蓄積を提供する。フラッシュメモリはメモリの一種であり、最近のコンピュータ及びデバイスで多くの使用を有する。実例として、最近のパーソナルコンピュータは、フラッシュメモリチップ上に蓄積されたＢＩＯＳを有し得る。別の例として、コンピュータ及びその他のデバイスが従来のハードドライブを置き換えるためにソリッドステートドライブ内にフラッシュメモリを利用することが益々一般的になっている。更に別の例として、フラッシュメモリは、製造者が、新たな通信プロトコルが標準化されたときにそれらをサポートすること、及び強化された機構のためにデバイスをリモートでアップグレードする能力を提供することが可能であるため、無線電子デバイスではポピュラーである。
ＮＡＮＤは、フラッシュメモリの基本的なアーキテクチャであり得、垂直方向に積み重ねられたメモリセルを含むように構成され得る。
ＮＡＮＤを具体的に説明する前に、集積された配列内のメモリアレイの関係をより一般的に説明することが役立ち得る。図１は、アクセス線１００４（例えば、信号を伝導するためのワード線ＷＬ０～ＷＬｍ）及び第１のデータ線１００６（例えば、信号を伝導するためのビット線ＢＬ０～ＢＬｎ）と共に、行及び列内に配列された複数のメモリセル１００３を有するメモリアレイ１００２を含む従来技術のデバイス１０００のブロック図を示す。アクセス線１００４及び第１のデータ線１００６は、メモリセル１００３との間で情報を転送するために使用され得る。行デコーダ１００７及び列デコーダ１００８は、メモリセル１００３の内の何れの１つがアクセスされるかを判定にするために、アドレス線１００９上のアドレス信号Ａ０～ＡＸをデコードする。センスアンプ回路１０１５は、メモリセル１００３から読み出された情報の値を判定するように動作する。Ｉ／Ｏ回路１０１７は、メモリアレイ１００２と入力／出力（Ｉ／Ｏ）線１００５との間で情報の値を転送する。Ｉ／Ｏ線１００５上の信号ＤＱ０～ＤＱＮは、メモリセル１００３から読み出される、又はメモリセル１００３中に書き込まれる情報の値を表し得る。他のデバイスは、Ｉ／Ｏ線１００５、アドレス線１００９、又は制御線１０２０を通じてデバイス１０００と通信し得る。メモリ制御ユニット１０１８は、メモリセル１００３上で実施されるメモリ動作を制御するために使用され、制御線１０２０上の信号を利用する。デバイス１０００は、第１の供給線１０３０及び第２の供給線１０３２上の供給電圧信号Ｖｃｃ及びＶｓｓを夫々受信し得る。デバイス１０００は、選択回路１０４０及び入力／出力（Ｉ／Ｏ）回路１０１７を含む。選択回路１０４０は、メモリセル１００３から読み出され又はメモリセル１００３中にプログラミングされる情報の値を表し得る、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択するために、Ｉ／Ｏ回路１０１７を介して、信号ＣＳＥＬ１～ＣＳＥＬｎに応答し得る。列デコーダ１００８は、アドレス線１００９上のＡ０～ＡＸアドレス信号に基づいて、ＣＳＥＬ１～ＣＳＥＬｎ信号を選択的に活性化し得る。選択回路１０４０は、読み出し及びプログラミング動作の間にメモリアレイ１００２とＩ／Ｏ回路１０１７との間の通信を提供するために、第１のデータ線１００６及び第２のデータ線１０１３上の信号を選択し得る。
図１のメモリアレイ１００２は、ＮＡＮＤメモリアレイであり得、図２は、図１のメモリアレイ１００２に利用され得る３次元ＮＡＮＤメモリデバイス２００の概略図を示す。デバイス２００は、電荷蓄積デバイスの複数のストリングを含む。第１の方向（Ｚ－Ｚ´）では、電荷蓄積デバイスの各ストリングは、例えば、相互に積み重ねられた３２個の電荷蓄積デバイスを含み得、各電荷蓄積デバイスは、例えば、３２個のティア（ティア０～ティア３１）の内の１つに対応する。個別のストリングの電荷蓄積デバイスは、電荷蓄積デバイスのストリングがその近くに形成される半導体材料（例えば、ポリシリコン）の個別のピラー内に形成されるもの等の共通のチャネル領域を共有し得る。第２の方向（Ｘ－Ｘ´）では、例えば、複数のストリングの１６個の第１のグループの各第１のグループは、例えば、複数（例えば、３２個）のアクセス線（すなわち、ワード線ＷＬとしても知られる“グローバル制御ゲート（ＣＧ）線”）を共有する８つのストリングを含み得る。アクセス線の各々は、ティア内の電荷蓄積デバイスを結合し得る。同じアクセス線によって結合された（したがって同じティアに対応する）電荷蓄積デバイスは、例えば、各電荷蓄積デバイスが２ビットの情報を蓄積することが可能なセルを含む場合に、Ｐ０／Ｐ３２、Ｐ１／Ｐ３３、及びＰ２／Ｐ３４等の２つのページに論理的にグループ化され得る。第３の方向（Ｙ－Ｙ´）では、例えば、複数のストリングの８つの第２のグループの各第２のグループは、８つのデータ線の内の対応する１つによって結合された１６個のストリングを含み得る。メモリブロックのサイズは、１，０２４ページ及び合計で約１６ＭＢ（例えば、１６ＷＬ×３２ティア×２ビット＝１，０２４ページ／ブロック、ブロックサイズ＝１，０２４ページ×１６ＫＢ／ページ＝１６ＭＢ）を含み得る。ストリング、ティア、アクセス線、データ線、第１のグループ、第２のグループ、及び／又はページの数は、図２に示されるものよりも多くてもよく、少なくてもよい。
図３は、図２に関して説明されたストリングの１６個の第１のグループの内の１つ内に電荷蓄積デバイスの１５個のストリングを含む、Ｘ－Ｘ´方向における図２の３Ｄ ＮＡＮＤメモリデバイス２００のメモリブロック３００の断面図を示す。メモリブロック３００の複数のストリングは、タイル列Ｉ、タイル列Ｊ、及びタイル列Ｋ等の複数のサブセット３１０、３２０、３３０（例えば、タイル列）にグループ化され得、各サブセット（例えば、タイル列）は、メモリブロック３００の“部分的ブロック”を含む。グローバルドレイン側選択ゲート（ＳＧＤ）線３４０は、複数のストリングのＳＧＤに結合され得る。例えば、グローバルＳＧＤ線３４０は、複数（例えば、３つ）のサブＳＧＤドライバ３３２、３３４、３３６の内の対応する１つを介して、各サブＳＧＤ線が個別のサブセット（例えば、タイル列）に対応する複数（例えば、３つ）のサブＳＧＤ線３４２、３４４、３４６に結合され得る。サブＳＧＤドライバ３３２、３３４、３３６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＤを同時に結合又は切断し得る。グローバルソース側選択ゲート（ＳＧＳ）線３６０は、複数のストリングのＳＧＳに結合され得る。例えば、グローバルＳＧＳ線３６０は、複数のサブＳＧＳドライバ３２２、３２４、３２６の内の対応する１つを介して、各サブＳＧＳ線が個別のサブセット（例えば、タイル列）に対応する複数のサブＳＧＳ線３６２、３６４、３６６に結合され得る。サブＳＧＳドライバ３２２、３２４、３２６の各々は、他の部分的ブロックのものとは独立して、対応する部分的ブロック（例えば、タイル列）のストリングのＳＧＳを同時に結合又は切断し得る。グローバルアクセス線（例えば、グローバルＣＧ線）３５０は、複数のストリングの各々の個別のティアに対応する電荷蓄積デバイスを結合し得る。各グローバルＣＧ線（例えば、グローバルＣＧ線３５０）は、複数のサブストリングドライバ３１２、３１４、及び３１６の内の対応する１つを介して、複数のサブアクセス線（例えば、サブＣＧ線）３５２、３５４、３５６に結合され得る。サブストリングドライバの各々は、他の部分的ブロック及び／又は他のティアのものとは独立して、個別の部分的ブロック及び／又はティアに対応する電荷蓄積デバイスを同時に結合又は切断し得る。個別のサブセット（例えば、部分的ブロック）及び個別のティアに対応する電荷蓄積デバイスは、電荷蓄積デバイスの“部分的ティア”（例えば、単一の“タイル”）を含み得る。個別のサブセット（例えば、部分的ブロック）に対応するストリングは、サブソース３７２、３７４、及び３７６（例えば、“タイルソース”）の内の対応する１つに結合され得、各サブソースは、個別の電源に結合される。
ＮＡＮＤメモリデバイス２００は、代替的には、図４の概略図を参照して説明される。
メモリアレイ２００は、ワード線２０２１～２０２Ｎ、及びビット線２２８１～２２８Ｍを含む。
メモリアレイ２００はまた、ＮＡＮＤストリング２０６１～２０６Ｍを含む。各ＮＡＮＤストリングは、電荷蓄積トランジスタ２０８１～２０８Ｎを含む。電荷蓄積トランジスタは、電荷を蓄積するためにフローティングゲート材料（例えば、ポリシリコン）を使用し得、又は電荷を蓄積するために電荷トラップ材料（例えば、窒化ケイ素、金属ナノドット等）を使用し得る。
電荷蓄積トランジスタ２０８は、ワード線２０２とストリング２０６との交点に設置される。電荷蓄積トランジスタ２０８は、データの蓄積のための不揮発性メモリセルを表す。各ＮＡＮＤストリング２０６の電荷蓄積トランジスタ２０８は、ソース選択デバイス（例えば、ソース側選択ゲート、ＳＧＳ）２１０とドレイン選択デバイス（例えば、ドレイン側選択ゲート、ＳＧＤ）２１２との間でソースからドレインに直列に接続される。各ソース選択デバイス２１０は、ストリング２０６とソース選択線２１４との交点に設置され、一方、各ドレイン選択デバイス２１２は、ストリング２０６とドレイン選択線２１５との交点に設置される。選択デバイス２１０及び２１２は、任意の適切なアクセスデバイスであり得、図４にボックスを用いて一般的に説明される。
各ソース選択デバイス２１０のソースは、共通のソース線２１６に接続される。各ソース選択デバイス２１０のドレインは、対応するＮＡＮＤストリング２０６の第１の電荷蓄積トランジスタ２０８のソースに接続される。例えば、ソース選択デバイス２１０１のドレインは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８１のソースに接続される。ソース選択デバイス２１０は、ソース選択線２１４に接続される。
各ドレイン選択デバイス２１２のドレインは、ドレイン接点でビット線（すなわち、デジット線）２２８に接続される。例えば、ドレイン選択デバイス２１２１のドレインは、ビット線２２８１に接続される。各ドレイン選択デバイス２１２のソースは、対応するＮＡＮＤストリング２０６の最後の電荷蓄積トランジスタ２０８のドレインに接続される。例えば、ドレイン選択デバイス２１２１のソースは、対応するＮＡＮＤストリング２０６１の電荷蓄積トランジスタ２０８Ｎのドレインに接続される。
電荷蓄積トランジスタ２０８は、ソース２３０、ドレイン２３２、電荷蓄積領域２３４、及び制御ゲート２３６を含む。電荷蓄積トランジスタ２０８は、ワード線２０２に結合されたそれらの制御ゲート２３６を有する。電荷蓄積トランジスタ２０８の列は、所与のビット線２２８に結合されたＮＡＮＤストリング２０６内のそれらのトランジスタである。電荷蓄積トランジスタ２０８の行は、所与のワード線２０２に共通に結合されたそれらのトランジスタである。
改善されたＮＡＮＤアーキテクチャ及びＮＡＮＤアーキテクチャを製造するための改善された方法を開発することが望まれる。
メモリセルを備えたメモリアレイを有する従来技術のメモリデバイスのブロック図を示す。 ３Ｄ ＮＡＮＤメモリデバイスの形式で図１の従来技術のメモリアレイの概略図を示す。 Ｘ－Ｘ´の方向の図２の従来技術の３Ｄ ＮＡＮＤメモリデバイスの断面図を示す。 従来技術のＮＡＮＤメモリアレイの概略図である。 例示的なメモリデバイスの領域を示す集積アセンブリの概略的断面側面図である。 図５の集積アセンブリの一部分の概略的断面上面図であり、図５の線５Ａ－５Ａに沿う。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。 例示的なメモリデバイスを製造するための例示的な方法の例示的な連続的プロセス段階で示される集積アセンブリの領域の概略的断面側面図である。
メモリセルの動作は、チャネル材料と電荷蓄積材料との間の電荷の移動を含み得る。実例として、メモリセルのプログラミングは、電荷（すなわち、電子）をチャネル材料から電荷蓄積材料中に移動させることと、電荷を電荷蓄積材料内にその後蓄積することを含み得る。メモリセルの消去は、電荷蓄積材料内に蓄積された電子と再結合し、それによって電荷蓄積材料から電荷を放出するように電荷蓄積材料中に正孔を移動させることを含み得る。電荷蓄積材料は、電荷トラップ材料（実例として、窒化ケイ素、金属ドット等）を含み得る。従来のメモリに伴う問題は、電荷トラップ材料がメモリアレイの複数のメモリセルに渡って拡張し、そうしたことが、あるメモリセルから別のメモリセルへの電荷のマイグレーションにつながり得ることであり得る。電荷のマイグレーションは、データ保持の問題につながり得る。幾つかの実施形態は、メモリセル間の領域内の電荷トラップ材料内に切れ目を有するメモリデバイス（例えば、ＮＡＮＤアーキテクチャ）を含み、そうした切れ目は、メモリセル間の電荷のマイグレーションを有利に妨げ得る。
従来のメモリセルで遭遇し得る別の問題は、メモリセルの所望の迅速なプログラミング及び消去を達成するには制御ゲートが狭すぎることであり得る。幾つかの実施形態は、従来のアーキテクチャで一般的に利用可能であるより広いプログラム／消去ウィンドウを提供するように調整された比較的広い制御ゲートを備えたメモリデバイスを含む。広い制御ゲートは、垂直方向に積み重ねられたルーティング構造体間の望ましくない寄生容量を低減するように調整された狭いルーティング構造体（ワード線）と組み合わせて形成され得る。例示的な実施形態は、図５～図１９を参照して説明される。
図５に示すように、構築物（すなわち、アセンブリ、アーキテクチャ等）１０は、交互の第１及び第２のレベル１４及び１６の垂直スタック１２を含む。第１のレベル１４は導電性レベルであり、第２のレベル１６は絶縁性レベルである。
導電性レベル１４は、ＮＡＮＤ構成のメモリセルレベル（本明細書ではワード線レベル又はルーティング／制御ゲートレベルとも称される）である。ＮＡＮＤ構成は、メモリセルのストリング（すなわち、ＮＡＮＤストリング）を含み、ストリング内のメモリセルの数は、垂直方向に積み重ねられたレベル１４の数によって決定される。ＮＡＮＤストリングは、任意の適切な数のメモリセルレベルを含み得る。実例として、ＮＡＮＤストリングは、８個のメモリセルレベル、１６個のメモリセルレベル、３２個のメモリセルレベル、６４個のメモリセルレベル、５１２個のメモリセルレベル、１０２４個のメモリセルレベル等を有し得る。図５の図面に具体的に説明するレベルよりも多くの垂直方向に積み重ねられたレベルがあり得ることを示すために、垂直スタック１２は、説明する領域を越えて垂直方向に拡張するように指し示されている。
スタック１２は、ベース１８の上方に支持されるように示されている。ベース１８は、半導体材料を含み得、例えば、単結晶シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。ベース１８は半導体基板と称され得る。用語“半導体基板”は、半導体ウエハ等のバルク半導体材料（単独又は他の材料を含むアセンブリ内の何れか）、及び半導体材料層（単独又は他の材料を含むアセンブリ内の何れか）を含むがこれらに限定されない半導体材料を含む任意の構築物を意味する。用語“基板”は、上に説明した半導体基板を含むがこれらに限定されない任意の支持構造体を指す。幾つかの用途では、ベース１８は、集積回路の製造と関連付けられる１つ以上の材料を含む半導体基板に対応し得る。こうした材料は、例えば、高融点金属材料、バリア材料、拡散材料、絶縁体材料等の内の１つ以上を含み得る。
スタック１２とベース１８との間に他のコンポーネント及び材料が提供され得ることを指し示すために、スタック１２とベース１８との間に間隙が提供されている。そうした他のコンポーネント及び材料は、スタックの追加のレベル、ソース線レベル、ソース側選択ゲート（ＳＧＳ）等を含み得る。
絶縁性レベル１６は絶縁性材料２０を含む。絶縁性材料２０は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
導電性レベル１４は導電性領域２２を含む。導電性領域は、内側導電性材料２４及び外側導電性材料２６を含む。内側導電性材料２４は、導電性コア２５として構成されるとみなされ得、外側導電性材料２６は、導電性コアの外周に沿って拡張する外側導電層（ライナー）２７として構成されるとみなされ得る。
導電性材料２４及び２６は、例えば、様々な金属（例えば、チタン、タングステン、コバルト、ニッケル、白金、ルテニウム等）、金属含有組成物（例えば、金属ケイ化物、金属窒化物、金属炭化物等）、及び／又は導電性ドープ半導体材料（例えば、導電性ドープシリコン、導電性ドープゲルマニウム等）の内の１つ以上等の任意の適切な導電性組成物を含み得る。導電性材料２４及び２６は、相互に組成的に異なる。幾つかの実施形態では、コア材料２４は、１つ以上の金属を含み得（例えば、タングステンを含み得）、外側導電性材料２６は、１つ以上の金属窒化物を含み得る（例えば、窒化チタンを含み得る）。幾つかの実施形態では、材料２６は導電性ライナー材料と称され得、導電性材料２４は導電性コア材料と称され得る。
誘電体材料２８は外側導電性材料２６に沿う。誘電体材料２８は、誘電体バリア材料であり得、任意の適切な組成物を含み得る。幾つかの実施形態では、誘電体材料２８は、高ｋ材料を含み、用語“高ｋ”は、二酸化ケイ素の誘電率よりも大きい誘電率を意味する。幾つかの実施形態では、誘電体材料２８は、ＡｌＯ、ＨｆＯ、ＨｆＳｉＯ、ＺｒＯ、及びＺｒＳｉＯの内の１つ以上を含み得、本質的にそれからなり得、又はそれからなり得、化学式は特定の化学量論ではなく主成分を指し示す。
導電性レベル（ワード線レベル）１４は、第１の垂直方向の厚さＴ１を有する第１の領域３０を有し、第１の垂直方向の厚さよりも厚い第２の垂直方向の厚さＴ２を有する第２の領域（末端領域）３２を有する。幾つかの実施形態では、第２の垂直方向の厚さＴ２は、第１の垂直方向の厚さＴ１よりも約１０％～約７０％の範囲内の量だけ厚い。説明する実施形態では、第１の領域３０は、第２の領域３２に対して凡そ垂直方向に中央にある。
導電性レベル１４は、第１の領域３０を第２の領域３２（すなわち、第１の領域３０と第２の領域３２との間）に接続するフレア遷移領域（テーパー状の遷移領域）３１を有する。説明する実施形態では、材料２４、２６、及び２８は全て、フレア遷移領域内のテーパーに沿って拡張する表面を有する。具体的には、材料２８は、フレア遷移領域３１のテーパーに沿った外周面３３を有し、材料２６は、フレア遷移領域３１のテーパーに沿った外周面３５を有し、材料２４は、フレア遷移領域３１のテーパーに沿った外周面３７を有する。
電荷遮断材料３４は末端領域３２に沿う。電荷遮断材料３４は、スタック１２を通って垂直方向に拡張する連続層として構成される。電荷遮断材料３４は、任意の適切な組成物を含み得、幾つかの実施形態では、酸窒化ケイ素（ＳｉＯＮ）を含み得、本質的にそれからなり得、又はそれからなり得、化学式は特定の化学量論ではなく主成分をリスト化する。
電荷遮断材料３４の連続層は、スタック１２のレベル１４及び１６に隣接する第１の側壁面３９を有し、第１の側壁面に対して対向する関係にある第２の側壁面４１を有する。第１の側壁面３９は、絶縁性レベル１６に沿った第１のポケット領域４３を有する起伏のあるトポグラフィ（第１の起伏のあるトポグラフィ）を有し、第２の側壁面４１は、導電性レベル１４に沿った第２のポケット領域４５を有する起伏のあるトポグラフィ（第２の起伏のあるトポグラフィ）を有する。
電荷遮断材料３４は、誘電体バリア材料２８に隣接し、誘電体バリア材料（高ｋ材料）２８によって末端領域３２の導電性材料２６から離隔される。
電荷蓄積材料３８は、電荷遮断材料に隣接し、垂直方向に積み重ねられたセグメント４０内に配列される。セグメント４０は、導電性レベル１４に沿い、そうした導電性レベルの末端領域３２に近接する。説明する実施形態では、電荷蓄積材料のセグメント４０は、電荷遮断材料３４の起伏のあるトポグラフィにより画定される第２のポケット領域４５内にある。
セグメント４０（すなわち、電荷蓄積材料３８のセグメント）は、間隙３６によって相互に垂直方向に離隔される。電荷蓄積材料３８は任意の適切な組成物を含み得る。幾つかの実施形態では、電荷蓄積材料３８は、例えば、窒化ケイ素、酸窒化ケイ素、導電性ナノドット等の電荷トラップ材料を含み得る。実例として、幾つかの実施形態では、電荷蓄積材料３８は、窒化ケイ素を含み得、本質的それからなり得、又はそれからなり得る。
誘電体材料（すなわち、トンネル材料、ゲート誘電体材料）４２は、電荷蓄積材料３８に隣接する。誘電体材料４２は任意の適切な組成物を含み得る。幾つかの実施形態では、誘電体材料４２は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、酸化アルミニウム、酸化ハフニウム、酸化ジルコニウム等の内の１つ以上を含み得る。誘電体材料４２は、所望の電気的特性を達成するようにバンドギャップ設計され得、それに応じて、２つ以上の異なる材料の組み合わせを含み得る。
チャネル材料４４は、誘電体材料４２に隣接し、スタック１２に沿って垂直方向に拡張する。チャネル材料４４は、半導体材料を含み、任意の適切な組成物又は組成物の組み合わせを含み得る。実例として、チャネル材料４４は、シリコン、ゲルマニウム、ＩＩＩ／Ｖ半導体材料（例えば、リン化ガリウム）、半導体酸化物等の内の１つ以上を含み得、用語ＩＩＩ／Ｖ半導体材料は、周期表のＩＩＩ族及びＶ族から選択された元素を含む半導体材料を指す（ＩＩＩ族及びＶ族は、古い命名法であり、現在は１３族及び１５族と称される）。幾つかの実施形態では、チャネル材料４４は、シリコンを含み得、本質的にそれからなり得、又はそれからなり得る。
絶縁性材料４６はチャネル材料４４に隣接する。絶縁性材料４６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。
図５Ａは、アセンブリ１０の領域の上面図を示し、チャネル材料４４が絶縁材料４６を取り囲む環状リングとして構成され得ることを示す。チャネル材料の説明する構成は、環状リング形状のチャネル構成の“中空”内に絶縁性材料４６が提供されるという点で、中空チャネルを含むとみなされ得る。他の実施形態（図示せず）では、チャネル材料は、中実ピラー構成として構成され得る。
図５を再び参照すると、導電性レベル１４は、チャネル材料４４に近接する制御ゲート領域４８を含み、制御ゲート領域に隣接するワード線（ルーティング）領域５０を含むとみなされ得る。説明する実施形態では、制御ゲート領域４８は末端領域３２を含む。
制御ゲート領域４８、誘電体バリア材料２８、電荷遮断材料３４、電荷蓄積材料３８、ゲート誘電体材料４２、及びチャネル材料４４は、メモリセル５２（例えば、図１～図４を参照して上に説明したものと類似するＮＡＮＤメモリセル）中に組み込まれる。説明するメモリセル５２は、メモリセルの垂直方向に拡張するストリングの一部分を形成する。こうしたストリングは、ＮＡＮＤメモリアセンブリの製造中に形成される多数の実質的なＮＡＮＤストリングを表し得る（用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する）。
図５のアセンブリ１０は例示的なメモリデバイスに対応するとみなされ得、そうしたメモリデバイスはメモリセル５２を含む。ルーティング領域５０は、メモリセルの制御ゲート４８を他の回路（例えば、図１を参照して上に説明したタイプの行デコーダ回路）と電気的に結合し得る。
特に、チャネル材料４４は、図５の構成では、起伏があるのとは対照的に、“平坦”である（すなわち、実質的に垂直方向の連続的な厚さであり、実質的に垂直方向に真っ直ぐである）。平坦なチャネル材料は、幾つかの従来の設計の非平坦な構成と比較して、ストリング電流にプラスの影響を与え得る。幾つかの実施形態では、チャネル材料４４の構成は、“平坦な構成”と称され得る。
動作中、電荷蓄積材料３８は、メモリセル５２内に情報を蓄積するように構成され得る。個々のメモリセル内に蓄積される情報の値（用語“値”は１ビット又は複数ビットを表す）は、メモリセルの電荷蓄積領域内に蓄積された電荷の量（たとえば、電子の数）に基づき得る。個々の電荷蓄積領域内の電荷の量は、少なくとも部分的に、関連するゲート４８に印加される電圧の値に基づいて、及び／又はチャネル材料４４に印加される電圧の値に基づいて制御され（例えば、増加又は減少し）得る。
トンネル材料４２は、メモリセル５２のトンネル領域を形成する。こうしたトンネル領域は、電荷蓄積材料３８とチャネル材料４４との間の電荷（例えば、電子）の所望のマイグレーション（例えば、輸送）を可能にするように構成され得る。トンネル領域は、例えば、非限定的に、等価酸化膜厚（ＥＯＴ）等の選択された基準を達成するように構成（すなわち、設計）され得る。ＥＯＴは、代表的な物理的厚さの観点で、トンネル領域の電気的特性（例えば、静電容量）を定量化する。例えば、ＥＯＴは、リーク電流と信頼性の考慮事項とを無視して、所望の誘電体と同じ静電容量密度を持つ必要があるであろう理論上の二酸化ケイ素層の厚さとして定義され得る。
電荷遮断材料３４は、電荷蓄積材料３８に隣接し、電荷が電荷蓄積材料３８から関連するゲート４８に流れるのを遮断するメカニズムを提供し得る。
誘電体バリア材料２８は、電荷遮断材料３４と関連するゲート４８との間に提供され、ゲート４８から電荷蓄積材料３８に向かう電荷キャリアの逆トンネリングを抑制するために利用され得る。幾つかの実施形態では、誘電体バリア材料２８は、メモリセル５２内に誘電体バリア領域を形成するとみなされ得る。
図５の実施形態は、絶縁性レベル１４全体に渡って絶縁性材料２０を有する。他の実施形態では、絶縁性レベル内にボイドがあり得る。
図５の例示的なメモリデバイス１０は、任意の適切な処理を用いて形成され得る。例示的な処理は、図６～図１９を参照して説明される。
図６を参照すると、構築物（集積アセンブリ、集積構造体）１０は、交互の第１及び第２のレベル１４及び１６の垂直スタック１２を含む。第１のレベル１４は第１の材料６０を含み、第２のレベル１６は第２の材料２０（図５を参照して上に説明した同じ材料２０）を含む。第１及び第２の材料は、任意の適切な組成物を含み得、相互に異なる組成物のものである。幾つかの実施形態では、第１の材料６０は、窒化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得、第２の材料２０は、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。レベル１４及び１６は、任意の適切な厚さのものであり得、相互に同じ厚さであり得、又は相互に異なる厚さであり得る。幾つかの実施形態では、レベル１４及び１６は、約１０ナノメートル（ｎｍ）～約４００ｎｍの範囲内の垂直方向の厚さを有し得る。幾つかの実施形態では、レベル１４及び１６は、約１０ｎｍ～約５０ｎｍの範囲内の厚さを有し得る。
スタック１２は、ベース１８の上方で支持されることが示されている。
図７を参照すると、開口部６４は、スタック１２を通って拡張するように形成される。開口部６４は、第１及び第２の材料６０及び２０に沿って拡張する側壁６５を有する。開口部６４は、上から見た場合に、閉鎖された形状（円形、楕円形、多角形等）を有し得、図６の断面図に示す側壁６５は、開口部６４の閉鎖された形状の周囲に拡張する単一の連続した側壁の一部であり得る。開口部６４は、図６のプロセス段階で形成された多数の実質的に同一の開口部を表し得、メモリアレイ（例えば、ＮＡＮＤアーキテクチャ）のメモリセルを製造するために利用され得、用語“実質的に同一”は、製造及び測定の合理的な許容範囲内で同一であることを意味する。
図８を参照すると、第２のレベル１６は、空洞６２を形成するように第１のレベル１４に対して凹んでいる。第２のレベル１６は、任意の適切な量だけ凹み得、幾つかの実施形態では、約３ｎｍ～約２５ｎｍの範囲内の量まで凹み得る。第１のレベル１４は、凹んだ第２のレベル１６を越えて拡張する突出した末端６３を有する。空洞６２は、凹んだ第２のレベル１６に沿い、突出した末端６３間に垂直方向にある。
第３の材料６６は、突出した末端６３の周囲及び空洞６２内に拡張するように形成される。第３の材料６６は空洞６２を狭める。第３の材料６６は、任意の適切な組成物を含み得、幾つかの実施形態では、二酸化ケイ素を含み得、本質的にそれからなり得、又はそれからなり得る。第３の材料６６は、任意の適切な厚さを含み得、幾つかの実施形態では、約３ｎｍ～約２５ｎｍの範囲内の厚さを有し得る。第３の材料は、レベル１４及び１６に沿ってコンフォーマルに堆積され、任意の適切な方法（例えば、原子層堆積、化学気相成長等）を用いて堆積され得る。
図９を参照すると、狭められた空洞６２内に第４の材料６８が形成される。第４の材料は、任意の適切な組成物を含み得、幾つかの実施形態では、シリコン（例えば、多結晶シリコン及びアモルファスシリコンの内の一方又は両方）を含み得、本質的にそれからなり得、又はそれからなり得る。
第４の材料６８は、堆積され、その後、第４の材料６８及び第３の材料６６が開口部６４の内側に沿って実質的に平坦な垂直面６７を共に形成するようにエッチングされ得る。
図１０を参照すると、第３の材料６６の領域は、第１のレベル１４の突出した末端６３を露出し、第２のレベル１６に沿って突出した構造体７０を残すために除去される。突出した構造体７０は、介在する間隙７２によって、突出した末端６３から垂直方向に離隔される。
図１１を参照すると、第４の材料６８（図１０）は酸化される。説明する実施形態では、第４の材料６８（図１０）はシリコンを含み、酸化はそれを二酸化ケイ素に変換し、それは第３の材料６６の二酸化ケイ素と融合する。それに応じて、突出した構造体７０は、図１１の処理段階において二酸化ケイ素６６を含み得、本質的にそれからなり得、又はそれからなり得る。
図１２を参照すると、追加の第１の材料６０は、突出した末端６３の周囲、突出した構造体７０の周囲、及び介在する間隙７２内に拡張するように形成される。追加の第１の材料６０は、第１のレベル１４の材料６０と融合するであろうが、追加の第１の材料６０を読者が視覚するのを支援するために、第１のレベルの材料６０とは別個に示されている。
図１３を参照すると、追加の第１の材料６０の大部分は、電荷遮断材料３４に変換される。そうした変換は、電荷遮断材料３４の酸窒化ケイ素を形成するための、材料６０の窒化ケイ素の酸化を含み得る。酸化は、任意の適切な酸化剤を利用し得、例えば、Ｈ２Ｏ、Ｏ２、Ｏ３、Ｈ２Ｏ２等を含む。特に、介在する間隙７２内の深部にある追加の第１の材料６０の領域は、酸化剤が追加の第１の材料６０のそうした領域に到達することを妨げる幾何学的制約（及び／又はその他の理由）に起因して電荷遮断材料３４に変換されない。介在する間隙７２内に残る材料６０の領域は、非変換領域７６とみなされ得る。
非変換領域７６は、第１のレベル１４の突出した末端６３の表面に直接接触し、第１のレベル１４と同じ材料（６０）を含む。図１４は、図１３と同じ処理段階を示すが、突出した末端６３と融合した非変換領域７６を示している。
電荷遮断材料３４は、スタック１２を通って垂直方向に拡張し、第１のレベル１４に沿ったポケット領域（ポケット）４５を画定する起伏のあるトポグラフィを有するエッジ４１を有する。幾つかの実施形態では、電荷遮断材料３４のエッジ４１は、開口部６４の内側に沿うので、内側エッジと称され得る。
図１５を参照すると、電荷蓄積材料３８はポケット４５内に形成される。電荷蓄積材料３８は、堆積され、その後、電荷蓄積材料３８及び電荷遮断材料３４が開口部６４の内側に沿って実質的に平坦な垂直面７７を共に形成するようにエッチングされ得る。電荷蓄積材料３８のエッチングは、任意の適切な条件及びエッチャントを利用し得、幾つかの実施形態では、そうしたエッチングはリン酸を利用し得る。
図１６を参照すると、誘電体材料４２は、実質的に平坦な垂直面７７に沿って形成され、チャネル材料４４は、誘電体材料４２に隣接して形成され、絶縁性材料４６は、チャネル材料４４に隣接して形成される。
図１７を参照すると、第１の材料６０（図１６）は、第１のレベル１４に沿ってボイド７８を残すために除去される。第１の材料６０は、任意の適切な条件及びエッチャントを用いて除去され得、幾つかの実施形態では、そうした除去はリン酸を利用し得る。
図１８を参照すると、誘電体バリア材料２８、導電性材料２６、及び導電性材料２４がボイド７８（図１７）内に形成される。材料２８は、ボイド７８をまずライニングするために提供され得、その後、材料２６は、ボイドを更にライニングするために提供され得、最後に、材料２４は、ライニングされたボイドを充填するために提供され得る。
図１８の第１のレベル１６は、図５を参照して上に説明したものに類似した導電性レベルである。
第２のレベル１６に沿った材料６６及び２０は、相互に同じ組成物を含み得（例えば、二酸化ケイ素を共に含み得）、それに応じて、そうした材料は、図１９に示すように、融合し得、単一の材料２０であるように表され得る。図１９の構築物１０は、図５を参照して上に説明したものと同一であり、したがって、垂直方向に積み重ねられたメモリセル５２を含むメモリデバイスであるとみなされ得る。
本明細書に説明する実施形態は、ゲート長（すなわち、制御ゲート４８の末端領域の垂直方向の厚さＴ２）を調整するために利用され得る方法を有利に提供し、そうしたゲート長は、メモリセル（すなわち、メモリセル５２）内の蓄積ノード（すなわち、電荷蓄積材料３８のセグメント４０）の長さ以上である。そうしたものは、メモリセルと関連付けられる所望の広さのプログラム／消去ウィンドウを可能にし得る。更に、ルーティング領域（ワード線領域）５０は、（制御ゲートと比較して）比較的狭く保たれ得、このことは、垂直方向に隣接するルーティング領域間の望ましくない寄生容量を軽減し得る。幾つかの実施形態では、ボイドは、垂直方向に隣接するルーティング領域５０間の望ましくない寄生容量を更に軽減するために、第２のレベル１６に沿って提供され得る。
上で論じたアセンブリ及び構造体は、集積回路内で利用され得（用語“集積回路”は、半導体基板により支持される電子回路を意味する）、電子システム中に組み込まれ得る。そうした電子システムは、例えば、メモリモジュール、デバイスドライバ、パワーモジュール、通信モデム、プロセッサモジュール、及びアプリケーション固有のモジュールで使用され得、多層、マルチチップモジュールを含み得る。電子システムは、例えば、カメラ、無線デバイス、ディスプレイ、チップセット、セットトップボックス、ゲーム、照明、車両、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業用制御システム、航空機等の広範囲のシステムの内の何れかであり得る。
特に明記しない限り、本明細書で説明する様々な材料、物質、組成物等は、例えば、原子層堆積（ＡＬＤ）、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を含む、現在知られている、又はまだ開発されていない任意の適切な方法論を用いて形成され得る。
用語“誘電性”及び“絶縁性”は、絶縁性の電気的特性を有する材料を説明するために利用され得る。この開示では、該用語は同義語とみなされる。幾つかの実例での用語“誘電性”の利用、及び他の実例での用語“絶縁性”（又は“電気的に絶縁性”）の利用は、後続する特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得、化学的又は電気的な何らかの重要な相違を指し示すために利用されない。
用語“電気的に接続された”及び“電気的に結合された”は、この開示において両方とも利用され得る。該用語は同義語とみなされる。幾つかの実例での一方の用語の利用、及び他の実例での他方の用語の利用は、以下の特許請求の範囲内の先行詞を単純化するために、この開示内の言語のバリエーションを提供するものであり得る。
図面中の様々な実施形態の特定の向きは、説明の目的のみのためのものであり、幾つかの用途では、実施形態は、示された向きに対して回転させられ得る。本明細書で提供される説明及び後続する特許請求の範囲は、構造体が図面の特定の向きにあるか、それとも、そうした向きに対して回転されるかに関係なく、様々な機構間の説明された関係を有する任意の構造体に関係する。
添付の例証の断面図は、断面の平面内の機構のみを示しており、図面を簡略化するために、特に明記しない限り、断面の平面の背後にある材料を示していない。
構造体が別の構造体に対して“上”、“隣接”、又は“接触（ａｇａｉｎｓｔ）”であると上で言及される場合、それは、別の構造上に直接あり得、又は介在する構造体も存在し得る。対照的に、構造体が別の構造体に対して“直接上”、“直接隣接”、又は“直接接触（ｄｉｒｅｃｔｌｙ ａｇａｉｎｓｔ）”であると言及される場合、介在する構造体は存在しない。用語“真下”、“真上”等は、（特に明記されていない限り）直接の物理的接触を指し示すのではなく、直立した位置合わせを指し示す。
構造体（例えば、層、材料等）は、構造体が一般的に、下にあるベース（例えば、基板）から上向きに拡張することを指し示すために“垂直方向に拡張する”と称され得る。垂直方向に拡張する構造体は、ベースの上面に対して実質的に直交して拡張してもよく、しなくてもよい。
幾つかの実施形態は、交互の絶縁性レベル及び導電性レベルの垂直スタックを有する集積構造体を含む。導電性レベルは、第１の垂直方向の厚さの第１の領域を有し、第１の垂直方向の厚さよりも厚い第２の垂直方向の厚さの末端領域を有し、第１の領域と末端領域との間にフレア遷移領域を有する。電荷遮断材料は末端領域に隣接する。電荷蓄積材料は電荷遮断材料に隣接し、垂直方向に積み重ねられたセグメント内に配列される。セグメントは導電性レベルに沿い、間隙によって相互に垂直方向に離隔される。誘電体材料は電荷蓄積材料に隣接する。チャネル材料は誘電体材料に隣接する。
幾つかの実施形態は、交互の絶縁性レベル及び導電性レベルの垂直スタックを有するメモリデバイスを含む。メモリセルは導電性レベルに沿う。導電性レベルは、第１の垂直方向の厚さを含む制御ゲート領域を有し、第１の垂直方向の厚さより薄い第２の垂直方向の厚さを含むルーティング領域を有し、第１の垂直方向の厚さと第２の垂直方向の厚さとの間のテーパー状の遷移領域を有する。電荷遮断材料は制御ゲート領域に隣接する。電荷蓄積材料は電荷遮断材料に隣接する。誘電体材料は電荷蓄積材料に隣接する。チャネル材料は、垂直スタックに沿って垂直方向に拡張し、誘電体材料に隣接する。メモリセルは、制御ゲート領域を含み、電荷遮断材料、電荷蓄積材料、誘電体材料、及びチャネル材料の領域を含む。
幾つかの実施形態は、集積構造体を形成する方法を含む。交互の第１レベル及び第２レベルの垂直スタックが形成される。第１レベルは第１材料を含み、第２レベルは第２材料を含む。スタックを通って拡張するように開口部が形成される。第２のレベルは、第１のレベルに対して凹む。第１レベルは、凹んだ第２レベルを越えて拡張する突出した末端を有する。空洞は、凹んだ第２レベルに沿い、突出した末端間に垂直方向にある。第３の材料は、突出した末端の周囲及び空洞内に拡張するように形成される。第３の材料は空洞を狭める。第４の材料は、狭められた空洞内に形成される。第３の材料の領域は、第２のレベルに沿って、突出した構造体を残すために除去される。突出した構造体は第４の材料を含む。突出した構造体は、介在する隙間によって、突出した末端から垂直方向に離隔される。追加の第１の材料は、突出した末端の周囲及び突出した構造体の周囲に拡張し、介在する間隙中に拡張するように形成される。追加の第１の材料の大部分は、電荷遮断材料に変換される。介在する間隙内の追加の第１の材料の領域は非変換領域である。非変換領域は、突出した末端の表面に直接隣接する。電荷遮断材料は、スタックを通って垂直方向に拡張し、第１のレベルに沿ったポケットを画定する起伏のあるトポロジを有するエッジを有する。ポケット内に電荷蓄積材料が形成される。電荷蓄積材料及び電荷遮断材料は、実質的に平坦な表面を共に形成する。誘電体材料は、実質的に平坦な表面に沿って形成される。チャネル材料は、誘電体材料に隣接して形成される。第１のレベルの第１の材料及び非変換領域は、ボイドを残すために除去される。ボイド内に導電性材料が形成される。
法令に準拠して、本明細書に開示される主題は、構造的及び系統的機構に関して多かれ少なかれ具体的な言語で説明されている。しかしながら、本明細書に開示される手段は例示的な実施形態を含むので、特許請求の範囲は、示され説明される特定の機構に限定されないことは理解されるべきである。特許請求の範囲は、したがって、文字通りの言葉で全範囲を与えられ、均等論に従って適切に解釈されるべきである。

Claims (14)

  1. 交互の絶縁性レベル及び導電性レベルの垂直スタックであって、前記導電性レベルは、第１の垂直方向の厚さの第１の領域を有し、前記第１の垂直方向の厚さよりも厚い第２の垂直方向の厚さの末端領域を有し、かつ、前記第１の領域と前記末端領域との間のテーパー状の遷移領域を有し、前記絶縁性レベルは、前記導電性レベルの前記第１の領域上に拡張する絶縁性材料からなり、かつ、前記導電性レベルの前記末端領域を越えて拡張する突出した末端を有する、前記垂直スタックと、
    前記絶縁性材料の前記突出した末端間の前記導電性レベルの前記末端領域に沿った空洞と、
    前記空洞内にあって且つ前記絶縁性材料の前記突出した末端に接触している、前記末端領域に隣接する電荷遮断材料と、
    前記電荷遮断材料に隣接し、垂直方向に積み重ねられたセグメント内に配列された電荷蓄積材料であって、前記セグメントは、前記導電性レベルに沿い、間隙によって相互に垂直方向に離隔される、前記電荷蓄積材料と、
    前記電荷蓄積材料に隣接する誘電体材料と、
    前記誘電体材料に隣接するチャネル材料と、
    を含む集積構造体。
  2. 前記導電性レベルは、導電性コア材料の外周面に沿って拡張する導電性ライナー材料を含む、請求項１に記載の集積構造体。
  3. 前記導電性ライナー材料は窒化チタンを含み、前記導電性コア材料はタングステンを含む、請求項２に記載の集積構造体。
  4. 前記導電性レベルの個々の前記導電性ライナー材料は、前記導電性レベルの前記個々と関連付けられたフレア遷移領域内のテーパーに沿って拡張する外周面を有する、請求項３に記載の集積構造体。
  5. 前記導電性レベルの前記個々の前記導電性コア材料は、前記導電性レベルの前記個々と関連付けられたフレア遷移領域内の前記テーパーに沿っても拡張する外周面を有する、請求項４に記載の集積構造体。
  6. 前記電荷遮断材料は、前記垂直スタックを通って拡張する連続層として構成される、請求項１に記載の集積構造体。
  7. 前記連続層は、前記垂直スタックの前記絶縁性レベル及び前記導電性レベルに隣接する第１の側壁面を有し、前記第１の側壁面に対して対向する関係にある第２の側壁面を有し、前記第１の側壁面は、前記絶縁性レベルに沿った第１のポケット領域を有する第１の起伏のあるトポグラフィを有し、前記第２の側壁面は、前記導電性レベルに沿った第２のポケット領域を有する第２の起伏のあるトポグラフィを有する、請求項６に記載の集積構造体。
  8. 前記電荷蓄積材料の前記セグメントは前記第２のポケット領域内にある、請求項７に記載の集積構造体。
  9. 前記末端領域と前記電荷遮断材料との間に高ｋ材料を更に含む、請求項１に記載の集積構造体。
  10. 前記チャネル材料は、前記垂直スタックに沿って平坦である、請求項１に記載の集積構造体。
  11. 交互の第１のレベル及び第２のレベルの垂直スタックを形成することであって、前記第１のレベルは第１の材料を含み、前記第２のレベルは第２の材料を含むことと、
    前記垂直スタックを通って拡張するように開口部を形成することと、
    前記第１のレベルに対して前記第２のレベルを凹ませることであって、前記第１のレベルは、凹んだ前記第２のレベルを越えて拡張する突出した末端を有し、凹んだ前記第２のレベルに沿い、突出した前記末端の間の垂直方向に空洞があることと、
    突出した前記末端の周囲及び前記空洞内に拡張するように第３の材料を形成することであって、前記第３の材料は前記空洞を狭めることと、
    狭められた前記空洞内に第４の材料を形成することと、
    前記第２のレベルに沿って、突出した構造体を残すために、前記第３の材料の領域を除去することであって、突出した前記構造体は前記第４の材料を含み、突出した前記構造体は、介在する間隙によって、突出した前記末端から垂直方向に離隔されることと、
    突出した前記末端の周囲及び突出した前記構造体の周囲に拡張し、介在する前記間隙中に拡張するように追加の第１の材料を形成することと、
    前記追加の第１の材料の大部分を電荷遮断材料に変換することであって、介在する前記間隙内の前記追加の第１の材料の領域は非変換領域であり、前記非変換領域は、突出した前記末端の表面に直接隣接し、前記電荷遮断材料は、前記垂直スタックを通って垂直方向に拡張し、前記第１のレベルに沿ったポケットを画定する起伏のあるトポロジを有するエッジを有することと、
    前記ポケット内に電荷蓄積材料を形成することであって、前記電荷蓄積材料及び前記電荷遮断材料は実質的に平坦な表面を共に形成することと、
    前記実質的に平坦な表面に沿って誘電体材料を形成することと、
    前記誘電体材料に隣接してチャネル材料を形成することと、
    ボイドを残すために、前記第１のレベルの前記第１の材料及び前記非変換領域を除去することと、
    前記ボイド内に導電性材料を形成すること
    を含む、集積構造体を形成する方法。
  12. 前記ボイド内の前記導電性材料は導電性レベルを形成し、前記導電性レベルは、第１の垂直方向の厚さの第１の領域を有し、前記第１の垂直方向の厚さよりも厚い第２の垂直方向の厚さの第２の領域を有し、前記第２の領域は、前記第１の領域と前記電荷遮断材料との間にある、請求項１１に記載の方法。
  13. 前記ボイド内に前記導電性材料を形成する前に、前記ボイドをライニングするように前記ボイド内に高ｋ材料を形成することを更に含む、請求項１１に記載の方法。
  14. 前記導電性材料は導電性コア材料を含み、前記導電性コア材料の外周を少なくとも部分的に取り囲む導電性ライナー材料を含む、請求項１１に記載の方法。
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