JP2011249803A - 不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム - Google Patents

不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステム Download PDF

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Abstract

【課題】不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステムを提供する。
【解決手段】ストライエーション現象が改善された不揮発性メモリ素子であり、基板、基板から突設されるチャネル層、チャネル層を取り囲むゲート導電層、チャネル層とゲート導電層との間に位置するゲート絶縁層、及びチャネル層と離隔されつつゲート導電層の上下に位置する第１絶縁層を含み、ゲート絶縁層は、ゲート導電層と第１絶縁層との間に延びることを特徴とする不揮発性メモリ素子である。
【選択図】図２

Description

本発明は、不揮発性メモリ素子及びその製造方法に係り、さらに詳細には、チャネル層のストライエーション（ｓｔｒｉａｔｉｏｎ）現象が改善された垂直型の不揮発性メモリ素子及びその製造方法、並びにそれを含むメモリ・モジュール及びシステムに関する。
最近、不揮発性メモリ素子を形成するにあたって、各単位チップ内に含まれるセル・トランジスタを垂直方向に積層させることによって、集積度を向上させる方法が研究されている。特に、フラッシュメモリ素子の場合、セル・トランジスタを垂直に積層させることによって、素子を高度に集積化させることができる。
本発明が解決しようとする技術的課題は、チャネル層のストライエーション現象が改善された不揮発性メモリ素子及びその製造方法を提供することである。
本発明の一様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第１絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることができる。
前記不揮発性メモリ素子の一例によれば、前記チャネル層の上部と直接接触する第２絶縁層をさらに含む。この場合、前記第２絶縁層は、前記第１絶縁層と前記チャネル層との間の領域に介在されることも可能である。
前記不揮発性メモリ素子の他の例によれば、前記基板と垂直な方向に、前記第１絶縁層の厚みは、前記第２絶縁層の厚みよりさらに厚い。
前記不揮発性メモリ素子の他の例によれば、前記第２絶縁層は、前記チャネル層を取り囲むことができる。
前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記基板から突設される分離用絶縁層、及び前記基板から突設され、前記チャネル層と前記分離用絶縁層との間に位置する支持用絶縁層をさらに含む。
前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層は、前記第１絶縁層と前記チャネル層との間にさらに形成されうる。
前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記第１絶縁層と前記チャネル層との間に位置するエアギャップをさらに含む。
前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層は、前記チャネル層の側壁上に、順次積層されるトンネリング絶縁層、電荷保存層及びブロッキング絶縁層を含む。
前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、ピラー状（ｐｉｌｌａｒ−ｔｙｐｅ）チャネル層でありうる。一方、前記チャネル層は、中空型（ｍａｃａｒｏｎｉ−ｔｙｐｅ）チャネル層であり、その場合、前記不揮発性メモリ素子は、前記中空型チャネル層内部を充填する絶縁層をさらに含む。
前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、基板の方向にテーパード型の（ｔａｐｅｒｅｄ）下部チャネル層、及び前記下部チャネル層の方向にテーパード型の上部チャネル層を含む。さらに前記下部チャネル層及び前記上部チャネル層は、連続して連結された一体（ｓｉｎｇｌｅ ｂｏｄｙ）でもある。
本発明の他の様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第１絶縁層、前記基板から突設され、前記複数層の第１絶縁層と互いに連結された分離用絶縁層、及び前記基板から突設され、前記チャネル層と前記分離用絶縁層との間に位置する支持用絶縁層をさらに含む。
前記不揮発性メモリ素子の一例によれば、前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることができる。
前記不揮発性メモリ素子の他の例によれば、前記ゲート絶縁層と前記チャネル層との間に形成されたゲート分離絶縁層をさらに含み、前記ゲート分離絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることができる。
前記不揮発性メモリ素子の他の例によれば、前記分離用絶縁層は、前記チャネル層と前記支持用絶縁層との間に位置する。
前記不揮発性メモリ素子の他の例によれば、平面視で前記チャネル層は、ジグザグに配されうる。この場合、平面視で前記支持用絶縁層は、前記チャネル層と前記分離用絶縁層との間の空間に逆ジグザグに配されうる。
本発明の一様態によるメモリ・モジュールが提供される。前記メモリ・モジュールは、不揮発性メモリ素子を含み、前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第１絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることができる。
本発明の一様態によるシステムが提供される。前記システムは、外部にデータを伝送したり、外部からデータを伝送されるシステムである。前記システムは、不揮発性メモリ素子を含み、前記データを保存するように構成されたメモリコンポーネント、前記データを入力または出力するように構成された入出力装置、及び前記メモリコンポーネントと前記入出力装置とを制御するように構成されたコントローラを含む。また、前記不揮発性メモリ素子は、基板、前記基板から突設されるチャネル層、前記チャネル層を取り囲むゲート導電層、前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層、及び前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第１絶縁層を含み、前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることができる。
前記システムの一例によれば、前記システムは、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブ・タブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルホン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル・ミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、携帯用マルチメディア再生機（ＰＭＰ：ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、固状ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）でありうる。
本発明の一様態による不揮発性メモリ素子の製造方法が提供される。前記不揮発性メモリ素子の製造方法は、基板上に複数個の犠牲絶縁層及び複数層の第１絶縁層を交互に積層する段階、前記犠牲絶縁層及び前記第１絶縁層をエッチングし、複数個のチャネルホール聞く形成する段階、前記チャネルホールそれぞれの側壁に犠牲スペーサを形成する段階、前記犠牲スペーサと接触するチャネル層を形成する段階、前記犠牲絶縁層及び前記第１絶縁層をエッチングし、複数個のワードライン・リセスを形成する段階、前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階、前記チャネル層の側壁上に、ゲート絶縁層を形成する段階、及び前記ゲート絶縁層上にゲート導電層を形成する段階を含む。
前記不揮発性メモリ素子の製造方法の一例によれば、前記不揮発性メモリ素子の製造方法は、前記チャネル層を形成する段階と、前記ワードライン・リセスを形成する段階との間に、前記犠牲絶縁層及び前記第１絶縁層をエッチングし、ダミーホールを形成する段階、及び前記ダミーホールを充填する支持用絶縁層を形成する段階をさらに含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記不揮発性メモリ素子の製造方法は、前記チャネル層を形成する段階後に、前記チャネル層上に第２絶縁層を形成する段階をさらに含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記第２絶縁層を形成する段階は、前記チャネル層の上部側壁が露出されるように、前記犠牲スペーサの上部一部をエッチングする段階、及び前記チャネル層の上面、及び前記チャネル層の上部側壁と接触する第２絶縁層を形成する段階を含む。
本発明の他の様態による不揮発性メモリ素子が提供される。前記不揮発性メモリ素子は、基板、前記基板上に積層された下部ゲート導電層、前記下部ゲート導電層上に積層された上部ゲート導電層、前記下部ゲート導電層及び上部ゲート導電層を貫通するチャネル層、前記下部ゲート導電層及び上部ゲート導電層と前記チャネル層との間に介在されるゲート絶縁層、及び前記下部ゲート導電層と前記上部ゲート導電層との間に形成されたマスク層を含む。
前記不揮発性メモリ素子の一例によれば、前記マスク層は、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）を含む。
前記不揮発性メモリ素子の他の例によれば、前記不揮発性メモリ素子は、前記基板のすぐ上に、停止層（ｓｔｏｐｐｉｎｇ ｌａｙｅｒ）をさらに含む。この場合、前記停止層は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化タンタル（ＴａＮ）、または炭化ケイ素（ＳｉＣ）を含む。
前記不揮発性メモリ素子の他の例によれば、前記チャネル層は、基板の方向にテーパード型の下部チャネル層、及び前記下部チャネル層の方向にテーパード型の上部チャネル層を含む。この場合、前記下部チャネル層及び前記上部チャネル層は、連続して連結された一体（ｓｉｎｇｌｅ ｂｏｄｙ）でありうる。
本発明の他の様態による不揮発性メモリ素子の製造方法が提供される。前記不揮発性メモリ素子の製造方法は、基板上に複数個の下部犠牲絶縁層及び複数個の下部絶縁層を交互に積層する段階、前記下部犠牲絶縁層及び前記下部絶縁層をエッチングし、少なくとも１つの下部チャネルホールを形成する段階、前記下部チャネルホールを閉鎖（ｃｌｏｓｉｎｇ）する段階、前記下部チャネルホール上に、複数層の上部犠牲絶縁層及び複数層の上部絶縁層を交互に積層する段階、前記上部犠牲絶縁層及び前記上部絶縁層をエッチングし、少なくとも１つの下部チャネルホール及び上部チャネルホールを形成する段階、前記下部チャネルホールを貫通（ｏｐｅｎｉｎｇ）する段階、及び前記下部チャネルホール及び前記上部チャネルホールをそれぞれ充填する下部チャネル層及び上部チャネル層を同時に形成する段階を含む。
前記不揮発性メモリ素子の製造方法の一例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールを充填する閉鎖絶縁層を形成する段階を含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールを充填する前記閉鎖絶縁層を形成する段階前に、前記下部チャネルホールの側壁上に、犠牲スペーサを形成する段階をさらに含む。この場合、前記下部チャネルホールを貫通する段階は、前記下部チャネルホールに充填された前記絶縁層をエッチングし、前記基板を露出させる段階を含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記下部チャネルホールの上部側壁に形成されたマスク層（ｍａｓｋ ｌａｙｅｒ）の選択的成長（ｓｅｌｅｃｔｉｖｅ ｇｒｏｗｔｈ）工程を利用し、前記下部チャネルホールを閉鎖する段階を含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階により、前記マスク層と前記基板との間にエアギャップ（ａｉｒ ｇａｐ）が形成されうる。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記マスク層は、シリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）を含み、前記下部チャネルホールは、前記マスク層の選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程を利用して閉鎖されうる。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを閉鎖する段階は、前記マスク層を酸化（ｏｘｉｄａｔｉｏｎ）させる段階をさらに含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記下部チャネルホールを貫通する段階は、前記マスク層をエッチングし、前記基板を露出させる段階を含む。
前記不揮発性メモリ素子の製造方法の他の例によれば、前記不揮発性メモリ素子は、前記基板のすぐ上に、停止層をさらに含み、前記停止層は、前記選択的エピタキシャル成長工程の間、前記基板が成長されることを防止するように構成されうる。
本発明の実施形態による不揮発性メモリ素子及びその製造方法は、犠牲層内にチャネル層が形成されるので、二重膜を利用した工程によって形成されたチャネル層のストライエーション現象を防止することができる。
また、本発明の実施形態による不揮発性メモリ素子及びその製造方法は、中空型でないピラー（ｐｉｌｌａｒ）タイプのチャネル層が形成されるので、ワードライン内で、コントロール・ゲートとフローティング・ゲートとのカップリング比（ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）が上昇し、従ってプログラム／消去（ｐｒｏｇｒａｍ／ｅｒａｓｅ）特性が改善されうる。
さらに、本発明の実施形態による不揮発性メモリ素子及びその製造方法は、複数層のチャネル層を積層することにより、メモリ素子の高い集積度を達成することができる。また、一体化したチャネル層が形成されるので、メモリセル間の電気的特性が改善されうる。
本発明の技術的思想による一実施形態による不揮発性メモリ素子を概略的に示した平面図である。 図１のＡ−Ａ’による断面図である。 図１のＢ−Ｂ’による断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子を概略的に示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想によるさらに他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。 本発明の技術的思想による不揮発性メモリ素子の一実施形態に係わるメモリセルアレイの等価回路図である。 本発明の技術的思想による不揮発性メモリ素子を図示する断面図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子を含むカードを示す概略図である。 本発明の技術的思想による実施形態による不揮発性メモリ素子を含むシステムを示す概略図である。
以下、添付された図面を参照しつつ、本発明の望ましい実施形態について詳細に説明する。
本発明の実施形態は、当技術分野における当業者に、本発明についてさらに完全に説明するために提供されるものであり、以下の実施形態は、さまざまな他の形態に変形され、本発明の範囲が、以下の実施形態に限定されるものではない。むしろこれら実施形態は、本開示をさらに正確かつ完全なものにし、当業者に、本発明の思想を完全に伝達するために提供されるものである。
本明細書で使われた用語は、特定の実施形態を説明するために使われ、本発明を制限するためのものでない。本明細書で使われているように、単数形態は、文脈上それ以外の場合を明確に指すものでなければ、複数の形態を含む。また、本明細書で使われる場合、「含む（ｃｏｍｐｒｉｓｅ）」及び／または「含むところの（ｃｏｍｐｒｉｓｉｎｇ）」は、言及した形状、数字、段階、動作、部材、要素及び／またはそれらグループの存在を特定するものであり、一つ以上の異なる形状、数字、動作、部材、要素及び／またはグループの存在または付加を排除するものではない。本明細書で使われているように、用語「及び／または」は、当該列挙された項目のうちいずれか一つ及び一つ以上のあらゆる組み合わせを含む。
本明細書で、第１、第２のような用語が、多様な部材、領域及び／または部位を説明するために使われるが、それら部材、部品、領域、層及び／または部位は、それら用語によって限定されるものではないことは自明である。それら用語は、特定の順序や上下関係または優劣の意味するものではなく、１つの部材、領域または部位を、他の部材、領域または部位と区別するためにのみ使われる。従って、以下で説明する第１部材、第１領域または第１部位は、本発明の技術的思想から外れることなしに、第２部材、第２領域または第２部位を指すことができる。
以下、本発明の実施形態は、本発明の理想的な実施形態を概略的に図示する図面を参照しつつ説明する。図面において、例えば、製造技術及び／または公差によって、図示された形状の変形が予想されうる。従って、本発明の実施形態は、本明細書に図示された領域の特定の形状に制限されるものであると解釈されることがあってはならず、例えば、製造上もたらされた形状の変化を含むものである。
図１は、本発明の技術的思想による一実施形態による不揮発性メモリ素子を概略的に示した平面図である。図２は、図１のＡ−Ａ’による断面図であり、図３は、図１のＢ−Ｂ’による断面図である。
図１ないし図３を参照すれば、不揮発性メモリ素子は、基板５０、チャネル層１１０、支持用絶縁層１２０、ゲート導電層１３０、ゲート絶縁層１４０、エアギャップ１５０、分離用絶縁層２００、第１絶縁層１６０、第２絶縁層１７０及びビットライン導電層１８０を含む。
図１を参照すれば、チャネル層１１０は、ジグザグに配されうる。また、ジグザグに配されたチャネル層１１０は、支持用絶縁層１２０を取り囲むことができる。さらに具体的には、チャネル層１１０及び支持用絶縁層１２０は、分離用絶縁層２００間に配され、分離用絶縁層２００間のチャネル層１１０は、ジグザグに配されうる。支持用絶縁層１２０は、ジグザグに配されたチャネル層１１０と、分離用絶縁層２００との間の空き空間に配されうる。すなわち、支持用絶縁層１２０それぞれは、分離用絶縁層２００とチャネル層１１０とによって取り囲まれ、従って、分離用絶縁層２００間の支持用絶縁層１２０は、逆ジグザグに配されうる。
図２及び図３を参照すれば、基板５０は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ−Ｖ族化合物半導体、またはＩＩ−ＶＩ族酸化物半導体を含む。例えば、ＩＶ族半導体は、シリコン、ゲルマニウムまたはシリコン−ゲルマニウムを含む。基板５０は、バルクウェーハ、エピタキシャル層、シリコン−オン−絶縁体（ＳＯＩ：ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）層、及び／または半導体−オン−絶縁体（ＳＥＯＩ：ｓｅｍｉｃｏｎｄｕｃｔｏｒ−ｏｎ−ｉｎｓｕｌａｔｏｒ）層などを含む。
チャネル層１１０は、基板５０から垂直な方向に突設されうる。例えば、チャネル層１１０は、多結晶構造または単結晶構造のエピタキシャル層から形成されうる。また、チャネル層１１０は、シリコン物質、またはシリコン−ゲルマニウム物質を含む。たとえ図面において、チャネル層１１０がピラー状（ｐｉｌｌａｒ−ｔｙｐｅ）チャネル層によって図示されているとしても、本発明は、これに限定されるものでない。すなわち、チャネル層１１０は、中空型（ｍａｃａｒｏｎｉ−ｔｙｐｅ）チャネル層でもあり、その場合、不揮発性メモリ素子は、前記中空型チャネル層内部を充填するピラー絶縁層（図示せず）をさらに含む。前記中空型チャネル層の構造については、図７５で後述する。
ゲート導電層１３０は、チャネル層１１０の側面に積層されうる。さらに具体的には、第１絶縁層１６０とゲート導電層１３０は、チャネル層１１０の側面に交互に積層され、チャネルを取り囲む構造でありうる。ゲート導電層１３０は、ポリシリコン（ｐｏｌｙｓｉｌｉｃｏｎ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、窒化ハフニウム（ＨｆＮ）及びタングステンシリサイド（ＷＳｉ）からなる群から選択されるいずれか一つ、またはそれらの組み合わせを含む。
第１絶縁層１６０は、チャネル層１１０と離隔され、ゲート導電層１３０の上下に位置する。さらに具体的には、第１絶縁層１６０は、ゲート導電層１３０間、及びゲート導電層１３０上に位置する。また、第１絶縁層１６０のうち、最上位の第１絶縁層１６０の厚みは、残りの第１絶縁層の厚みよりさらに厚い。さらに、第１絶縁層１６０のうち、最下位の第１絶縁層１６０の厚みは、残りの第１絶縁層の厚みよりさらに厚い。
第２絶縁層１７０は、チャネル層１１０の上部と直接接触することができる。さらに具体的には、第２絶縁層１７０は、第１絶縁層１６０とチャネル層１１０との間の領域に直接介在されうる。例えば、第２絶縁層１７０は、第１絶縁層１６０のうち最上位の第１絶縁層１６０とチャネル層１１０との間に位置する。また、第２絶縁層１７０は、ゲート絶縁層１４０とビットライン導電層１８０との間に位置する。第１絶縁層１６０と第２絶縁層１７０は、実質的に同じエッチング選択比を有する。第１絶縁層１６０の厚みは、第２絶縁層１７０の厚みよりさらに厚い。さらに具体的には、基板５０と直交する方向に、第２絶縁層１７０の厚みは、第１絶縁層１６０の厚みよりさらに薄い。また、図１でのように、平面図で第２絶縁層１７０を見る場合、第２絶縁層１７０は、チャネル層１１０を取り囲むリング（ｒｉｎｇ）構造でありうる。
ゲート絶縁層１４０は、ゲート導電層１３０とチャネル層１１０との間に位置する。さらに具体的には、ゲート絶縁層１４０のそれぞれは、ゲート導電層１３０を取り囲む形態に形成されうる。従って、ゲート絶縁層１４０のそれぞれは、ゲート導電層１３０と第１絶縁層１６０との間、及びゲート導電層１３０とチャネル層１１０との間に位置する。また、ゲート絶縁層１４０は、チャネル層１１０の側面を取り囲むように形成されうる。
ゲート絶縁層１４０は、チャネル層１１０の側面に積層される複数個のゲート絶縁層１４２，１４４，１４６を含む。例えば、ゲート絶縁層１４０は、チャネル層１１０から、トンネリング絶縁層１４２、電荷保存層１４４、ブロッキング絶縁層１４６が順に積層された構造でありうる。トンネリング絶縁層１４２、電荷保存層１４４及びブロッキング絶縁層１４６は、ストレージ媒体を構成する。
トンネリング絶縁層１４２、電荷保存層１４４及びブロッキング絶縁層１４６は、それぞれシリコン酸化層（ＳｉＯ２）、シリコン酸窒化層（ＳｉＯＮ）、シリコン窒化層（Ｓｉ３Ｎ４）、アルミニウム酸化層（Ａｌ２Ｏ３）、アルミニウム窒化層（ＡｌＮ）、ハフニウム酸化層（ＨｆＯ２）、ハフニウムシリコン酸化層（ＨｆＳｉＯ）、ハフニウムシリコン酸窒化層（ＨｆＳｉＯＮ）、ハフニウム酸窒化層（ＨｆＯＮ）、ハフニウムアルミニウム酸化層（ＨｆＡｌＯ）、ジルコニウム酸化層（ＺｒＯ２）、タンタル酸化層（Ｔａ２Ｏ３）、ハフニウムタンタル酸化層（ＨｆＴａｘＯｙ）、ランタン酸化層（ＬａＯ）、ランタンアルミニウム酸化層（ＬａＡｌＯ）、ランタンハフニウム酸化層（ＬａＨｆＯ）及びハフニウムアルミニウム酸化層（ＨｆＡｌＯ）からなる群から選択されるいずれか一つ、またはそれらの組み合わせを含む。例えば、前記トンネリング絶縁層１４２は、シリコン酸化層を含み、前記電荷保存層１４４は、シリコン窒化層を含み、前記ブロッキング絶縁層１４６は、金属酸化層を含む。
基板５０と垂直な方向に、エアギャップ１５０は、複数層のゲート導電層１３０の間、またはゲート導電層１３０のうち、最上位のゲート導電層１３０と第２絶縁層１７０との間に位置する。不揮発性メモリ素子の製造工程時に、ステップ・カバレッジ（ｓｔｅｐ ｃｏｖｅｒａｇｅ）が良好ではないゲート絶縁層１４０を蒸着させることによって、かようなエアギャップ１５０が形成されうる。基板５０と平行した方向において、エアギャップ１５０は、第１絶縁層１６０とチャネル層１１０との間に位置する。また、エアギャップ１５０並びにチャネル層１１０、及び／またはエアギャップ１５０並びに第１絶縁層１６０間にゲート絶縁層１４０が形成されうる。
分離用絶縁層２００は、チャネル層１１０間に位置し、基板５０と垂直な方向に突設されうる。分離用絶縁層２００は、第１絶縁層１６０と連結されうる。ビットライン導電層１８０は、チャネル層１１０上に形成され、基板５０と平行した方向に延長されうる。ビットライン導電層１８０は、第１絶縁層１６０、第２絶縁層１７０及び分離用絶縁層２００と接触することができる。
支持用絶縁層１２０は、チャネル層１１０と分離用絶縁層２００との間に位置し、基板５０と垂直な方向に突設されうる。支持用絶縁層１２０は、第１絶縁層１６０と連結されうる。さらに具体的には、支持用絶縁層１２０と分離用絶縁層２００との間には、第１絶縁層１６０のみが介在されうる。ビットライン導電層１８０は、第１絶縁層１６０、第２絶縁層１７０、分離用絶縁層２００及び支持用絶縁層１２０と接触する。支持用絶縁層１２０と第１絶縁層１６０は、実質的に同じエッチング選択比を有する。
図４は、本発明の技術的思想による他の実施形態による不揮発性メモリ素子を概略的に示した断面図である。この実施形態による不揮発性メモリ素子は、前述の図２の不揮発性メモリ素子を一部変形したものである。以下、重複する説明は省略する。
図４を参照すれば、ゲート絶縁層１４０は、第２絶縁層１７０と基板５０との間で、基板５０と垂直な方向に延長されうる。従って、ゲート絶縁層１４０は、ゲート導電体１３０とチャネル層１１０との間だけではなく、第１絶縁層１６０とチャネル層１１０との間にも形成されうる。さらに具体的には、ゲート絶縁層１４０は、チャネル層１１０を取り囲むリング（ｒｉｎｇ）構造に形成されうる。
不揮発性メモリ素子は、ゲート導電層１３０を取り囲むゲート分離絶縁層１４５をさらに含む。ゲート分離絶縁層１４５は、ゲート導電層１３０とチャネル層１１０との間に形成されうる。また、ゲート分離絶縁層１４５は、ゲート導電層１３０と第１絶縁層１６０との間に延びて形成されうる。
ゲート分離絶縁層１４５は、酸化アルミニウム（Ａｌ２Ｏ３）または窒化チタン（ＴｉＮ）を含む。選択的には、ゲート絶縁層１４０とゲート分離絶縁層１４５とによって、ストレージ媒体が構成されうる。それ以外に、ゲート分離絶縁層１４５によって、第１絶縁層１６０とゲート絶縁層１４０との間に、エアギャップ１５０が形成されうる。
図５ないし図１４Ａ及び図１４Ｂは、本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を、工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図２に示した不揮発性メモリ素子を形成するための製造工程を示したものである。従って、図２の説明と重複する説明は省略する。
図５を参照すれば、基板５０上に、複数層の犠牲絶縁層１２５及び複数層の第１絶縁層１６０を交互に積層する。例えば、犠牲絶縁層１２５は、シリコン窒化物を含み、その場合、第１絶縁層１６０は、犠牲絶縁層１２５とエッチング選択比を有するように、シリコン酸化物またはシリコンゲルマニウムを含む。反対に、犠牲絶縁層１２５は、シリコンゲルマニウムを含むことができ、その場合、第１絶縁層１６０は、シリコン酸化物またはシリコン窒化物を含む。しかし、本発明はそれに限定されるものではなく、犠牲絶縁層１２５は、第１絶縁層１６０と異なるエッチング選択比を有する任意の物質から形成されうる。
図５に図示されていないが、犠牲絶縁層１２５のうち、最上位の犠牲絶縁層及び最下位の犠牲絶縁層の厚みは、他の犠牲絶縁層１２５の厚みよりさらに厚い。図７４で後述するが、前記最上位及び最下位の犠牲絶縁層の厚みは、それぞれストリング選択トランジスタＳＳＴ（図７４）及び接地選択トランジスタＧＳＴ（図７４）のゲートの厚みを決定する。従って、メモリセル・ストリングに十分な電流が供給されうるように、前記最上位及び最下位の犠牲絶縁層は、他の犠牲絶縁層よりさらに厚く形成されうる。
その後、犠牲絶縁層１２５及び第１絶縁層１６０をエッチングし、複数個のチャネルホール１０５を形成する。さらに具体的には、反応性イオンエッチング工程のような異方性エッチング工程を使用し、犠牲絶縁層１２５及び第１絶縁層１６０がエッチングされうる。前記異方性エッチング工程が過剰に遂行され、オーバーエッチング（ｏｖｅｒｅｔｃｈｉｎｇ）され、その結果、基板５０も一部エッチングされうる。チャネルホール１０５は、３０ｎｍないし３５０ｎｍの直径Ｘ１を有する円柱状に形成されうる。また、たとえ図面に図示されていないにしても、チャネルホール１０５は、基板の方向にテーパード型（ｔａｐｅｒｅｄ）に形成されうる。
図６を参照すれば、チャネルホール１０５のそれぞれの側壁に、犠牲スペーサ１２７を形成する。犠牲スペーサ１２７は、チャネルホール１０５の側壁を覆い、犠牲絶縁層１２５と同じエッチング選択比を有する物質から形成されうる。また、犠牲スペーサ１２７は、５ｎｍないし５０ｎｍ厚Ｘ２に形成されうる。
犠牲スペーサ１２７は、犠牲絶縁層１２５と同じ物質から形成されうる。例えば、犠牲スペーサ１２７及び犠牲絶縁層１２５は、シリコン窒化物、シリコン酸化物、炭化ケイ素またはシリコンゲルマニウムを含む。
図７を参照すれば、犠牲スペーサ１２７と接触するチャネル層１１０を形成する。チャネル層は、２０ｎｍないし１５０ｎｍの直径Ｘ３を有する円柱、またはテーパード形状を有する円錐柱の形態に形成されうる。さらに具体的には、例えば、チャネルホール１０５がテーパード形状に形成される場合、チャネルホール１０５は、最小３０ｎｍないし最大３５０ｎｍの直径Ｘ１を有する円錐柱の形態でありうる。このとき、犠牲スペーサ１２７は、最小５ｎｍないし最大５０ｎｍ厚Ｘ２を有することができ、従って、チャネル層は、最小２０ｎｍないし１５０ｎｍの直径Ｘ３を有する円錐柱の形態に形成されうる。
チャネル層１１０は、単一膜構造である犠牲スペーサ１２７内で形成される。従って、二重膜構造からチャネル層１１０が形成される既存工程の場合に発生しうるチャネル層１１０のストライエーション（ｓｔｒｉａｔｉｏｎ）現象を防止することができる。
図７の場合、チャネル層１１０がピラー状チャネル層として図示されているが、チャネル層１１０が中空型チャネル層でもありうることは、前述の通りであり、その場合、犠牲スペーサ１２７と接触するチャネル層１１０を形成し、その後、前記チャネル層１１０内部を充填するピラー絶縁層（図示せず）を形成する工程が追加されうる。
図８を参照すれば、前記犠牲スペーサ１２７の上部一部を、第１深さほどエッチングし、最上位の第１絶縁層１６０の側壁、及びチャネル層１１０の側壁を露出させる。基板５０と垂直な方向に、前記第１深さは、最上位の第１絶縁層１６０の深さより浅い。
図９を参照すれば、犠牲スペーサ１２７上に、第２絶縁層１７０を形成する。さらに具体的には、第２絶縁層１７０と、最上位の第１絶縁層１６０の側壁及びチャネル層１１０の側壁とが接触するように、第２絶縁層１７０を形成する。第２絶縁層１７０は、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程（ｐｕｌｌ ｂａｃｋ ｐｒｏｃｅｓｓ）で、チャネルが倒れたり、リフティング（ｌｉｆｔｉｎｇ）される現象を防止する役割を行う。従って、第２絶縁層１７０は、犠牲絶縁層１２５及び犠牲スペーサ１２７と、エッチング選択比を有する物質から形成されうる。
図１０を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行するために、第２絶縁層１７０、犠牲絶縁層１２５及び第１絶縁層１６０をエッチングし、複数個のワードライン・リセス２０５を形成する。この場合、ワードラインリセス２０５のそれぞれは、チャネル層１１０間に位置する。
図１１Ａ及び図１１Ｂを参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングし、第１絶縁層１６０及びチャネル層１１０を露出させ、露出された第１絶縁層１６０及びチャネル層１１０上に、ゲート絶縁層１４０を形成する。
例えば、第１絶縁層１６０及び第２絶縁層１７０は、シリコン酸化膜であり、犠牲絶縁層１２５及び犠牲スペーサ１２７は、第１絶縁膜１６０及び第２絶縁層１７０とエッチング選択比を有するシリコン窒化膜でありうる。その場合、リン酸ストリップ工程を介して、シリコン窒化膜からなる犠牲絶縁層１２５及び犠牲スペーサ１２７を除去し、第１絶縁層１６０、第２絶縁層１７０及びチャネル層１１０を露出させることができる。
その後、露出された第１絶縁層１６０上及びチャネル層１１０上に、ゲート絶縁層１４０を形成する。ゲート絶縁層１４０が、トンネリング絶縁層１４２（図２）、電荷保存層１４４（図２）及びブロッキング絶縁層１４６（図２）を含むことは、前述の通りである。図１１Ａのように、ステップ・カバレッジが良好ではないゲート絶縁層１４０を蒸着する場合、複数層のゲート導電層１３０間、またはゲート導電層１３０のうち最上位のゲート導電層１３０と第２絶縁層１７０との間に、エアギャップ１５０が形成されうる。一方、図１１Ｂのように、ステップ・カバレッジの良好なゲート絶縁層１４０を蒸着する場合、前記エアギャップが形成されないこともある。その場合、ゲート導電層１３０間には、ゲート絶縁層１４０のみ介在される。
ゲート絶縁層１４０の厚みと犠牲スペーサ１２７の厚みとの関係によって、エアギャップが形成されているか否かが決定されうる。ここで、ゲート絶縁層１４０の前記厚みというのは、第１絶縁層１６０の上下に蒸着されるゲート絶縁層１４０の厚みを意味する。また、犠牲スペーサ１２７の前記厚みは、前記スペーサが、犠牲絶縁層１２５と第１絶縁層１６０との側壁上に設けられる犠牲スペーサ１２７の厚みであると定義されうる。
犠牲スペーサ１２７の厚みが、ゲート絶縁層１４０の厚みの約２倍以下である場合、ゲート絶縁層１４０間にエアギャップ１５０が形成されうる。一方、犠牲スペーサ１２７の厚みが、ゲート絶縁層１４０の厚みの約２倍以上である場合、ゲート絶縁層１４０間にエアギャップ１５０が形成されない。すなわち、エアギャップ１５０の形成条件として、ステップ・カバレッジのようなゲート絶縁層１４０の蒸着条件だけではなく、犠牲スペーサ１２７及びゲート絶縁層１４０の厚みも考慮されねばならない。
図１２を参照すれば、ゲート絶縁層１４０上に、ゲート導電層１３０を形成する。第１絶縁層１６０間に形成されたゲート導電層１３０は、それぞれワードラインの機能を行う。図１３を参照すれば、ストリップ工程を遂行し、ゲート導電層１３０相互間の電気的連結を除去し、ワードライン・リセス２０５を充填する分離用絶縁層２００を形成する。
図１４Ａ及び図１４Ｂを参照すれば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程を遂行し、分離用絶縁層２００の上部一部を除去し、チャネル層１１０を露出させる。その後、第１絶縁層１６０、第２絶縁層１７０、チャネル層１１０及び分離用絶縁層２００上に、ビットライン導電層１８０を形成する。図１４Ａの場合、エアギャップ１５０が形成された不揮発性メモリ素子を示したものであり、図１４Ｂの場合、エアギャップ１５０が形成されずに、ゲート導電層１３０間にゲート絶縁層だけ介在される場合の不揮発性メモリ素子を示したものである。
図１５ないし図２３は、本発明の技術的思想による一実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図３に示された不揮発性メモリ素子を形成するための製造工程を示したものである。また、この実施形態による不揮発性メモリ素子の製造方法は、図５ないし図１４Ａ及び図１４Ｂによる不揮発性メモリ素子の製造工程を含む。以下、重複する説明は省略する。
図１５を参照すれば、図５ないし図７で説明した通り、基板５０上に複数層の犠牲絶縁層１２５及び複数層の第１絶縁層１６０を交互に積層し、複数個のチャネルホール１０５を形成し、チャネルホール１０５を充填する犠牲スペーサ１２７及びチャネル層１１０を形成する。
図１６を参照すれば、犠牲絶縁層１２５及び第１絶縁層１６０をエッチングし、ダミーホールを形成し、前記ダミーホールを充填する支持用絶縁層１２０を形成する。支持用絶縁層１２０は、犠牲絶縁層１２５及び犠牲スペーサ１２７と異なるエッチング選択比を有する物質でありうる。
図１７を参照すれば、図８及び図９で説明した通り、第１絶縁層１６０のうち最上位の第１絶縁層１６０の側壁及びチャネル層１１０の側壁が露出されるように、犠牲スペーサ１２７の上部一部をエッチングし、最上位の第１絶縁層１６０の側壁及びチャネル層１１０の側壁と接触する第２絶縁層１７０を形成する。
図１８を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行するために、第２絶縁層１７０、犠牲絶縁層１２５及び第１絶縁層１６０をエッチングし、ワードライン・リセス２０５を形成する。この場合、ワードライン・リセス２０５は、チャネル層１１０と支持用絶縁層１２０との間に位置する。
図１９を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行する。前述の通り、支持用絶縁層１２０は、犠牲絶縁層１２５がエッチングされた後、第１絶縁層１６０が落ち込む現象を防止する役割を行う。
図２０を参照すれば、図１１Ａで説明した通り、露出された第１絶縁層１６０及びチャネル層１１０上に、ゲート絶縁層１４０を形成する。この場合、ステップ・カバレッジが良好ではないゲート絶縁層１４０を蒸着させることによって、複数層のゲート導電層１３０間、またはゲート導電層１３０のうち最上位のゲート導電層１３０と第２絶縁層１７０との間に、エアギャップ１５０が形成されうることは、前述の通りである。また、たとえ図面に図示されていないにしても、ステップ・カバレッジの良好なゲート絶縁層１４０を蒸着させることによって、図１１Ｂのように、エアギャップが形成されない構造が形成されもする。
図２１及び図２２を参照すれば、図１２ないし図１４Ａで説明した通り、ゲート絶縁層１４０上にゲート導電層１３０を形成し、ワードライン・リセス２０５を充填する分離用絶縁層２００を形成する。また、分離用絶縁層２００及び第２絶縁層１７０の上部一部を除去し、チャネル層１１０を露出させた後、第１絶縁層１６０、第２絶縁層１７０、チャネル層１１０、支持用絶縁層１２０及び分離用絶縁層２００上に、ビットライン導電層１８０を形成する。たとえ図面に図示されていないにしても、ステップ・カバレッジの良好なゲート絶縁層１４０を蒸着させることによって、図１４Ｂのように、エアギャップが形成されない構造が形成されもする。
図２３ないし図２９は、本発明の技術的思想による他の実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した断面図である。この実施形態による不揮発性メモリ素子の製造方法は、図４に示された不揮発性メモリ素子を形成するための製造工程を示したものである。また、この実施形態による不揮発性メモリ素子の製造方法は、図５ないし図１４Ａ及び図１４Ｂによる不揮発性メモリ素子の製造工程を一部変形したものでありうる。以下、重複する説明は省略する。
図２３を参照すれば、基板５０上に、複数層の犠牲絶縁層１２５及び複数層の第１絶縁層１６０を交互に積層し、複数個のチャネルホール１０５を形成する。その後、チャネルホール１０５それぞれを充填する犠牲スペーサ１２７及びゲート絶縁層１４０を形成する。さらに具体的には、まずチャネルホール１０５を充填する犠牲スペーサ１２７を形成し、犠牲スペーサ１２７と接触するゲート絶縁層１４０を形成する。その後、ゲート絶縁層１４０を充填するチャネル層１１０を形成する。
図２４を参照すれば、第１絶縁層１６０のうち最上位の第１絶縁層１６０の側壁及びチャネル層１１０の側壁が露出されるように、犠牲スペーサ１２７及びゲート絶縁層の上部一部をエッチングし、最上位の第１絶縁層１６０の側壁及びチャネル層１１０の側壁と接触する第２絶縁層１７０を形成する。
図２５を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行するために、第２絶縁層１７０、犠牲絶縁層１２５及び第１絶縁層１６０をエッチングし、ワードライン・リセス２０５を形成する。
図２６を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行する。たとえ図面に図示されていないにしても、ワードラインホールとチャネル層１１０との間に、支持用絶縁層１２０（図３）を形成することによって、前記支持用絶縁層によって第１絶縁層１６０が支持され、従って、第１絶縁層１６０が落ち込む現象を防止することができる。
図２７を参照すれば、露出された第１絶縁層１６０及びチャネル層１１０上に、ゲート分離絶縁層１４５を形成し、ゲート分離絶縁層１４５上に、ゲート導電層１３０を形成する。この場合、ステップ・カバレッジが良好ではないゲート分離絶縁層１４５を蒸着させることによって、ゲート分離絶縁層１４５間、またはゲート分離絶縁層１４５のうち最上位のゲート分離絶縁層１４５と第２絶縁層１７０との間に、エアギャップ１５０が形成されうる。また、たとえ図面に図示されていないにしても、ステップ・カバレッジの良好なゲート分離絶縁層１４５を蒸着させることによって、ゲート分離絶縁層１４５間、またはゲート分離絶縁層１４５のうち最上位のゲート分離絶縁層１４５と第２絶縁層１７０との間に、エアギャップが形成されない構造が形成されもする。
図２８及び図２９を参照すれば、ワードライン・リセス２０５を充填する分離用絶縁層２００を形成し、分離用絶縁層２００及び第２絶縁層１７０の上部一部を除去し、チャネル層１１０を露出させた後、第１絶縁層１６０、第２絶縁層１７０、チャネル層１１０及び分離用絶縁層２００上に、ビットライン導電層１８０を形成する。
図３０ないし図４７は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図５ないし図１４Ａ及び図１４Ｂによる不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。
図３０を参照すれば、下部チャネル層（図示せず）を形成するための下部モールドスタック１９０ａを形成する。下部モールドスタック１９０ａは、下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａを含む。下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａは、交互にそして反復的に積層されうる。下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａが互いにエッチング選択比を有する物質であることは、前述の通りである。
図３１を参照すれば、下部モールドスタック１９０ａを貫通する下部チャネルホール１０５ａを形成する。下部チャネルホール１０５ａは、二次元的に配列され、基板５０を露出させるように形成されうる。下部チャネルホール１０５ａは、基板５０の方向にテーパード形状に形成されうる。すなわち、下部チャネルホール１０５ａは、その上部よりその下部において、さらに狭幅を有するように形成されうる。
図面の場合、下部チャネルホール１０５ａが四角柱の形態に形成されているが、図１で示されているように、円柱または円錐柱の形態に形成されうることは自明である。また、図面の場合、下部チャネルホール１０５ａが斜線状に配されているが、本発明は、これに限定されるものではなく、図１で示されているように、ジグザグに配されることも可能である。
下部チャネルホール１０５ａを形成するために、下部モールドスタック１９０ａの下部チャネルホール１０５ａの位置を定義するマスクパターン（図示せず）を形成し、前記マスクパターンをエッチングマスクとして使用し、下部モールドスタック１９０ａをエッチングする段階が遂行されうる。
図３２を参照すれば、下部チャネルホール１０５ａの側壁を取り囲む下部犠牲スペーサ１２７ａを形成する。下部犠牲スペーサ１２７ａが下部犠牲絶縁層１２５ａと同じ物質であり、シリコン酸化物、シリコン窒化物、炭化ケイ素、シリコン及びシリコンゲルマニウムなどを含むことは、前述の通りである。
下部犠牲スペーサ１２７ａを形成するために、下部犠牲絶縁層１２５ａと同じ物質を蒸着し、前記物質に対するエッチバック工程が遂行されうる。この場合、下部犠牲スペーサ１２７ａは、下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａの側壁にのみ形成され、従って、基板５０の上部面が露出されうる。
図３３を参照すれば、下部チャネルホール１０５ａを充填する閉鎖絶縁層１２９を形成する。閉鎖絶縁層１２９は、下部犠牲スペーサ１２７ａとエッチング選択比を有する物質でありうる。また選択的に、閉鎖絶縁層１２９は、下部絶縁層１６０ａと同じ物質から形成され、例えば、シリコン酸化物、シリコン窒化物、またはシリコンゲルマニウムを含む。
例えば、シリコン酸化物を含む閉鎖絶縁層１２９を形成するために、シリコン酸化物の蒸着工程が遂行されうる。その後、下部モールドスタック１９０ａの上面が露出されるように、前記シリコン酸化物の化学機械研磨（ＣＭＰ）またはエッチバック工程が遂行されうる。
図３４を参照すれば、上部チャネル層（図示せず）を形成するための上部モールドスタック１９０ｂを形成する。上部モールドスタック１９０ｂは、上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂを含む。上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂは、交互にそして反復的に積層されうる。上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂが互いにエッチング選択比を有する物質であることは、前述の通りである。
その後、上部モールドスタック１９０ｂ上に、バッファ層１９５を形成できる。バッファ層１９５は、約５０ｎｍないし１００ｎｍ厚に形成されうる。また、バッファ層１９５は、上部絶縁層１６０ｂとエッチング選択比を有する物質から形成されうる。また、バッファ層１９５は、上部犠牲絶縁層１２５ｂと同じ物質から形成できる。
バッファ層１９５は、閉鎖絶縁層１２９をエッチングする工程の間、上部モールドスタック１９０ｂが損傷されることを防止することができる。例えば、閉鎖絶縁層１２９が、上部絶縁層１６０ｂと同じ物質、例えば、シリコン酸化物から形成される場合、閉鎖絶縁層１２９をエッチングする工程の間、上部モールドスタック１９０ｂの上部絶縁層１６０ｂがエッチングされる恐れがある。しかし、上部絶縁層１６０ｂ上に、上部絶縁層１６０ｂとエッチング選択比を有するバッファ層１９５が形成される場合、バッファ層１９５が、閉鎖絶縁層１２９をエッチングする間、エッチングマスクの役割を行うので、上部絶縁層１６０ｂが損傷されることが防止されうる。
図３５を参照すれば、上部モールドスタック１９０ｂを貫通する上部チャネルホール１０５ｂを形成する。上部チャネルホール１０５ｂは、二次元的に配列され、閉鎖絶縁層１２９を露出させるように形成されうる。上部チャネルホール１０５ｂは、下部チャネルホール１０５ａとオーバーラップされるように配されうる。また、上部チャネルホール１０５ｂは、下部チャネルホール１０５ａの方向にテーパード形状に形成されうる。
上部チャネルホール１０５ｂを形成するために、上部モールドスタック１９０ｂの上部チャネルホール１０５ｂの位置を定義するマスクパターン（図示せず）を形成し、前記マスクパターンをエッチングマスクとして使用し、バッファ層１９５及び上部モールドスタック１９０ｂをエッチングする段階が遂行されうる。
図３６を参照すれば、上部チャネルホール１０５ｂの側壁を覆う上部犠牲スペーサ１２７ｂを形成する。上部犠牲スペーサ１２７ｂが、上部犠牲絶縁層１２５ｂと同じ物質であり、シリコン酸化物、シリコン窒化物、炭化ケイ素、シリコン及びシリコンゲルマニウムなどを含むことは、前述の通りである。下部犠牲スペーサ１２７ａと同様に、上部犠牲スペーサ１２７ｂは、上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂの側壁にのみ形成され、従って、閉鎖絶縁層１２９の上部面が露出されうる。
図３７を参照すれば、閉鎖絶縁層１２９を除去し、基板５０の上面を露出させる。すなわち、下部チャネルホール１０５ａを再び貫通させる。上部犠牲スペーサ１２７ｂ及び下部犠牲スペーサ１２７ａは、下部チャネルホール１０５ａを貫通する工程の間、上部犠牲絶縁層１２５ｂ及び下部犠牲絶縁層１２５ａと、上部絶縁層１６０ｂ及び下部絶縁層１６０ａが損傷されることを防止する役割を行う。従って、閉鎖絶縁層１２９が除去されても、下部犠牲スペーサ１２７ａは、閉鎖絶縁層１２９とエッチング選択比を有するので、除去されずに残存する。
図３８を参照すれば、下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂを充填するチャネル層１１０を形成する。さらに具体的には、下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂのそれぞれを充填する下部チャネル層１１０ａ及び上部チャネル層１１０ｂが同時に形成されうる。従って、下部チャネル層１１０ａ及び上部チャネル層１１０ｂは、連続して連結された一体（ｓｉｎｇｌｅ ｂｏｄｙ）に形成されうる。
チャネル層１１０を形成するために、下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂを、シリコンを含む半導体材料で充填する。従って、チャネル層１１０は、多結晶または単結晶構造のシリコンエピタキシャル層を含む。その後、チャネル層１１０間の分離のためにバッファ層１９５の上面が露出されるまで、化学機械研磨またはエッチバック工程が遂行されうる。
図３９Ａを参照すれば、バッファ層１９５、上部モールドスタック１９０ｂ及び下部モールドスタック１９０ａをエッチングし、ダミーホールを形成し、前記ダミーホールを充填する支持用絶縁層１２０を形成する。支持用絶縁層１２０は、犠牲絶縁層１２５及び犠牲スペーサ１２７と異なるエッチング選択比を有する物質でありうる。支持用絶縁層１２０のそれぞれは、チャネル層１１０間に配されうる。また、平面視で支持用絶縁層１２０は、ジグザグに配されうる。
前述の通り、支持用絶縁層１２０は、犠牲絶縁層１２５がエッチングされるプルバック工程の間、下部絶縁層１６０ａ及び上部絶縁層１６０ｂが落ち込む現象を防止する役割を行う。従って、図３９Ａの場合、支持用絶縁層１２０が四角柱の形態に形成されているが、本発明は、これに限定されるものではない。
例えば、図３９Ｂに図示されているように、支持用絶縁層１２０は、それぞれＬ字形ピラーの形態に形成されもする。また、図３９Ｃに図示されているように、支持用絶縁層１２０は、前記Ｌ字形ピラーが互いに連結されるように形成されもする。すなわち、支持用絶縁層１２０は、例えば、下部絶縁層１６０ａ及び上部絶縁層１６０ｂが落ち込むことを防止する役割を行うことができるように、任意の形状を有する。
図４０を参照すれば、まずバッファ層１９５を除去し、上部モールドスタック１９０ｂの上面を露出させる。バッファ層１９５を除去するために、化学機械研磨またはリン酸ストリップ工程が遂行されうる。前述のように、バッファ層１９５と上部犠牲スペーサ１２７ｂは、同じ物質、例えば、シリコン窒化物から形成され、この場合、前記リン酸ストリップ工程の間、上部犠牲スペーサ１２７ｂの一部が除去されうる。さらに具体的には、図８に図示されているように、前記リン酸ストリップ工程の間、バッファ層と接触する上部犠牲スペーサ１２７ｂの上部一部が除去されうる。この場合、前記リン酸ストリップ工程によって、チャネル層１１０の上面だけではなく、チャネル層１１０の上部側壁も露出されうる。
その後、図４１を参照すれば、上部モールドスタック１９０ｂ上に、第２絶縁層１７０を形成する。第２絶縁層１７０は、犠牲絶縁層１２５及び犠牲スペーサ１２７とエッチング選択比を有する物質から形成されうる。第２絶縁層１７０は、プルバック工程で、チャネルが倒れたり、リフティングされる現象を防止する役割を行い、従って、第２絶縁層１７０は、チャネル層１１０の上部面と接触するように形成されうる。さらに図９に図示されているように、第２絶縁層１７０は、上部絶縁層１６０ｂの側壁及びチャネル層１１０の側壁と接触するように形成されもする。
図４２を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングするプルバック工程を遂行するために、第２絶縁層１７０、上部モールドスタック１９０ｂ及び下部モールドスタック１９０ａをエッチングし、ワードライン・リセス２０５を形成する。この場合、ワードライン・リセス２０５は、チャネル層１１０と支持用絶縁層１２０との間に位置する。
図４３を参照すれば、犠牲絶縁層１２５及び犠牲スペーサ１２７をエッチングし、第１絶縁層１６０及びチャネル層１１０を露出させる。犠牲絶縁層１２５及び犠牲スペーサ１２７がシリコン窒化膜である場合、リン酸ストリップ工程を介して、犠牲絶縁層１２５及び犠牲スペーサ１２７が除去されうる。また、犠牲絶縁層１２５及び犠牲スペーサ１２７がシリコンゲルマニウムから形成される場合、アンモニア、過酸化水素及び水を混合した物質であるＳＣ−１（ｓｔａｎｄａｒｄ ｃｌｅａｎ−１）を利用し、犠牲絶縁層１２５及び犠牲スペーサ１２７が除去されうる。
図４４を参照すれば、露出された第１絶縁層１６０及びチャネル層１１０上に、ゲート絶縁層１４０及びゲート導電層１３０を形成する。ゲート絶縁層１４０が、トンネリング絶縁層１４２（図２）、電荷保存層１４４（図２）及びブロッキング絶縁層１４６（図２）を含むことは、前述の通りである。また前述の通り、ゲート絶縁層１４０のステップ・カバレッジによって、ゲート絶縁層１４０とチャネル層１１０との間にエアギャップが形成されたり（図１１Ａ）、またはエアギャップが形成されない（図１１Ｂ）。
その後、ワードライン・リセス２０５を介して、不純物を基板５０に注入することによって、基板５０の上部面に、不純物領域５５を形成する。不純物領域５５は、ワードライン・リセス２０５の延長方向に沿って形成されうる。不純物領域５５は、共通ソースラインＣＳＬ（図７４）と電気的に連結されうる。不純物領域５５は、基板５０の導電性と同じ導電性を有したり、またはそれと反対の導電性を有することもできる。不純物領域５５が、基板５０の導電性と反対の導電性を有する場合、不純物領域５５と基板５０は、Ｐ−Ｎ接合を構成する。
図４５及び図４６を参照すれば、ワードライン・リセス２０５を充填する分離用絶縁層２００を形成し、化学機械研磨工程を遂行し、分離用絶縁層２００及び第２絶縁層１７０を除去する。
その後、図４７を参照すれば、第１絶縁層１６０、チャネル層１１０及び分離用絶縁層２００上に、ビットライン導電層１８０を形成する。ビットライン導電層１８０は、分離用絶縁層２００が延びる方向と垂直な方向に延長するように形成されうる。
図４８ないし図６１は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図３０ないし図４７による不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。
図４８を参照すれば、基板５０上に、停止層２１０、下部モールドスタック１９０ａ及びマスク層２２０を順に形成する。下部モールドスタック１９０ａが、下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａを含むことができ、下部犠牲絶縁層１２５ａと下部絶縁層１６０ａとが互いにエッチング選択比を有する物質であることは、前述の通りである。選択的に、選択的成長（ｓｅｌｅｃｔｉｖｅ ｇｒｏｗｔｈ）工程の一定性（ｕｎｉｆｏｒｍｉｔｙ）を改善させるために、マスク層２２０上にリッド層（ｌｉｄ ｌａｙｅｒ）２３０がさらに形成されもする。
図４９を参照すれば、リッド層２３０、マスク層２２０及び下部モールドスタック１９０ａを貫通する下部チャネルホール１０５ａを形成する。下部チャネルホール１０５ａは、二次元的に配列され、停止層２１０を露出させるように形成できる。停止層２１０は、下部チャネルホール１０５ａの形成のためのエッチング工程時、エッチング停止層としての役割を行うことができる。従って、停止層２１０は、下部モールドスタック１９０ａを構成する下部犠牲絶縁層１２５ａ及び下部絶縁層１６０ａと、エッチング選択比を有する物質から形成されうる。
例えば、下部犠牲絶縁層１２５ａがシリコン窒化物から形成され、下部絶縁層１６０ａがシリコン酸化物から形成されうる。この場合、停止層２１０は、シリコン窒化物及びシリコン酸化物と、エッチング選択比を有する酸化アルミニウム（Ａｌ２Ｏ３）、窒化タンタル（ＴａＮ）及び炭化ケイ素（ＳｉＣ）のような物質を含む。
図５０を参照すれば、下部チャネルホール１０５ａを閉鎖するために、マスク層２２０の選択的成長工程が遂行される。さらに具体的には、マスク層２２０だけを選択的に成長させる工程を遂行し、マスク層２２０によって、下部チャネルホール１０５ａが閉鎖される。従って、マスク層２２０と基板５０との間に、エアギャップ１５５が形成されうる。
マスク層２２０は、単結晶構造または多結晶構造のシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）を含む。この場合、下部チャネルホール１０５ａは、マスク層２２０の選択的エピタキシャル成長（ｓｅｌｅｃｔｉｖｅ ｅｐｉｔａｘｉａｌ ｇｒｏｗｔｈ）工程を利用して閉鎖されうる。停止層２１０は、マスク層２２０が成長される間、半導体物質を含む基板５０が共に成長されることを防止することができる。従って、停止層２１０は、下部チャネルホール１０５ａの閉鎖のための選択的成長工程時、成長停止層としての役割も行うことができる。
図面の場合、マスク層２２０上にリッド層２３０が形成されており、前記選択的成長工程時、マスク層２２０の側壁でのみ成長がなされる。しかし、本発明は、これに限定されるものではなく、マスク層２２０上にリッド層２３０がない場合にも、選択的成長工程が遂行されうる。この場合、マスク層２２０の上面及び側壁で、前記選択的成長がなされ、下部チャネルホール１０５ａが閉鎖されうる。
選択的に、マスク層２２０が下部チャネルホール１０５ａを閉鎖できるように、マスク層２２０を加熱して熱膨張させる工程が遂行されもする。すなわち、マスク層２２０が加熱される場合、マスク層２２０の露出された側壁が膨脹し、下部チャネルホール１０５ａが閉鎖されうる。さらに、前記熱膨張工程は、前記選択的成長工程と同時に遂行され、従って、マスク層２２０によって、下部チャネルホール１０５ａが迅速に閉鎖されうる。
図５１を参照すれば、リッド層２３０を除去し、マスク層２２０を露出させる。例えば、リッド層２３０は、シリコン酸化物を含むことができ、前記シリコン酸化物の湿式エッチング工程または乾式エッチング工程によって、リッド層２３０が除去されうる。その後、選択的に、露出されたマスク層２２０の酸化工程が遂行されうる。例えば、マスク層２２０がシリコンを含む場合、前記マスク層２２０の湿式または乾式の酸化工程が遂行され、従って、マスク層２２０は、シリコン酸化物を含むこともできる。
図５２を参照すれば、マスク層２２０上に、上部モールドスタック１９０ｂを形成する。上部モールドスタック１９０ｂが、上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂを含むことができ、上部犠牲絶縁層１２５ｂ及び上部絶縁層１６０ｂが、互いにエッチング選択比を有する物質であることは、前述の通りである。
図５３を参照すれば、上部モールドスタック１９０ｂを貫通する上部チャネルホール１０５ｂを形成する。上部チャネルホール１０５ｂは、二次元的に配列され、マスク層２２０を露出させるように形成されうる。上部チャネルホール１０５ｂは、下部チャネルホール１０５ａとオーバーラップされるように配されうる。
図５４を参照すれば、マスク層２２０を除去し、停止層２１０の上面を露出させる。すなわち、下部チャネルホール１０５ａを再び貫通させる。マスク層２２０が除去されても、停止層２１０は、マスク層２２０とエッチング選択比を有するので、除去されずに残存する。従って、停止層２１０は、下部チャネルホール１０５ａを貫通する工程の間、基板５０が損傷されることを防止する役割を行う。
図５５及び図５６を参照すれば、停止層２１０を除去して基板５０の上面を露出させ、下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂを充填するチャネル層１１０を形成する。下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂをそれぞれ充填する下部チャネル層１１０ａ及び上部チャネル層１１０ｂが同時に形成され、従って、下部チャネル層１１０ａ及び上部チャネル層１１０ｂが連続して連結された一体に形成されうることは、前述の通りである。
図５７を参照すれば、下部犠牲絶縁層１２５ａ及び上部犠牲絶縁層１２５ｂをエッチングするプルバック工程を遂行するために、上部モールドスタック１９０ｂ、マスク層２２０及び下部モールドスタック１９０ａをエッチングし、ワードライン・リセス２０５を形成する。選択的に、停止層２１０がさらにエッチングされもする。
図５８及び図５９を参照すれば、下部犠牲絶縁層１２５ａ及び上部犠牲絶縁層１２５ｂをエッチングし、チャネル層１１０の側壁を露出させ、露出されたチャネル層１１０の側壁上に、ゲート絶縁層１４０及びゲート導電層１３０を形成する。
図６０及び図６１を参照すれば、ワードライン・リセス２０５を充填する分離用絶縁層２００を形成し、第１絶縁層１６０、チャネル層１１０及び分離用絶縁層２００上に、ビットライン導電層１８０を形成する。前述の通り、ビットライン導電層１８０は、分離用絶縁層２００が延びる方向と垂直な方向に延長されるように形成されうる。
図６２ないし図７３は、本発明の技術的思想による実施形態による不揮発性メモリ素子の製造方法を工程順序によって図示した斜視図である。この実施形態による不揮発性メモリ素子の製造方法は、図４８ないし図６１による不揮発性メモリ素子の製造工程を一部変形したものである。以下、重複する説明は省略する。
図６２を参照すれば、基板５０上に、停止層２１０、下部モールドスタック１９０ａ及びマスク層２２０及びリッド層２３０を順に形成する。下部モールドスタック１９０ａは、下部ゲート導電層１３０ａ及び下部絶縁層１６０ａを含む。下部ゲート導電層１３０ａは、多結晶構造または単結晶構造のエピタキシャル層から形成されうる。また、下部ゲート導電層１３０ａは、シリコン物質、またはシリコン−ゲルマニウム物質を含む。マスク層２２０は、単結晶構造または多結晶構造のシリコン（Ｓｉ）またはシリコンゲルマニウム（ＳｉＧｅ）を含む。さらに、マスク層２２０は、下部ゲート導電層１３０ａのような物質から形成されもする。
図６３を参照すれば、リッド層２３０、マスク層２２０及び下部モールドスタック１９０ａを貫通する下部チャネルホール１０５ａを形成する。下部チャネルホール１０５ａが二次元的に配列され、停止層２１０を露出させるように形成されうることは、前述の通りである。
図６４を参照すれば、下部チャネルホール１０５ａの側壁を取り囲む下部犠牲スペーサ１２７ａを形成する。下部犠牲スペーサ１２７ａは、下部ゲート導電層１３０ａと直接接触するように形成されうる。さらに具体的には、マスク層２２０の選択的成長工程の間、下部犠牲スペーサ１２７ａは、下部ゲート導電層１３０ａが成長されることを防止する役割を行う。
下部犠牲スペーサ１２７ａを形成するために、下部絶縁層１６０ａ及び下部ゲート導電層１３０ａと、エッチング選択比を有する物質を蒸着し、前記物質に対するエッチバック工程が遂行されうる。この場合、下部犠牲スペーサ１２７ａは、下部ゲート導電層１３０ａ及び下部絶縁層１６０ａの側壁にのみ形成され、従って、マスク層２２０の側壁が露出されうる。
図６５を参照すれば、下部チャネルホール１０５ａを閉鎖するために、マスク層２２０の選択的成長工程が遂行される。マスク層２２０の選択的成長工程によって、下部チャネルホール１０５ａが閉鎖され、従って、マスク層２２０と基板５０との間に、エアギャップ１５５が形成されうることは、前述の通りである。
図６６を参照すれば、リッド層２３０を除去し、マスク層２２０を露出させる。選択的に、前述の通り、露出されたマスク層２２０の酸化工程が遂行されもする。
図６７を参照すれば、マスク層２２０上に、上部ゲート導電層１３０ｂ及び上部絶縁層１６０ｂを含む上部モールドスタック１９０ｂを形成する。その後、図６８を参照すれば、上部モールドスタック１９０ｂを貫通する上部チャネルホール１０５ｂを形成する。上部チャネルホール１０５ｂは、二次元的に配列され、マスク層２２０を露出させるように形成されうる。上部チャネルホール１０５ｂは、下部チャネルホール１０５ａとオーバーラップされるように配されうる。
図６９を参照すれば、マスク層２２０を除去し、停止層２１０の上面を露出させる。すなわち、下部チャネルホール１０５ａを再び貫通させる。マスク層２２０が除去されても、停止層２１０及び下部犠牲スペーサ１２７ａは、マスク層２２０とエッチング選択比を有するので、除去されずに残存する。
図７０及び図７１を参照すれば、下部犠牲スペーサ１２７ａを除去し、下部ゲート導電層１３０ａの側壁及び下部絶縁層１６０ａの側壁を露出させ、その後、停止層２１０を除去し、基板５０の上面を露出させる。
図７２を参照すれば、チャネルホール１０５の側壁に沿って、ゲート絶縁層１４０を蒸着する。ゲート絶縁層１４０が、トンネリング絶縁層１４２（図２）、電荷保存層１４４（図２）、ブロッキング絶縁層１４６（図２）が順に積層された構造であることは、前述の通りである。
図７３を参照すれば、下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂを充填するチャネル層１１０を形成する。下部チャネルホール１０５ａ及び上部チャネルホール１０５ｂをそれぞれ充填する下部チャネル層１１０ａ及び上部チャネル層１１０ｂが同時に形成され、従って、下部チャネル層１１０ａ及び上部チャネル層１１０ｂが連続して連結された一体に形成されうることは、前述の通りである。
マスク層２２０は、ポリシリコンのような導電性物質から形成されうる。図６５で言及されたマスク層２２０の酸化工程が遂行されていない場合、マスク層２２０は、ゲート導電層として機能することもできる。従って、マスク層２２０は、上部モールドスタック１９０ｂのための下部チャネルホール１０５ａを閉鎖する機能を行うことができ、同時にゲート絶縁層１４０及びチャネル層１１０の形成後、メモリセルとして動作することもできる。
図７４は、本発明の技術的思想による不揮発性メモリ素子の一実施形態に係わるメモリセルアレイの等価回路図である。
図７４を参照すれば、前記メモリセル・アレイ１０は、複数のメモリセル・ストリング１１を含む。前記複数のメモリセル・ストリング１１は、それぞれ基板（図示せず）周面の延長方向に対して垂直に延長している垂直構造を有する。複数のメモリセル・ストリング１１によって、メモリセル・ブロック１３が構成されうる。
複数のメモリセル・ストリング１１は、それぞれ複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎと、ストリング選択トランジスタＳＳＴと、接地選択トランジスタＧＳＴとを具備できる。それぞれのメモリセル・ストリング１１で、前記接地選択トランジスタＧＳＴ、複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎ、及びストリング選択トランジスタＳＳＴが垂直に直列配置されうる。ここで、複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎは、データを保存することができる。複数のワードラインＷＬ１，ＷＬ２，…，ＷＬｎ−１，ＷＬｎは、それぞれのメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎに結合され、それらメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎを制御することができる。複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎの数は、不揮発性メモリ素子の容量によって適切に選択されうる。
前記メモリセル・ブロック１３の第１列ないし第ｍ列（ｃｏｌｕｍｎ）に配列された各メモリセル・ストリング１１の一側、例えば、前記ストリング選択トランジスタＳＳＴのドレイン側には、複数のビットラインＢＬ１，ＢＬ２，…，ＢＬｍ−１，ＢＬｍが連結されうる。そして、各メモリセル・ストリング１１の他側、例えば、前記接地選択トランジスタＧＳＴのソース側には、共通ソースラインＣＳＬが連結されうる。
複数のセルストリング・ユニットそれぞれの複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎのうち、同一層上に配列されたメモリセルの各ゲートには、ワードラインＷＬ１，ＷＬ２，…，ＷＬｎ−１，ＷＬｎが共通して連結されうる。前記ワードラインＷＬ１，ＷＬ２，…，ＷＬｎ−１，ＷＬｎの駆動によって、複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎに対して、データのプログラミング、読み取りまたは消去を行うことができる。
それぞれのメモリセル・ストリング１１で、ストリング選択トランジスタＳＳＴは、ビットラインＢＬ１，ＢＬ２，…，ＢＬｍ−１，ＢＬｍと、メモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎとの間に配列されうる。メモリセル・ブロック１３で、それぞれのストリング選択トランジスタＳＳＴは、そのゲートに連結されるストリング選択ラインＳＳＬによって、複数のビットラインＢＬ１，ＢＬ２，…，ＢＬｍ−１，ＢＬｍと、複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎとの間でのデータ伝送を制御することができる。
前記接地選択トランジスタＧＳＴは、複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎと、共通ソースラインＣＳＬとの間に配列されうる。メモリセル・ブロック１３で、それぞれの接地選択トランジスタＧＳＴは、そのゲートにそれぞれ連結される接地選択ラインＧＳＬによって、前記複数のメモリセルＭＣ１，ＭＣ２，…，ＭＣｎ−１，ＭＣｎと、共通ソースラインＣＳＬとの間でのデータ伝送を制御することができる。
図７５は、本発明の技術的思想による不揮発性メモリ素子を図示する断面図である。図７５において、図２と同じ参照符号は、同じ構成要素を示し、従って、重複する構成要素に係わる詳細な説明は省略する。
図７５を参照すれば、図１で前述のように、チャネル層１１０’は、中空形態に形成されもする。この場合、不揮発性メモリ素子は、チャネル層１１０’内部を充填するピラー絶縁層１１１をさらに含む。かようなチャネル層は、下部チャネル層と上部チャネル層とから構成され、特に、下部チャネル層は、底部、側壁部及びリング型リッド部を含む。前述のように、下部チャネル層と上部チャネル層は、連続して連結された一体でありうる。
一方、図５で説明した工程が適用された結果、最上位のゲート導電層１３０ａ’及び最下位のゲート導電層１３０ｃ’は、他のゲート導電層１３０ｂ’より厚く形成されうる。最上位のゲート導電層１３０ａ’は、ストリング選択トランジスタＳＳＴ（図７４）として機能を行う。また、最下位のゲート導電層１３０ｂ’は、接地選択トランジスタＧＳＴ（図７４）として機能を行う。
ゲート導電層１３０の一端は、ドッグボーン（ｄｏｇｂｏｎｅ）形状を有する。さらに具体的には、基板５０と平行した方向に延びるゲート導電層１３０は、その端部で、基板５０と垂直な方向に一部延び、従って、ゲート導電層１３０の一端は、ドッグボーンまたは三角フラスコのような形状を有する。
ゲート導電層１３０間に、エアギャップ１５０が形成されうることは、前述の通りであり、これによって、ゲート間のカップリング問題が改善されうる。エアギャップ１５０もまた、ゲート導電層１３０の端部の形状によるプロファイル（ｐｒｏｆｉｌｅ）を有する。すなわち、ゲート導電層１３０がドッグボーン形状を有する場合、エアギャップ１５０は、前記ドッグボーン形状に対応する曲線的なプロファイル（ｒｏｕｎｄｅｄ ｐｒｏｆｉｌｅ）を有する。
基板５０と平行した方向における、エアギャップ１５０の厚みは、犠牲スペーサ１２７（図６）の厚みの値と、ゲート絶縁層１４０の厚みに２を乗じた値と、の差でありうる。従って、図１１Ａ及び図１１Ｂで説明した通り、犠牲スペーサ１２７の厚みが、ゲート絶縁層１４０の厚みの約２倍以上であるか否かによって、エアギャップ１５０の形成いかんが決定されうる。
一方、基板５０と垂直な方向に、エアギャップ１５０の大きさは、第１絶縁層１６０の厚みに比例し、ゲート絶縁層１４０の厚みが厚いほど大きくなりうる。特に、基板５０と垂直な方向に、エアギャップ１５０のうち最上位のエアギャップ１５０ａの大きさは、第２絶縁層１７０の厚みが厚いほど小さくなりうる。
また、基板５０と垂直な方向に、最下位のエアギャップ１５０ｃの大きさは、チャネルホール１０５（図５）形成のための異方性エッチング工程によるオーバーエッチング程度に比例しうる。すなわち、基板５０とチャネル層１１０とがオーバーラップされる程度が大きいほど、さらに大きい最下位のエアギャップ１５０ｃが形成されうる。参照番号１５０ｂは、他のエアギャップである。
図７６は、本発明の技術的思想による実施形態による不揮発性メモリ素子を含むメモリカード１０００を示す概略図である。
図７６を参照すれば、コントローラ１０１０とメモリ・モジュール１０２０は、電気的な信号を交換するように配されうる。例えば、コントローラ１０１０で命令を送れば、メモリ・モジュール１０２０は、データを伝送することができる。メモリ・モジュール１０２０は、本発明の実施形態のうちいずれか一つによる垂直構造の不揮発性メモリ素子を含む。本発明の多様な実施形態による垂直構造の不揮発性メモリ素子は、当技術分野で周知のように、当該ロジックゲート設計に対応して、「ＮＡＮＤ」及び「ＮＯＲ」のアーキテクチャ・メモリアレイ（図示せず）として配されうる。複数の行と列とに配されたメモリアレイは、一つ以上のメモリアレイ・バンク（図示せず）を構成することができる。メモリ・モジュール１０２０は、かようなメモリアレイ（図示せず）またはメモリアレイ・バンク（図示せず）を含む。また、メモリカード１０００は、前述のメモリアレイ・バンク（図示せず）を駆動するために、通常のカラムデコーダ（図示せず）、ロウデコーダ（図示せず）、Ｉ／Ｏ（ｉｎｐｕｔ／ｏｕｔｐｕｔ）バッファ（図示せず）及び／または制御レジスタ（図示せず）がさらに含まれうる。かようなメモリカード１０００は、多種のカード、例えば、メモリ・スティックカード（ｍｅｍｏｒｙ ｓｔｉｃｋ ｃａｒｄ）、スマート・メディアカード（ＳＭ：ｓｍａｒｔ ｍｅｄｉａ ｃａｒｄ）、セキュア・デジタル（ＡＤ：ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、ミニ・セキュア・ディジタル（ｍｉｎｉ ｓｅｃｕｒｅ ｄｉｇｉｔａｌ）カード、またはマルチメディア・カード（ＭＭＣ：ｍｕｌｔｉ ｍｅｄｉａ ｃａｒｄ；ＭＭＣ）のようなメモリ装置に利用されうる。
図７７は、本発明の技術的思想による実施形態による不揮発性メモリ素子を含むシステム１１００を示す概略図である。
図７７を参照すれば、システム１１００は、コントローラ１１１０、入出力装置１１２０、メモリ・コンポーネント１１３０及びインターフェース１１４０を含む。システム１１００は、モバイル・システムまたは情報を伝送したり伝送されるシステムでありうる。前記モバイル・システムは、ＰＤＡ（ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）、携帯用コンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブ・タブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルホン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタル・ミュージックプレーヤ（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）またはメモリカード（ｍｅｍｏｒｙ ｃａｒｄ）でありうる。コントローラ１１１０は、プログラムを実行し、システム１１００を制御する役割を行うことができる。さらに具体的には、コントローラ１１１０は、入出力装置１１２０、メモリ・コンポーネント１１３０及びインターフェース１１４０を制御するように構成されうる。コントローラ１１１０は、例えば、マイクロプロセッサ（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ）、デジタル信号処理器（ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｏｒ）、マイクロコントローラ（ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ）またはこれと類似した装置でありうる。入出力装置１１２０は、システム１１００のデータを入力または出力するのに利用されうる。システム１１００は、入出力装置１１２０を利用し、外部装置、例えば、個人用コンピュータまたはネットワークに連結され、外部装置と互いにデータを交換することができる。入出力装置１１２０は、例えば、キーボード（ｋｅｙｐａｄ）、キーボード（ｋｅｙｂｏａｒｄ）または表示装置（ｄｉｓｐｌａｙ）でありうる。メモリ・コンポーネント１１３０は、コントローラ１１１０の動作のためのコード及び／またはデータを保存し、かつ／あるいはコントローラ１１１０で処理されたデータを保存することができる。メモリ・コンポーネント１１３０は、本発明の実施形態のうちいずれか一つによる不揮発性メモリを含む。インターフェース１１４０は、前記システム１１００と外部の他装置とのデータ伝送通路でありうる。コントローラ１１１０、入出力装置１１２０、メモリ・コンポーネント１１３０及びインターフェース１１４０は、バス１１５０を介して互いに通信することができる。例えば、かようなシステム１１００は、モバイルホン、ＭＰ３プレーヤ、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）、携帯用マルチメディア再生機（ＰＭＰ：ｐｏｒｔａｂｌｅ ｍｕｌｔｉ ｍｅｄｉａ ｐｌａｙｅｒ）、固状ディスク（ＳＳＤ：ｓｏｌｉｄ ｓｔａｔｅ ｄｉｓｋ）または家電製品（ｈｏｕｓｅｈｏｌｄ ａｐｐｌｉａｎｃｅｓ）に利用されうる。
本発明を明確に理解させるために説明された添付図面の各部位の形状は、例示的なものであると理解せねばならない。図示された形状以外の多様な形状に変形されうることに注意せねばならない。図面に記載された同じ参照符号は、同じ要素を指す。
以上で説明した本発明が、前述の実施形態及び添付された図面に限定されるものではなく、本発明の技術的思想を外れない範囲内で、さまざまな置換、変形及び変更が可能であるということは、本発明が属する技術分野で当業者にとって明白なことである。
１０ メモリセル・アレイ
１１ メモリセル・ストリング
１３ メモリセル・ブロック
５０ 基板
５５ 不純物領域
１０５ チャネルホール
１０５ａ 下部チャネルホール
１０５ｂ 上部チャネルホール
１１０，１１０’ チャネル層
１１０ａ 下部チャネル層
１１０ｂ 上部チャネル層
１１１ フィラ絶縁層
１２０ 支持用絶縁層
１２５ 犠牲絶縁層
１２５ａ 下部犠牲絶縁層
１２５ｂ 上部犠牲絶縁層
１２７ 犠牲スペーサ
１２７ａ 下部犠牲スペーサ
１２７ｂ 上部犠牲スペーサ
１２９ 閉鎖絶縁層
１３０ ゲート導電層
１３０ａ 下部ゲート導電層
１３０ａ’ 最上位のゲート導電層
１３０ｂ 上部ゲート導電層
１３０ｂ’ 最下位のゲート導電層
１３０ｃ’ 中間のゲート導電層
１４０ ゲート絶縁層
１４２ トンネリング絶縁膜
１４４ 電荷保存層
１４５ ゲート分離絶縁層
１４６ ブロッキング絶縁膜
１５０，１５５ エアギャップ
１５０ａ 最上位のエアギャップ
１５０ｂ 最下位のエアギャップ
１５０ｃ 他のエアギャップ
１５５ エアギャップ
１６０ 第１絶縁層
１６０ａ 下部絶縁層
１６０ｂ 上部絶縁層
１７０ 第２絶縁層
１８０ ビットライン導電層
１９０ａ 下部モールドスタック
１９０ｂ 上部モールドスタック
１９５ バッファ層
２００ 分離用絶縁層
２０５ ワードライン・リセス
２１０ 停止層
２２０ マスク層
２３０ リッド層
１０００ メモリカード
１０１０，１１１０ コントローラ
１０２０ メモリ・モジュール
１１３０ メモリ・コンポーネント
１１００ システム
１１２０ 入出力装置
１１４０ インターフェース
１１５０ バス

Claims (20)

  1. 基板上に形成された複数層の犠牲絶縁層及び複数層の第１絶縁層の積層構造を貫通するチャネルホールを形成する段階と、
    前記チャネルホールの側壁に犠牲スペーサを形成する段階と、
    前記犠牲スペーサと接触するチャネル層を形成する段階と、
    前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、
    前記チャネル層の側壁上に、ゲート導電層を形成する段階と、を含む不揮発性メモリ素子の製造方法。
  2. 前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記ゲート導電層を形成する段階との間に、前記チャネル層上にゲート絶縁層を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  3. 前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることを特徴とする請求項２に記載の不揮発性メモリ素子の製造方法。
  4. 前記犠牲スペーサを形成する段階と、前記チャネル層を形成する段階との間に、前記犠牲スペーサ上に、ゲート絶縁層を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  5. 前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、前記ゲート導電層を形成する段階との間に、前記チャネル層上に、ゲート分離絶縁層を形成する段階をさらに含むことを特徴とする請求項４に記載の不揮発性メモリ素子の製造方法。
  6. 前記ゲート分離絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることを特徴とする請求項５に記載の不揮発性メモリ素子の製造方法。
  7. 前記ゲート導電層の一端は、ドッグボーン状を有することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  8. 前記第１絶縁層と前記チャネル層との間に、エアギャップが形成されたことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  9. 前記第１絶縁層は、前記チャネル層から離隔されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  10. 前記チャネル層を形成する段階と、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階との間に、前記チャネル層上に、第２絶縁層を形成する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  11. 前記チャネルホールを形成する段階及び前記犠牲スペーサを形成する段階は、
    基板上に、複数層の下部犠牲絶縁層及び複数層の下部絶縁層を交互に積層する段階と、
    前記下部犠牲絶縁層及び前記下部絶縁層をエッチングし、下部チャネルホールを形成する段階と、
    前記下部チャネルホールの側壁に、下部犠牲スペーサを形成する段階と、
    前記下部チャネルホールを充填する閉鎖絶縁層を形成する段階と、
    前記閉鎖絶縁層上に、複数層の上部犠牲絶縁層及び複数層の上部絶縁層を交互に積層する段階と、
    前記上部犠牲絶縁層及び前記上部絶縁層をエッチングし、上部チャネルホールを形成する段階と、
    前記上部チャネルホールの側壁に、上部犠牲スペーサを形成する段階と、を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
  12. 基板上に複数層の犠牲絶縁層及び複数層の第１絶縁層を交互に積層する段階と、
    前記犠牲絶縁層及び前記第１絶縁層をエッチングし、チャネルホールを形成する段階と、
    前記チャネルホールの側壁に犠牲スペーサを形成する段階と、
    前記犠牲スペーサと接触するチャネル層を形成する段階と、
    前記犠牲絶縁層及び前記第１絶縁層をエッチングし、ワードライン・リセスを形成する段階と、
    前記チャネル層の側壁が露出されるように、前記犠牲絶縁層及び前記犠牲スペーサをエッチングする段階と、
    前記チャネル層の側壁上に、ゲート絶縁層を形成する段階と、
    前記ゲート絶縁層上に、ゲート導電層を形成する段階と、を含む不揮発性メモリ素子の製造方法。
  13. 前記チャネル層を形成する段階と、前記ワードライン・リセスを形成する段階との間に、
    前記犠牲絶縁層及び前記第１絶縁層をエッチングし、ダミーホールを形成する段階と、
    前記ダミーホールを充填する支持用絶縁層を形成する段階と、をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
  14. 前記チャネル層は、ジグザグに配されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
  15. 前記支持用絶縁層は、前記チャネル層と前記分離用絶縁層との間の空間に、逆ジグザグに配されることを特徴とする請求項１４に記載の不揮発性メモリ素子の製造方法。
  16. 前記チャネル層を形成する段階後に、
    前記チャネル層上に、第２絶縁層を形成する段階をさらに含むことを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
  17. 前記第２絶縁層を形成する段階は、
    前記チャネル層の上部側壁が露出されるように、前記犠牲スペーサの上部一部をエッチングする段階と、
    前記チャネル層の上面、及び前記チャネル層の上部側壁と接触する第２絶縁層を形成する段階と、を含むことを特徴とする請求項１６に記載の不揮発性メモリ素子の製造方法。
  18. 基板と、
    前記基板から突設されるチャネル層と、
    前記チャネル層を覆い包み、ドッグボーン状を有する一端を有したゲート導電層と、
    前記チャネル層と前記ゲート導電層との間に位置するゲート絶縁層と、
    前記チャネル層と離隔されつつ、前記ゲート導電層の上下に位置する第１絶縁層と、を含む不揮発性メモリ素子。
  19. 前記ゲート絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることを特徴とする請求項１８に記載の不揮発性メモリ素子。
  20. 前記ゲート絶縁層と前記チャネル層との間に形成されたゲート分離絶縁層をさらに含み、
    前記ゲート分離絶縁層は、前記ゲート導電層と前記第１絶縁層との間に延びることを特徴とする請求項１８に記載の不揮発性メモリ素子。
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