JP2021048214A - 記憶装置 - Google Patents

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Abstract

【課題】メモリ特性の劣化が抑制される記憶装置を提供する。【解決手段】記憶装置において、メモリセルアレイ１００は、第１の方向に積層されたゲート電極層ＷＬを含む積層体２０と、積層体２０の中に設けられ、第１の方向に延びる半導体層１０と、半導体層１０とゲート電極層ＷＬとの間に設けられ、ゲート電極層ＷＬと半導体層１０との間に位置する強誘電体領域１６ａと、第１の方向に隣り合う２つの強誘電体領域１６ａの間に位置する常誘電体領域１６ｂと、を有し、酸化ハフニウムを含むゲート絶縁膜１６と、を備える。強誘電体領域１６ａの半導体層１０からゲート電極層ＷＬに向かう第２の方向の第１の厚さが、常誘電体領域１６ｂの第２の方向の第２の厚さよりも薄い。【選択図】図２

Description

本発明の実施形態は、記憶装置に関する。
強誘電体メモリが不揮発性メモリとして注目されている。強誘電体メモリには、例えば、トランジスタのゲート絶縁膜を強誘電体膜とする３端子型のメモリや、Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ（ＦＴＪ）メモリのように２つの電極間に強誘電体膜を設ける２端子型のメモリがある。
強誘電体メモリは、強誘電体の分極反転を利用して、メモリセルへのデータの書き込み、及び、メモリセルのデータの消去を行う。強誘電体メモリが微細化されると、例えば、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。また、例えば、ゲート絶縁膜が部分的に分極することにより閾値電圧のばらつきが生じ、メモリ特性が劣化するおそれがある。
米国特許第９３６２４８７号明細書
本発明が解決しようとする課題は、メモリ特性の劣化が抑制される記憶装置を提供することにある。
実施形態の記憶装置は、第１の方向に積層されたゲート電極層を含む積層体と、前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、前記半導体層と前記ゲート電極層との間に設けられ、前記ゲート電極層と前記半導体層との間に位置する第１の領域と、前記第１の方向に隣り合う２つの前記第１の領域の間に位置する第２の領域と、を有し、酸化ハフニウムを含むゲート絶縁膜と、を備え、前記第１の領域の前記半導体層から前記ゲート電極層に向かう第２の方向の第１の厚さが、前記第２の領域の前記第２の方向の第２の厚さよりも薄い。
第１の実施形態の記憶装置のメモリセルアレイの回路図。 第１の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第１の実施形態の記憶装置のメモリセルの模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 第１の実施形態の記憶装置の製造方法を示す模式断面図。 比較例の記憶装置のメモリセルアレイの一部の模式断面図。 第２の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第２の実施形態の記憶装置のメモリセルの模式断面図。 第２の実施形態の記憶装置の製造方法を示す模式断面図。 第２の実施形態の記憶装置の製造方法を示す模式断面図。 第２の実施形態の記憶装置の製造方法を示す模式断面図。 第２の実施形態の記憶装置の製造方法を示す模式断面図。 第３の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第３の実施形態の記憶装置のメモリセルの模式断面図。 第４の実施形態の記憶装置のブロック図。 第４の実施形態の記憶装置のメモリセルアレイの一部の模式図。 第４の実施形態の記憶装置のメモリセルの模式断面図。 第５の実施形態の記憶装置のメモリセルアレイの一部の模式図。 第５の実施形態の記憶装置のメモリセルの模式断面図。 第６の実施形態の記憶装置のメモリセルアレイの一部の模式図。 第６の実施形態の記憶装置のメモリセルの模式断面図。 第７の実施形態の記憶装置のブロック図。 第７の実施形態の記憶装置のメモリセルアレイの等価回路図。 第７の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第７の実施形態の記憶装置のメモリセルの模式断面図。 第８の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第８の実施形態の記憶装置のメモリセルの模式断面図。 第９の実施形態の記憶装置のメモリセルアレイの一部の模式断面図。 第９の実施形態の記憶装置のメモリセルの模式断面図。
以下、図面を参照しつつ実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とはあくまで図面内での相対的位置関係を示す用語であり、重力に対する位置関係を規定する用語ではない。
本明細書中の記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。また、記憶装置を構成する部材の結晶系の同定、結晶系の存在割合の大小比較には、例えば、Ｘ線光電分光分析（Ｘ−ｒａｙ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＸＰＳ）、ナノビーム電子回折法（Ｎａｎｏ Ｂｅａｍ Ｄｉｆｆｒａｃｔｉｏｎ：ＮＢＤ）を用いることが可能である。
本明細書中「強誘電体」とは、外部から電場を印加せずとも自発的な分極（自発分極）があり、外部から電場を印加すると分極が反転する物質を意味する。また、本明細書中「常誘電体」とは電場を印加すると分極が生じ、電場を除去すると分極が消滅する物質を意味する。
本明細書中「金属」とは、金属的性質を示す物質の総称であり、例えば、金属的性質を示す金属窒化物も「金属」の範囲に含めるものとする。
（第１の実施形態）
第１の実施形態の記憶装置は、第１の方向に積層されたゲート電極層を含む積層体と、積層体の中に設けられ、第１の方向に延びる半導体層と、半導体層とゲート電極層との間に設けられ、ゲート電極層と半導体層との間に位置する第１の領域と、第１の方向に隣り合う２つの第１の領域の間に位置する第２の領域と、を有し、酸化ハフニウムを含むゲート絶縁膜と、を備え、第１の領域の半導体層からゲート電極層に向かう第２の方向の第１の厚さが、第２の領域の第２の方向の第２の厚さよりも薄い。
第１の実施形態の記憶装置は、メモリセルトランジスタＭＴを有する３次元ＮＡＮＤフラッシュメモリである。メモリセルトランジスタＭＴは、ゲート絶縁膜に強誘電体膜を含む。第１の実施形態の記憶装置は、３端子型のメモリである。
図１は、第１の実施形態の記憶装置のメモリセルアレイの回路図である。
第１の実施形態の３次元ＮＡＮＤフラッシュメモリのメモリセルアレイ１００は、図１に示すように複数のワード線ＷＬ（ゲート電極層）、共通ソース線ＣＳＬ、ソース選択ゲート線ＳＧＳ、複数のドレイン選択ゲート線ＳＧＤ、複数のビット線ＢＬ、及び、複数のメモリストリングＭＳを備える。
複数のワード線ＷＬがｚ方向に積層して配置される。複数のメモリストリングＭＳは、ｚ方向に延びる。複数のビット線ＢＬは、例えば、ｘ方向に延びる。
図１に示すように、メモリストリングＭＳは、共通ソース線ＣＳＬとビット線ＢＬとの間に直列接続されたソース選択トランジスタＳＳＴ、複数のメモリセルトランジスタＭＴ、及び、ドレイン選択トランジスタＳＤＴで構成される。ビット線ＢＬとドレイン選択ゲート線ＳＧＤにより１本のメモリストリングＭＳが選択され、ワード線ＷＬにより１個のメモリセルトランジスタＭＴが選択可能となる。メモリセルトランジスタＭＴは３端子素子である。
図２は、第１の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図２は、図１のメモリセルアレイ１００の中の、例えば点線で囲まれる一個のメモリストリングＭＳの中の複数のメモリセルＭＣの断面を示す。
図２（ａ）は、メモリセルアレイ１００のｙｚ断面図である。図２（ａ）は、図２（ｂ）のＢＢ’断面である。図２（ｂ）は、メモリセルアレイ１００のｘｙ断面図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。図２（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図３は、第１の実施形態の記憶装置のメモリセルの模式断面図である。図３は、メモリセルＭＣの一部の拡大断面図である。図３は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ１００は、図２、図３に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１４（絶縁層）、ゲート絶縁膜１６を備える。複数のワード線ＷＬと複数の層間絶縁層１４が積層体２０を構成する。
ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。ゲート絶縁膜１６は、強誘電体領域１６ａ（第１の領域）と常誘電体領域１６ｂ（第２の領域）を有する。
以下、図１ないし図３に示すｘ方向を第３の方向、ｙ方向を第２の方向、ｚ方向を第１の方向と定義する。
ワード線ＷＬ及び層間絶縁層１４は、例えば、図示しない半導体基板上に設けられる。半導体基板は、例えば、シリコン基板である。
ワード線ＷＬと層間絶縁層１４は、半導体基板の上に、ｚ方向（第１の方向）に交互に積層される。ワード線ＷＬは、ｚ方向に離間して配置される。複数のワード線ＷＬと複数の層間絶縁層１４が積層体２０を構成する。
ワード線ＷＬは、例えば、板状の導電体である。ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。
バリアメタル層１１は、例えば、金属窒化物又は金属炭化物である。バリアメタル層１１は、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、又は、炭化タンタルである。メインメタル層１２は、例えば、金属である。メインメタル層１２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、又は、タンタル（Ｔａ）である。
ワード線ＷＬは、メモリセルトランジスタＭＴの制御電極として機能する。ワード線ＷＬは、ゲート電極層の一例である。
ワード線ＷＬのｚ方向（第１の方向）の厚さ（図３中のｄ）は、例えば、５ｎｍ以上４０ｎｍ以下である。
層間絶縁層１４は、ワード線ＷＬとワード線ＷＬを分離する。層間絶縁層１４は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１４は、例えば、酸化シリコンである。
層間絶縁層１４のｚ方向（第１の方向）の厚さは、例えば、５ｎｍ以上４０ｎｍ以下である。
半導体層１０は、積層体２０の中に設けられる。半導体層１０は、ｚ方向に延びる。半導体層１０は、積層体２０を貫通して設けられる。半導体層１０は、例えば、円柱状である。
半導体層１０は、例えば、多結晶の半導体である。半導体層１０は、例えば、多結晶シリコンである。半導体層１０は、メモリセルトランジスタＭＴのチャネルとして機能する。
ゲート絶縁膜１６は、半導体層１０とワード線ＷＬとの間に設けられる。ゲート絶縁膜１６は、ｚ方向に延びる。
ゲート絶縁膜１６は、半導体層１０の側面に沿って設けられる。ゲート絶縁膜１６は、半導体層１０と層間絶縁層１４との間にも設けられる。ゲート絶縁膜１６は、隣り合うメモリセルトランジスタＭＴの間で分断されることなく設けられる。
ゲート絶縁膜１６は、例えば、半導体層１０及びワード線ＷＬと接する。ゲート絶縁膜１６は、酸化ハフニウムを含む。ゲート絶縁膜１６は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、ゲート絶縁膜１６に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
ゲート絶縁膜１６を構成する酸化ハフニウムは、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含んでも良い。上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
ゲート絶縁膜１６は、強誘電体領域１６ａ（第１の領域）と常誘電体領域１６ｂ（第２の領域）とを有する。強誘電体領域１６ａは、半導体層１０とワード線ＷＬとの間に設けられる。常誘電体領域１６ｂは、半導体層１０と層間絶縁層１４との間に設けられる。常誘電体領域１６ｂは、ｚ方向に隣り合う２つの強誘電体領域１６ａの間に位置する。
強誘電体領域１６ａと常誘電体領域１６ｂは、例えば、同一の化学組成を有する。同一の化学組成とは、例えば、製造上、不可避的に生ずる組成ばらつきの範囲内にあることを意味する。
強誘電体領域１６ａは、強誘電体を含む。強誘電体領域１６ａは、強誘電体の酸化ハフニウムを含む。例えば、強誘電体領域１６ａの主成分は酸化ハフニウムである。強誘電体領域１６ａは、例えば、強誘電体の酸化ハフニウムである。
強誘電体領域１６ａは、直方晶の酸化ハフニウムを含む。強誘電体領域１６ａに含まれる酸化ハフニウムは直方晶を主とする。より具体的には、強誘電体領域１６ａに含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする。強誘電体領域１６ａに含まれる酸化ハフニウムの結晶の中で、直方晶の結晶が占める割合が最も多い。なお、直方晶は斜方晶とも称される。
常誘電体領域１６ｂは、常誘電体を含む。常誘電体領域１６ｂは、常誘電体の酸化ハフニウムを含む。例えば、常誘電体領域１６ｂの主成分は酸化ハフニウムである。常誘電体領域１６ｂは、例えば、常誘電体の酸化ハフニウムである。
常誘電体領域１６ｂは、直方晶以外の酸化ハフニウムを含む。直方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。常誘電体領域１６ｂに含まれる酸化ハフニウムは直方晶以外を主とする。常誘電体領域１６ｂに含まれる酸化ハフニウムの結晶の中で、直方晶以外の結晶が占める割合が最も多い。
強誘電体領域１６ａの半導体層１０からワード線ＷＬに向かうｙ方向（第２の方向）の第１の厚さ（図３中のｔ１）は、常誘電体領域１６ｂのｙ方向の第２の厚さ（図３中のｔ２）よりも薄い。第２の厚さｔ２は、例えば、第１の厚さｔ１の１．２倍以上３倍以下である。
強誘電体領域１６ａの第１の厚さｔ１は、例えば、５ｎｍ以上１０ｎｍ以下である。常誘電体領域１６ｂの第２の厚さｔ２は、例えば、１５ｎｍ以上３０ｎｍ以下である。
第１の実施形態のメモリセルＭＣでは、ゲート絶縁膜１６の強誘電体領域１６ａに含まれる強誘電体の分極反転状態を、ワード線ＷＬと半導体層１０の間に印加する電圧によって制御する。強誘電体領域１６ａの分極反転状態により、メモリセルトランジスタＭＴの閾値電圧が変化する。
メモリセルトランジスタＭＴの閾値電圧が変化することで、メモリセルトランジスタＭＴのオン電流が変化する。例えば、閾値電圧が高くオン電流が低い状態をデータ“０”、閾値電圧が低くオン電流が高い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
次に、第１の実施形態の記憶装置の製造方法の一例について説明する。図４、図５、図６、図７、図８、図９、図１０、図１１は、第１の実施形態の記憶装置の製造方法を示す模式断面図である。図４、図５、図６、図７、図８、図９、図１０、図１１は、それぞれ、図２（ａ）に対応する断面を示す。図４、図５、図６、図７、図８、図９、図１０、図１１は、記憶装置のメモリセルアレイ１００の製造方法の一例を示す。
最初に、図示しない半導体基板の上に、酸化シリコン層５０と窒化シリコン層５２とを交互に積層する（図４）。酸化シリコン層５０と窒化シリコン層５２により積層体２０が形成される。酸化シリコン層５０と窒化シリコン層５２は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。酸化シリコン層５０の一部は、最終的に層間絶縁層１４となる。
次に、酸化シリコン層５０と窒化シリコン層５２に開口部５４を形成する（図５）。開口部５４は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。
次に、開口部５４の内面に、酸化ハフニウム膜５６を形成する（図６）。酸化ハフニウム膜５６は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により形成する。酸化ハフニウム膜５６は、最終的にゲート絶縁膜１６となる。
次に、開口部５４内に非晶質シリコン膜５８を形成し、開口部５４を埋め込む（図７）。非晶質シリコン膜５８は、最終的に半導体層１０となる。
次に、図示しないエッチング用の溝を用いて、窒化シリコン層５２をウェットエッチングより選択的に除去する（図８）。ウェットエッチングには、例えば、リン酸溶液を用い、窒化シリコン層５２を酸化シリコン層５０に対して選択的にエッチングする。
次に、図示しないエッチング用の溝を用いて、ウェットエッチングにより酸化ハフニウム膜５６の一部を除去する（図９）。例えば、酸化ハフニウム膜５６の一部を酸化シリコン層５０に対して選択的にエッチングする。ウェットエッチングには、例えば、弗化シリコンを含むリン酸溶液を用い、酸化ハフニウム膜５６を酸化シリコン層５０に対して選択的にエッチングする。
次に、窒化チタン膜６０とタングステン膜６２を形成する（図１０）。窒化チタン膜６０とタングステン膜６２は、例えば、ＣＶＤ法により形成する。窒化チタン膜６０とタングステン膜６２は、それぞれ、バリアメタル層１１とメインメタル層１２の一例である。
次に、結晶化アニールを行う（図１１）。結晶化アニールにより、酸化ハフニウム膜５６の非晶質シリコン膜５８と窒化チタン膜６０に挟まれた領域が強誘電体となる。この領域が、強誘電体領域１６ａとなる。一方、酸化ハフニウム膜５６の非晶質シリコン膜５８と酸化シリコン層５０に挟まれた領域は常誘電体となる。この領域が、常誘電体領域１６ｂとなる。また、非晶質シリコン膜５８は結晶化して多結晶シリコンとなる。
以上の製造方法により、第１の実施形態の記憶装置のメモリセルアレイ１００が製造される。
次に、第１の実施形態の記憶装置の作用及び効果について説明する。
図１２は、比較例の記憶装置のメモリセルアレイの一部の模式断面図である。図１２は、図２に相当する断面を示す。
比較例の記憶装置のメモリセルアレイ１０００は、ゲート絶縁膜１６のｙ方向の厚さが均一で、ゲート絶縁膜１６の全領域が強誘電体である点で、第１の実施形態のメモリセルアレイ１００と異なっている。
例えば、比較例のメモリセルアレイ１０００が微細化されると、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。例えば、微細化によりワード線ＷＬの間隔が狭くなっていくと、ワード線ＷＬに印加される電圧により、隣接するワード線ＷＬの下のゲート絶縁膜１６の分極状態が変化し、誤書き込みが生ずるおそれがある。
また、例えば、比較例のメモリセルアレイ１０００では、ワード線ＷＬの両側のゲート絶縁膜１６も、ワード線ＷＬから伸びる電界のフリンジ成分により、部分的に分極状態が変化する。メモリセルアレイ１０００が微細化されると、メモリセルトランジスタＭＴのチャネル長が短くなる。このため、ワード線ＷＬの両側のゲート絶縁膜１６の分極状態が、メモリセルトランジスタＭＴの閾値電圧に与える影響が大きくなる。したがって、メモリセルトランジスタＭＴの閾値電圧のばらつきが生じるおそれがある。
第１の実施形態の記憶装置のメモリセルアレイ１００では、２本のワード線ＷＬの下の強誘電体領域１６ａが、常誘電体領域１６ｂによって物理的に分断された構造となる。常誘電体は強誘電体よりも誘電率が低い。したがって、セル間干渉によるメモリ特性の劣化が抑制される。
また、メモリセルアレイ１００では、ワード線ＷＬの両側のゲート絶縁膜１６は常誘電体領域１６ｂとなる。このため、ワード線ＷＬの両側のゲート絶縁膜１６は、ワード線ＷＬから伸びる電界のフリンジ成分により、分極状態が変化することはない。したがって、メモリセルトランジスタＭＴの閾値電圧のばらつきが抑制される。
また、メモリセルアレイ１００では、半導体層１０とワード線ＷＬとの間のゲート絶縁膜１６が、半導体層１０と層間絶縁層１４との間のゲート絶縁膜１６より薄い。したがって、メモリセルアレイ１００を製造時の結晶化アニールの際に、半導体層１０とワード線ＷＬとの間のゲート絶縁膜１６が強誘電体となりやすい。
半導体層１０とワード線ＷＬとの間のゲート絶縁膜１６を強誘電体とすることを促進する観点から、ワード線ＷＬは窒化チタンを含むことが好ましい。また、窒化チタンがゲート絶縁膜１６に接することが好ましい。
半導体層１０とワード線ＷＬとの間のゲート絶縁膜１６を強誘電体とすることを促進する観点から、常誘電体領域１６ｂの第２の厚さｔ２は、強誘電体領域１６ａの第１の厚さｔ１の１．２倍以上であることが好ましい。
半導体層１０とワード線ＷＬとの間のゲート絶縁膜１６を強誘電体とすることを促進する観点から、
強誘電体領域１６ａの第１の厚さｔ１は、１０ｎｍ以下であることが好ましい。
以上、第１の実施形態によれば、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉や閾値電圧ばらつきによるメモリ特性の劣化が抑制される記憶装置が実現できる。
（第２の実施形態）
第２の実施形態の記憶装置は、第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、第２の領域は少なくとも一つの元素を含むか、又は、含まず、第１の領域の少なくとも一つの元素の第１の濃度は、第２の領域の少なくとも一つの元素の第２の濃度より高い点で、第１の実施形態の記憶装置と異なっている。また、第２の実施形態の記憶装置は、ゲート電極層と絶縁層との間に、少なくとも一つの元素を含む中間層を含む点で、第１の実施形態の記憶装置と異なっている。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１３は、第２の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図１３は、第１の実施形態の図２に対応する断面図である。
図１３（ａ）は、メモリセルアレイ２００のｙｚ断面図である。図１３（ａ）は、図１３（ｂ）のＤＤ’断面である。図１３（ｂ）は、メモリセルアレイ２００のｘｙ断面図である。図１３（ｂ）は、図１３（ａ）のＣＣ’断面である。図１３（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図１４は、第２の実施形態の記憶装置のメモリセルの模式断面図である。図１４は、メモリセルＭＣの一部の拡大断面図である。図１４は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ２００は、図１３、図１４に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１４（絶縁層）、ゲート絶縁膜１６、中間層１８を備える。複数のワード線ＷＬと複数の層間絶縁層１４が積層体２０を構成する。
ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。ゲート絶縁膜１６は、強誘電体領域１６ａ（第１の領域）と常誘電体領域１６ｂ（第２の領域）を有する。
強誘電体領域１６ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域１６ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域１６ａの化学組成と、常誘電体領域１６ｂの化学組成は異なる。
上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
酸化ハフニウムに強誘電性を発現させる観点から上記添加元素の濃度は０．１原子％以上６０％以下であることが好ましい。酸化ハフニウムに強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、添加元素の種類によって異なる。例えば、添加元素がシリコン（Ｓｉ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、３原子％以上７原子％以下である。例えば、添加元素がバリウム（Ｂａ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、０．１原子％以上３原子％以下である。例えば、添加元素がジルコニウム（Ｚｒ）の場合、強誘電性を発現させるための上記添加元素の濃度の適切な範囲は、１０原子％以上６０原子％以下である。
強誘電体領域１６ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域１６ｂの上記添加元素の濃度（第２の濃度）と異なる。強誘電体領域１６ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域１６ｂの上記添加元素の濃度（第２の濃度）より高い。常誘電体領域１６ｂに上記添加元素が含まれない場合は、常誘電体領域１６ｂの上記添加元素の濃度はゼロである。
強誘電体領域１６ａの上記添加元素の第１の濃度は、例えば、常誘電体領域１６ｂの上記添加元素の第２の濃度の１０倍以上である。
中間層１８は、ワード線ＷＬと層間絶縁層１４との間に設けられる。中間層１８は、ワード線ＷＬと強誘電体領域１６ａとの間に設けられる。中間層１８は、上記添加元素を含む。中間層１８は、メモリセルアレイ２００の製造時に、強誘電体領域１６ａへの上記添加元素の供給源となる。
中間層１８の上記添加元素の濃度（第３の濃度）は、層間絶縁層１４の上記添加元素の濃度（第４の濃度）よりも高い。
中間層１８は、例えば、金属、半導体、金属半導体化合物、金属窒化物、金属炭化物、酸化物絶縁体、窒化物絶縁体である。中間層１８は、例えば、アルミニウム（Ａｌ）、又は、シリコン（Ｓｉ）である。
中間層１８のｚ方向（第１の方向）の厚さは、例えば、バリアメタル層１１のｚ方向の厚さよりも薄い。中間層１８のｚ方向（第１の方向）の厚さは、例えば、１ｎｍ以上３ｎｍ以下である。
次に、第２の実施形態の記憶装置の製造方法の一例について説明する。図１５、図１６、図１７、図１８は、第２の実施形態の記憶装置の製造方法を示す模式断面図である。図１５、図１６、図１７、図１８は、それぞれ、図１３（ａ）に対応する断面を示す。図１５、図１６、図１７、図１８は、記憶装置のメモリセルアレイ２００の製造方法の一例を示す。
図示しないエッチング用の溝を用いて、酸化ハフニウム膜５６の一部を、選択的に除去する（図１５）までは、第１の実施形態の記憶装置の製造方法と同様である。
次に、アルミニウム膜６４を形成する（図１６）。アルミニウム膜６４は、例えば、ＣＶＤ法により形成する。アルミニウム膜６４は、中間層１８の一例である。
次に、窒化チタン膜６０とタングステン膜６２を形成する（図１７）。窒化チタン膜６０とタングステン膜６２は、例えば、ＣＶＤ法により形成する。窒化チタン膜６０とタングステン膜６２は、それぞれ、バリアメタル層１１とメインメタル層１２の一例である。
次に、結晶化アニールを行う（図１８）。結晶化アニールにより、酸化ハフニウム膜５６の非晶質シリコン膜５８と窒化チタン膜６０に挟まれた領域が強誘電体となる。この領域が、強誘電体領域１６ａとなる。一方、酸化ハフニウム膜５６の非晶質シリコン膜５８と酸化シリコン層５０に挟まれた領域は常誘電体となる。この領域が、常誘電体領域１６ｂとなる。また、非晶質シリコン膜５８は結晶化して多結晶となる。
結晶化アニールの際に、アルミニウム膜６４からアルミニウムが酸化ハフニウム膜５６に拡散し、強誘電体領域１６ａの形成を促進する。
以上の製造方法により、第２の実施形態の記憶装置のメモリセルアレイ２００が製造される。
第２の実施形態の記憶装置のメモリセルアレイ２００では、強誘電体領域１６ａの上記添加元素の濃度（第１の濃度）は、常誘電体領域１６ｂの上記添加元素の濃度（第２の濃度）より高い。上記添加元素の濃度が高いことにより、強誘電体領域１６ａの強誘電性が向上する。
強誘電体領域１６ａの強誘電性を向上させる観点から、強誘電体領域１６ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域１６ｂの上記添加元素の濃度（第２の濃度）の１０倍以上であることが好ましく、１００倍以上であることがより好ましい。
また、メモリセルアレイ２００は、上記添加元素を含む中間層１８を備えることで、強誘電体領域１６ａの強誘電性の向上が容易となる。製造の容易性の観点から、中間層１８は、アルミニウム又はシリコンであることが好ましい。
以上、第２の実施形態によれば、第１の実施形態同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉や閾値電圧ばらつきによるメモリ特性の劣化が抑制される記憶装置が実現できる。また、更に、強誘電体領域の強誘電性の向上が可能となる。
（第３の実施形態）
第３の実施形態の記憶装置は、第１の領域の半導体層からゲート電極層に向かう第２の方向の第１の厚さが、第２の領域の第２の方向の第２の厚さと等しい点で、第２の実施形態の記憶装置と異なる。以下、第１及び第２の実施形態と重複する内容については、一部記述を省略する。
図１９は、第３の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図１９は、第１の実施形態の図２に対応する断面図である。
図１９（ａ）は、メモリセルアレイ３００のｙｚ断面図である。図１９（ａ）は、図１９（ｂ）のＦＦ’断面である。図１９（ｂ）は、メモリセルアレイ３００のｘｙ断面図である。図１９（ｂ）は、図１９（ａ）のＥＥ’断面である。図１９（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図２０は、第３の実施形態の記憶装置のメモリセルの模式断面図である。図２０は、メモリセルの一部の拡大断面図である。図２０は、メモリセルのｙｚ断面図である。
メモリセルアレイ３００は、図１９、図２０に示すように、複数のワード線ＷＬ（ゲート電極層）、半導体層１０、複数の層間絶縁層１４（絶縁層）、ゲート絶縁膜１６、中間層１８を備える。複数のワード線ＷＬと複数の層間絶縁層１４が積層体２０を構成する。
ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。ゲート絶縁膜１６は、強誘電体領域１６ａ（第１の領域）と常誘電体領域１６ｂ（第２の領域）を有する。
強誘電体領域１６ａの半導体層１０からワード線ＷＬに向かうｙ方向（第２の方向）の第１の厚さ（図２０中のｔ１）は、常誘電体領域１６ｂのｙ方向の第２の厚さ（図２０中のｔ２）と等しい。
強誘電体領域１６ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域１６ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域１６ａの化学組成と、常誘電体領域１６ｂの化学組成は異なる。
上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第３の実施形態の記憶装置のメモリセルアレイ３００は、第２の実施形態の記憶装置のメモリセルアレイ２００の製造方法において、酸化ハフニウム膜５６の一部を除去する工程を省略することで製造することが可能である。
第３の実施形態の記憶装置のメモリセルアレイ３００においては、添加元素を用いて、強誘電体領域１６ａに選択的に強誘電性を発現させる。
以上、第３の実施形態によれば、第１の実施形態同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉や閾値電圧ばらつきによるメモリ特性の劣化が抑制される記憶装置が実現できる。
（第４の実施形態）
第４の実施形態の記憶装置は、第１の方向に延びる第１の導電層と、第１の方向に延びる第２の導電層と、第１の方向に交差する第２の方向に延びる第３の導電層と、２つの第１の領域と、第１の領域の間に位置する第２の領域と、を有し、第１の領域の一方は第１の導電層と第３の導電層との間に位置し、第１の領域の他方は第２の導電層と第３の導電層との間に位置し、酸化ハフニウムを含む第１の絶縁膜と、第１の絶縁膜と第３の導電層との間に設けられ、第１の絶縁膜と異なる材料の第２の絶縁膜と、を備え、第１の領域の第３の導電層から第１の導電層に向かう第３の方向の第１の厚さが、第２の領域の第３の方向の第２の厚さよりも薄い。第４の実施形態の記憶装置は、２端子型のメモリである点で、第１の実施形態の記憶装置と異なる。
図２１は、第４の実施形態の記憶装置のブロック図である。第４の実施形態の記憶装置はＦＴＪメモリである。
ＦＴＪメモリは、メモリセルアレイ４００、半導体基板１０１、複数のワード線ＷＬ、複数のビット線ＢＬ、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２を備える。図２１のメモリセルアレイ４００中の、点線の円で示される領域が一個のメモリセルＭＣである。
メモリセルアレイ４００は、例えば、半導体基板１０１上に絶縁層を介して、複数のビット線ＢＬと、ビット線ＢＬと交差する複数のワード線ＷＬとが設けられる。ワード線ＷＬは、ビット線ＢＬの下層に設けられる。また、メモリセルアレイ１００の周囲に、周辺回路として、第１の制御回路１０８、第２の制御回路１１０、センス回路１１２が設けられる。
ビット線ＢＬとワード線ＷＬが交差する領域に、複数のメモリセルＭＣが設けられる。第４の実施形態の記憶装置は、クロスポイント構造を備えるＦＴＪメモリである。メモリセルＭＣは２端子素子である。
複数のワード線ＷＬは、それぞれ、第１の制御回路１０８に接続される。また、複数のビット線ＢＬは、それぞれ、第２の制御回路１１０に接続される。センス回路１１２は、第１の制御回路１０８及び第２の制御回路１１０に接続される。
第１の制御回路１０８及び第２の制御回路１１０は、例えば、所望のメモリセルＭＣを選択し、そのメモリセルへのデータの書き込み、メモリセルのデータの読み出し、メモリセルのデータの消去等を行う機能を備える。データの読み出し時に、メモリセルのデータは、ワード線ＷＬと、ビット線ＢＬとの間に流れる電流量として読み出される。センス回路１１２は、その電流量を判定して、データの極性を判断する機能を備える。例えば、データの“０”、“１”を判定する。センス回路１１２は、メモリセルに流れるトンネル電流の量を判定して、データの極性を判断する。
第１の制御回路１０８、第２の制御回路１１０、及び、センス回路１１２は、例えば、半導体基板１０１上に形成される半導体デバイスを用いた電子回路で構成される。
図２２は、第４の実施形態の記憶装置のメモリセルアレイの一部の模式図である。図２２（ａ）は上面図である。図２２（ａ）はメモリセルアレイ４００のｘｙ断面図である。図２２（ｂ）はメモリセルアレイ４００のｙｚ断面図である。図２２（ｂ）は、図２２（ａ）のＧＧ’断面である。図２２（ｃ）はメモリセルアレイ４００のｘｚ断面図である。図２２（ｃ）は、図２２（ａ）のＨＨ’断面である。図２２（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図２３は、第４の実施形態の記憶装置のメモリセルの模式断面図である。図２３は、メモリセルＭＣの一部の拡大断面図である。図２３は、メモリセルのｙｚ断面図である。
メモリセルアレイ４００は、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３、第１の絶縁膜３１、第２の絶縁膜３２、半導体基板１０１、第１の層間絶縁層１０２、第２の層間絶縁層１０３、第３の層間絶縁層１０４（絶縁層）を備える。以下、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３を総称して単にビット線ＢＬと表記する場合がある。
ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図２１ないし図２３に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
ワード線ＷＬは、ｘ方向（第１の方向）に延びる。ワード線ＷＬは、ｙ方向（第２の方向）に繰り返し配置される。
ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。
バリアメタル層１１は、例えば、金属窒化物である。バリアメタル層１１は、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、又は、炭化タンタルである。メインメタル層１２は、例えば、金属である。メインメタル層１２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、又は、タンタル（Ｔａ）である。
ビット線ＢＬは、ｙ方向（第２の方向）に延びる。ｙ方向（第２の方向）はｘ方向（第１の方向）と交差する。ｙ方向はｘ方向と直交する。ビット線ＢＬは、ｘ方向に繰り返し配置される。
ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。ビット線ＢＬは、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、炭化タンタル、タングステン（Ｗ）、チタン（Ｔｉ）、又は、タンタル（Ｔａ）である。
ワード線ＷＬ１は、第１の導電層の一例である。ワード線ＷＬ２は、第２の導電層の一例である。ビット線ＢＬ１は、第３の導電層の一例である。
半導体基板１０１は、例えば、シリコン基板である。
第１の層間絶縁層１０２は、半導体基板１０１の上に設けられる。第１の層間絶縁層１０２は、半導体基板１０１とビット線ＢＬとの間に設けられる。第１の層間絶縁層１０２は、例えば、酸化シリコンを含む。
第２の層間絶縁層１０３は、ビット線ＢＬとビット線ＢＬとの間に設けられる。第２の層間絶縁層１０３は、例えば、酸化シリコンを含む。第２の層間絶縁層１０３は、第１の絶縁膜３１及び第２の絶縁膜３２の下に位置する。
第３の層間絶縁層１０４は、ビット線ＢＬの上に設けられる。第３の層間絶縁層１０４は、ワード線ＷＬとワード線ＷＬとの間に設けられる。第３の層間絶縁層１０４は、例えば、酸化シリコンを含む。第３の層間絶縁層１０４は、絶縁層の一例である。
第１の絶縁膜３１は、ビット線ＢＬとワード線ＷＬとの間に設けられる。第１の絶縁膜３１は、ビット線ＢＬと層間絶縁層１０４との間に設けられる。第１の絶縁膜３１は、ビット線ＢＬ１（第３の導電層）とワード線ＷＬ１（第１の導電層）との間に設けられる。
第１の絶縁膜３１は、酸化ハフニウムを含む。第１の絶縁膜３１は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、第１の絶縁膜３１に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
第１の絶縁膜３１を構成する酸化ハフニウムは、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含んでも良い。上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）とを有する。強誘電体領域３１ａは、ワード線ＷＬとビット線ＢＬとの間に設けられる。常誘電体領域３１ｂは、第３の層間絶縁層１０４とビット線ＢＬとの間に設けられる。常誘電体領域３１ｂは、ｙ方向に隣り合う２つの強誘電体領域３１ａの間に位置する。常誘電体領域３１ｂは、例えば、ワード線ＷＬ１とビット線ＢＬ１との間の強誘電体領域３１ａと、ワード線ＷＬ２とビット線ＢＬ１との間の強誘電体領域３１ａとの間に位置する。
強誘電体領域３１ａと常誘電体領域３１ｂは、例えば、同一の化学組成を有する。同一の化学組成とは、例えば、製造上、不可避的に生ずる組成ばらつきの範囲内にあることを意味する。
強誘電体領域３１ａは、強誘電体を含む。強誘電体領域３１ａは、強誘電体の酸化ハフニウムを含む。例えば、強誘電体領域３１ａの主成分は酸化ハフニウムである。強誘電体領域３１ａは、例えば、強誘電体の酸化ハフニウムである。
強誘電体領域３１ａは、直方晶の酸化ハフニウムを含む。強誘電体領域３１ａに含まれる酸化ハフニウムは直方晶を主とする。より具体的には、強誘電体領域３１ａに含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする。強誘電体領域３１ａに含まれる酸化ハフニウムの結晶の中で、直方晶の占める結晶の割合が最も多い。なお、直方晶は斜方晶とも称される。
常誘電体領域３１ｂは、常誘電体を含む。常誘電体領域３１ｂは、常誘電体の酸化ハフニウムを含む。例えば、常誘電体領域３１ｂの主成分は酸化ハフニウムである。常誘電体領域３１ｂは、例えば、常誘電体の酸化ハフニウムである。
常誘電体領域３１ｂは、直方晶以外の酸化ハフニウムを含む。直方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。常誘電体領域３１ｂに含まれる酸化ハフニウムは直方晶以外を主とする。常誘電体領域３１ｂに含まれる酸化ハフニウムの結晶の中で、直方晶以外の結晶の占める割合が最も多い。
強誘電体領域３１ａのビット線ＢＬからワード線ＷＬに向かうｚ方向（第３の方向）の第１の厚さ（図２３中のｔ１）は、常誘電体領域３１ｂのｚ方向の第２の厚さ（図２３中のｔ２）よりも薄い。第２の厚さｔ２は、例えば、第１の厚さｔ１の１．２倍以上３倍以下である。
強誘電体領域３１ａの第１の厚さｔ１は、例えば、５ｎｍ以上１０ｎｍ以下である。常誘電体領域３１ｂの第２の厚さｔ２は、例えば、１５ｎｍ以上３０ｎｍ以下である。
第２の絶縁膜３２は、第１の絶縁膜３１とビット線ＢＬとの間に設けられる。第２の絶縁膜３２は、第１の絶縁膜３１と異なる材料である。
第２の絶縁膜３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁膜３２は、例えば、酸化シリコン又は酸化チタンを含む。第２の絶縁膜３２は、常誘電体である。
第２の絶縁膜３２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
第４の実施形態のＦＴＪメモリでは、ワード線ＷＬとビット線ＢＬの間に印加する電圧を変化させることにより、強誘電体である第１の絶縁膜３１の分極反転を生じさせる。第１の絶縁膜３１の分極状態により、第１の絶縁膜３１と第２の絶縁膜３２とで形成されるトンネル障壁の形状を変化させる。トンネル障壁の形状の変化により、ワード線ＷＬとビット線ＢＬの間を流れるトンネル電流が変化する。
例えば、トンネル電流が流れにくくなるオフ状態（高抵抗状態）をデータ“０”、トンネル電流が流れやすくなるオン状態（低抵抗状態）をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
第４の実施形態のメモリセルアレイ４００は、第１の実施形態のメモリセルアレイ１００の製造方法を参照し、公知のプロセス技術を用いて製造することが可能である。例えば、ワード線ＷＬを形成する際、第１の絶縁膜３１と第３の層間絶縁層１０４に相当する膜を堆積した後に、ワード線ＷＬの形成予定領域にドライエッチング法により第１の絶縁膜３１の一部が除去されるように溝を形成する。形成された溝にワード線ＷＬの材料を埋め込むことで、厚さの異なる強誘電体領域３１ａと常誘電体領域３１ｂを第１の絶縁膜３１に形成することが可能である。
次に、第４の実施形態の記憶装置の作用及び効果について説明する。
例えば、ＦＴＪメモリのメモリセルアレイが微細化されると、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。例えば、微細化によりワード線ＷＬの間隔が狭くなっていくと、ワード線ＷＬに印加される電圧により、隣接するワード線ＷＬの下の強誘電体膜の分極状態が変化し、誤書き込みが生ずるおそれがある。
第４の実施形態の記憶装置のメモリセルアレイ４００では、２本のワード線ＷＬの下の強誘電体領域３１ａが、常誘電体領域３１ｂによって物理的に分断された構造となる。常誘電体は強誘電体よりも誘電率が低い。したがって、セル間干渉によるメモリ特性の劣化が抑制される。
また、メモリセルアレイ４００では、ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１が、ビット線ＢＬと第３の層間絶縁層１０４との間の第１の絶縁膜３１より薄い。したがって、結晶化アニールの際に、ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１が強誘電体となりやすい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、ワード線ＷＬは窒化チタンを含むことが好ましい。また、窒化チタンが第１の絶縁膜３１に接することが好ましい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、常誘電体領域３１ｂの第２の厚さｔ２は、強誘電体領域３１ａの第１の厚さｔ１の１．２倍以上であることが好ましい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、
強誘電体領域３１ａの第１の厚さｔ１は、１０ｎｍ以下であることが好ましい。
以上、第４の実施形態によれば、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。
（第５の実施形態）
第５の実施形態の記憶装置は、第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、第２の領域は少なくとも一つの元素を含むか、又は、含まず、第１の領域の少なくとも一つの元素の第１の濃度は、第２の領域の少なくとも一つの元素の第２の濃度より高い点で、第４の実施形態の記憶装置と異なっている。また、第５の実施形態の記憶装置は、第１の導電層と絶縁層との間に、少なくとも一つの元素を含む中間層を含む点で、第４の実施形態の記憶装置と異なっている。以下、第４の実施形態と重複する内容については、一部記述を省略する。
図２４は、第５の実施形態の記憶装置のメモリセルアレイの一部の模式図である。図２４（ａ）は上面図である。図２４（ａ）はメモリセルアレイ５００のｘｙ断面図である。図２４（ｂ）はメモリセルアレイ５００のｙｚ断面図である。図２４（ｂ）は、図２４（ａ）のＩＩ’断面である。図２４（ｃ）はメモリセルアレイ５００のｘｚ断面図である。図２４（ｃ）は、図２４（ａ）のＪＪ’断面である。図２４（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図２５は、第５の実施形態の記憶装置のメモリセルの模式断面図である。図２５は、メモリセルＭＣの一部の拡大断面図である。図２５は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ５００は、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３、第１の絶縁膜３１、第２の絶縁膜３２、半導体基板１０１、第１の層間絶縁層１０２、第２の層間絶縁層１０３、第３の層間絶縁層１０４（絶縁層）、中間層１８を備える。以下、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３を総称して単にビット線ＢＬと表記する場合がある。
ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図２４及び図２５に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
強誘電体領域３１ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域３１ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域３１ａの化学組成と、常誘電体領域３１ｂの化学組成は異なる。
上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）より高い。常誘電体領域３１ｂに上記添加元素が含まれない場合は、常誘電体領域３１ｂの上記添加元素の濃度はゼロである。
強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）の１０倍以上である。
中間層１８は、ワード線ＷＬと第３の層間絶縁層１０４（絶縁層）との間に設けられる。中間層１８は、ワード線ＷＬと強誘電体領域３１ａとの間に設けられる。中間層１８は、上記添加元素を含む。中間層１８は、メモリセルアレイ５００の製造時に、強誘電体領域３１ａへの上記添加元素の供給源となる。
中間層１８の上記添加元素の濃度（第３の濃度）は、層間絶縁層１０４の上記添加元素の濃度（第４の濃度）よりも高い。
中間層１８は、例えば、金属、半導体、金属半導体化合物、金属窒化物、金属炭化物、酸化物絶縁体、窒化物絶縁体である。中間層１８は、例えば、アルミニウム、又は、シリコンである。
中間層１８のｙ方向（第２の方向）の厚さは、例えば、バリアメタル層１１のｙ方向の厚さよりも薄い。中間層１８のｙ方向の厚さは、例えば、１ｎｍ以上３ｎｍ以下である。
第５の実施形態のメモリセルアレイ５００は、第２の実施形態のメモリセルアレイ２００及び第４の実施形態のメモリセルアレイ４００の製造方法を参照し、公知のプロセス技術を用いて製造することが可能である。
第５の実施形態の記憶装置のメモリセルアレイ５００では、強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）より高い。上記添加元素の濃度が高いことにより、強誘電体領域３１ａの強誘電性が向上する。
強誘電体領域３１ａの強誘電性を向上させる観点から、強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）の１０倍以上であることが好ましく、１００倍以上であることがより好ましい。
また、メモリセルアレイ５００は、上記添加元素を含む中間層１８を備えることで、強誘電体領域３１ａの強誘電性の向上が容易となる。製造の容易性の観点から、中間層１８は、アルミニウム又はシリコンであることが好ましい。
以上、第５の実施形態によれば、第４の実施形態同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。また、更に、強誘電体領域の強誘電性の向上が可能となる。
（第６の実施形態）
第６の実施形態の記憶装置は、第１の領域の第３の導電層から第１の導電層に向かう第３の方向の第１の厚さが、第２の領域の第３の方向の第２の厚さと等しい点で、第５の実施形態の記憶装置と異なる。以下、第４及び第５の実施形態と重複する内容については、一部記述を省略する。
図２６は、第６の実施形態の記憶装置のメモリセルアレイの一部の模式図である。図２６（ａ）は上面図である。図２６（ａ）はメモリセルアレイ６００のｘｙ断面図である。図２６（ｂ）はメモリセルアレイ６００のｙｚ断面図である。図２６（ｂ）は、図２６（ａ）のＫＫ’断面である。図２６（ｃ）はメモリセルアレイ６００のｘｚ断面図である。図２６（ｃ）は、図２６（ａ）のＬＬ’断面である。図２６（ｂ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図２７は、第６の実施形態の記憶装置のメモリセルの模式断面図である。図２７は、メモリセルＭＣの一部の拡大断面図である。図２７は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ６００は、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３、第１の絶縁膜３１、第２の絶縁膜３２、半導体基板１０１、第１の層間絶縁層１０２、第２の層間絶縁層１０３、第３の層間絶縁層１０４（絶縁層）、中間層１８を備える。以下、ワード線ＷＬ１（第１の導電層）、ワード線ＷＬ２（第２の導電層）、ワード線ＷＬ３を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１（第３の導電層）、ビット線ＢＬ２、ビット線ＢＬ３を総称して単にビット線ＢＬと表記する場合がある。
ワード線ＷＬは、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図２６及び図２７に示すｘ方向を第１の方向、ｙ方向を第２の方向、ｚ方向を第３の方向と定義する。
強誘電体領域３１ａのビット線ＢＬからワード線ＷＬに向かうｚ方向（第３の方向）の第１の厚さ（図２７中のｔ１）は、常誘電体領域３１ｂのｚ方向の第２の厚さ（図２７中のｔ２）と等しい。
強誘電体領域３１ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域３１ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域３１ａの化学組成と、常誘電体領域３１ｂの化学組成は異なる。
強誘電体領域３１ａが上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第６の実施形態の記憶装置のメモリセルアレイ６００は、第５の実施形態の記憶装置のメモリセルアレイ５００の製造方法において、第１の絶縁膜３１の一部を除去する工程を省略することで製造することが可能である。
第６の実施形態の記憶装置のメモリセルアレイ６００においては、添加元素を用いて、強誘電体領域３１ａに選択的に強誘電性を発現させる。
以上、第６の実施形態によれば、第４の実施形態同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。
（第７の実施形態）
第７の実施形態の記憶装置は、メモリセルアレイが３次元構造を備える点で、第４の実施形態と異なっている。以下、第４の実施形態と重複する内容については一部記述を省略する。
図２８は、第７の実施形態の記憶装置のブロック図である。図２９は、第７の実施形態の記憶装置のメモリセルアレイの等価回路図である。図２９は、メモリセルアレイ内の配線構造を模式的に示す。第７の実施形態のメモリセルアレイ７００は、メモリセルＭＣが立体的に配置された三次元構造を備える。
図２８に示すように、第７の実施形態の記憶装置は、メモリセルアレイ７００、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、制御回路２２１を備える。
また、図２９に示すように、メモリセルアレイ７００内には、複数のメモリセルＭＣが立体的に配置される。図２９中、点線で囲まれた領域が１個のメモリセルＭＣに対応する。
メモリセルアレイ７００は、例えば、複数のワード線ＷＬ（ＷＬ１１、ＷＬ１２、ＷＬ１３、ＷＬ２１、ＷＬ２２、ＷＬ２３）と複数のビット線ＢＬ（ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２）を備える。ワード線ＷＬはｘ方向に延びる。ビット線ＢＬはｚ方向に延びる。ワード線ＷＬとビット線ＢＬは垂直に交差する。ワード線ＷＬとビット線ＢＬとの交差部に、メモリセルＭＣが配置される。
複数のワード線ＷＬは、ローデコーダ回路２１４に電気的に接続される。複数のビット線ＢＬは、センスアンプ回路２１５に接続される。複数のビット線ＢＬとセンスアンプ回路２１５との間には選択トランジスタＳＴ（ＳＴ１１、ＳＴ２１、ＳＴ１２、ＳＴ２２）とグローバルビット線ＧＢＬ（ＧＢＬ１、ＧＢＬ２）が設けられる。
ローデコーダ回路２１４は、入力されたローアドレス信号に従ってワード線ＷＬを選択する機能を備える。ワード線ドライバ回路２１２は、ローデコーダ回路２１４によって選択されたワード線ＷＬに所定の電圧を印加する機能を備える。
カラムデコーダ回路２１７は、入力されたカラムアドレス信号に従ってビット線ＢＬを選択する機能を備える。センスアンプ回路２１５は、カラムデコーダ回路２１７によって選択されたビット線ＢＬに所定の電圧を印加する機能を備える。また、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に流れる電流を検知して増幅する機能を備える。
制御回路２２１は、ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、及び、図示しないその他の回路を制御する機能を備える。
ワード線ドライバ回路２１２、ローデコーダ回路２１４、センスアンプ回路２１５、カラムデコーダ回路２１７、制御回路２２１などの回路は、例えば、図示しない半導体層を用いたトランジスタや配線層によって構成される。
図３０は、第７の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図３０（ａ）は、メモリセルアレイ７００のｙｚ断面図である。図３０（ｂ）は、メモリセルアレイ７００のｘｙ断面図である。図３０（ａ）は、図３０（ｂ）のＮＮ’断面、図３０（ｂ）は図３０（ａ）のＭＭ’断面である。図３０（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図３１は、第７の実施形態の記憶装置のメモリセルの模式断面図である。図３１は、メモリセルＭＣの一部の拡大断面図である。図３１は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ７００は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）を含む複数のワード線、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１を含む複数のビット線、第１の絶縁膜３１、第２の絶縁膜３２、層間絶縁層１５０（絶縁層）を備える。以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）を含む複数のワード線を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ１２を含む複数のビット線を総称して単にビット線ＢＬと表記する場合がある
ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図２８ないし図３１に示すｘ方向を第１の方向、ｙ方向を第３の方向、ｚ方向を第２の方向と定義する。
ワード線ＷＬは層間絶縁層１５０と、ｚ方向（第２の方向）に交互に積層される。ワード線ＷＬはｘ方向（第１の方向）に延びる。ワード線ＷＬは、ｙ方向（第３の方向）に繰り返し配置される。
ワード線ＷＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。
バリアメタル層１１は、例えば、金属窒化物である。バリアメタル層１１は、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、又は、炭化タンタルである。メインメタル層１２は、例えば、タングステン（Ｗ）、チタン（Ｔｉ）、又は、タンタル（Ｔａ）である。
ワード線ＷＬのｚ方向（第２の方向）の厚さ（図３１中のｄ）は、例えば、５ｎｍ以上４０ｎｍ以下である。
ビット線ＢＬは、ｚ方向（第２の方向）に延びる。ｚ方向（第２の方向）はｘ方向と交差する。ｚ方向（第２の方向）はｘ方向と直交する。ビット線ＢＬは、ｘ方向及びｙ方向に繰り返し配置される。
ビット線ＢＬは、例えば、金属、金属窒化物、金属炭化物、又は、半導体を含む。ビット線ＢＬは、例えば、窒化チタン、窒化タンタル、窒化タングステン、窒化タンタル、炭化チタン、炭化タングステン、炭化タンタル、タングステン（Ｗ）、チタン（Ｔｉ）、又は、タンタル（Ｔａ）である。
ワード線ＷＬ１１は、第１の導電層の一例である。ワード線ＷＬ２１は、第２の導電層の一例である。ビット線ＢＬ１１は、第３の導電層の一例である。
層間絶縁層１５０は、ワード線ＷＬとワード線ＷＬとの間に設けられる。層間絶縁層１５０は、酸化シリコンを含む。層間絶縁層１５０は、絶縁層の一例である。
第１の絶縁膜３１は、ビット線ＢＬとワード線ＷＬとの間に設けられる。第１の絶縁膜３１は、ビット線ＢＬと層間絶縁層１５０との間に設けられる。第１の絶縁膜３１は、ワード線ＷＬ１１（第１の導電層）とビット線ＢＬ１１（第３の導電層）との間に設けられる。第１の絶縁膜３１は、ワード線ＷＬ２１（第２の導電層）とビット線ＢＬ１１（第３の導電層）との間に設けられる。
第１の絶縁膜３１は、酸化ハフニウムを含む。第１の絶縁膜３１は、例えば、酸化ハフニウムを主成分とする。酸化ハフニウムを主成分とするとは、第１の絶縁膜３１に含まれる物質の中で、酸化ハフニウムのモル比率が最も高いことを意味する。酸化ハフニウムのモル比率は、例えば、９０％以上である。
第１の絶縁膜３１を構成する酸化ハフニウムは、例えば、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含んでも良い。上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）とを有する。強誘電体領域３１ａは、ワード線ＷＬとビット線ＢＬとの間に設けられる。常誘電体領域１６ｂは、層間絶縁層１５０とビット線ＢＬとの間に設けられる。常誘電体領域３１ｂは、ｙ方向に隣り合う２つの強誘電体領域３１ａの間に位置する。常誘電体領域３１ｂは、例えば、ワード線ＷＬ１１とビット線ＢＬ１１との間の強誘電体領域３１ａと、ワード線ＷＬ２１とビット線ＢＬ１１との間の強誘電体領域３１ａとの間に位置する。
強誘電体領域３１ａと常誘電体領域３１ｂは、例えば、同一の化学組成を有する。同一の化学組成とは、例えば、製造上、不可避的に生ずる組成ばらつきの範囲内にあることを意味する。
強誘電体領域３１ａは、強誘電体を含む。強誘電体領域３１ａは、強誘電体の酸化ハフニウムを含む。例えば、強誘電体領域３１ａの主成分は酸化ハフニウムである。強誘電体領域３１ａは、例えば、強誘電体の酸化ハフニウムである。
強誘電体領域３１ａは、直方晶の酸化ハフニウムを含む。強誘電体領域３１ａに含まれる酸化ハフニウムは直方晶を主とする。より具体的には、強誘電体領域３１ａに含まれる酸化ハフニウムは、第三直方晶（ｏｒｔｈｏｒｈｏｍｂｉｃ ＩＩＩ、空間群Ｐｂｃ２１ 、空間群番号２９番）を主とする。強誘電体領域３１ａに含まれる酸化ハフニウムの結晶の中で、直方晶の結晶の占める割合が最も多い。なお、直方晶は斜方晶とも称される。
常誘電体領域３１ｂは、常誘電体を含む。常誘電体領域３１ｂは、常誘電体の酸化ハフニウムを含む。例えば、常誘電体領域３１ｂの主成分は酸化ハフニウムである。常誘電体領域３１ｂは、例えば、常誘電体の酸化ハフニウムである。
常誘電体領域３１ｂは、直方晶以外の酸化ハフニウムを含む。直方晶以外とは、立方晶、六方晶、正方晶、単斜晶、三斜晶である。常誘電体領域３１ｂに含まれる酸化ハフニウムは直方晶以外を主とする。常誘電体領域３１ｂに含まれる酸化ハフニウムの結晶の中で、直方晶以外の結晶の占める割合が最も多い。
強誘電体領域３１ａのビット線ＢＬからワード線ＷＬに向かうｙ方向（第３の方向）の第１の厚さ（図３１中のｔ１）は、常誘電体領域３１ｂのｙ方向の第２の厚さ（図３１中のｔ２）よりも薄い。第２の厚さｔ２は、例えば、第１の厚さｔ１の１．２倍以上３倍以下である。
強誘電体領域３１ａの第１の厚さｔ１は、例えば、５ｎｍ以上１０ｎｍ以下である。常誘電体領域３１ｂの第２の厚さｔ２は、例えば、１５ｎｍ以上３０ｎｍ以下である。
第２の絶縁膜３２は、第１の絶縁膜３１とビット線ＢＬとの間に設けられる。第２の絶縁膜３２は、第１の絶縁膜３１と異なる材料である。
第２の絶縁膜３２は、例えば、酸化物、窒化物、又は、酸窒化物である。第２の絶縁膜３２は、例えば、酸化シリコン又は酸化チタンを含む。第２の絶縁膜３２は、常誘電体である。
第２の絶縁膜３２の厚さは、例えば、０．５ｎｍ以上２ｎｍ以下である。
第７の実施形態のＦＴＪメモリでは、ワード線ＷＬとビット線ＢＬの間に印加する電圧を変化させることにより、強誘電体である第１の絶縁膜３１の分極反転を生じさせる。第１の絶縁膜３１の分極状態により、第１の絶縁膜３１と第２の絶縁膜３２とで形成されるトンネル障壁の形状を変化させる。トンネル障壁の形状の変化により、ワード線ＷＬとビット線ＢＬの間を流れるトンネル電流が変化する。
例えば、トンネル電流が流れにくくなるオフ状態（高抵抗状態）をデータ“０”、トンネル電流が流れやすくなるオン状態（低抵抗状態）をデータ“１”と定義すると、メモリセルＭＣは“０”と“１”の１ビットデータを記憶することが可能となる。
第７の実施形態のメモリセルアレイ７００は、例えば、第１の実施形態のメモリセルアレイ１００の製造方法と第４の実施形態のメモリセルアレイ４００の製造方法を参照し、公知のプロセス技術を用いて製造することが可能である。
次に、第７の実施形態の記憶装置の作用及び効果について説明する。
例えば、ＦＴＪメモリのメモリセルアレイが微細化されると、隣接するメモリセルの間のセル間干渉により、メモリ特性が劣化するおそれがある。例えば、微細化によりワード線ＷＬの間隔が狭くなっていくと、ワード線ＷＬに印加される電圧により、隣接するワード線ＷＬの下の強誘電体膜の分極状態が変化し、誤書き込みが生ずるおそれがある。
第７の実施形態の記憶装置のメモリセルアレイ７００では、２本のワード線ＷＬの下の強誘電体領域３１ａが、常誘電体領域３１ｂによって物理的に分断された構造となる。常誘電体は強誘電体よりも誘電率が低い。したがって、セル間干渉によるメモリ特性の劣化が抑制される。
また、メモリセルアレイ７００では、ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１が、ビット線ＢＬと層間絶縁層１５０との間の第１の絶縁膜３１より薄い。したがって、メモリセルアレイ７００の製造時の結晶化アニールの際に、ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１が強誘電体となりやすい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、ワード線ＷＬは窒化チタンを含むことが好ましい。窒化チタンが第１の絶縁膜３１に接することが好ましい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、常誘電体領域３１ｂの第２の厚さｔ２は、強誘電体領域３１ａの第１の厚さｔ１の１．２倍以上であることが好ましい。
ビット線ＢＬとワード線ＷＬとの間の第１の絶縁膜３１を強誘電体とすることを促進する観点から、
強誘電体領域３１ａの第１の厚さｔ１は、１０ｎｍ以下であることが好ましい。
以上、第７の実施形態によれば、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。そして、三次元構造を備えることにより、記憶装置の集積度が向上するという効果が得られる。
（第８の実施形態）
第８の実施形態の記憶装置は、第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、第２の領域は少なくとも一つの元素を含むか、又は、含まず、第１の領域の少なくとも一つの元素の第１の濃度は、第２の領域の少なくとも一つの元素の第２の濃度より高い点で、第７の実施形態の記憶装置と異なっている。また、第８の実施形態の記憶装置は、第１の導電層と絶縁層との間に、少なくとも一つの元素を含む中間層を含む点で、第７の実施形態の記憶装置と異なっている。以下、第７の実施形態と重複する内容については、一部記述を省略する。
図３２は、第８の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図３２（ａ）は、メモリセルアレイ８００のｙｚ断面図である。図３２（ｂ）は、メモリセルアレイ８００のｘｙ断面図である。図３２（ａ）は、図３２（ｂ）のＰＰ’断面、図３２（ｂ）は図３２（ａ）のＯＯ’断面である。図３２（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図３３は、第８の実施形態の記憶装置のメモリセルの模式断面図である。図３３は、メモリセルＭＣの一部の拡大断面図である。図３３は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ８００は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）を含む複数のワード線、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１を含む複数のビット線、第１の絶縁膜３１、第２の絶縁膜３２、層間絶縁層１５０（絶縁層）、中間層１８を備える。以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）を含む複数のワード線を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ１２を含む複数のビット線を総称して単にビット線ＢＬと表記する場合がある
ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図３２及び図３３に示すｘ方向を第１の方向、ｙ方向を第３の方向、ｚ方向を第２の方向と定義する。
強誘電体領域３１ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域３１ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域３１ａの化学組成と、常誘電体領域３１ｂの化学組成は異なる。
上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）より高い。常誘電体領域３１ｂに上記添加元素が含まれない場合は、常誘電体領域３１ｂの上記添加元素の第２の濃度はゼロである。
強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、例えば、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）の１０倍以上である。
中間層１８は、ワード線ＷＬと層間絶縁層１５０（絶縁層）との間に設けられる。中間層１８は、ワード線ＷＬと強誘電体領域３１ａとの間に設けられる。中間層１８は、上記添加元素を含む。中間層１８は、メモリセルアレイ８００の製造時に、強誘電体領域３１ａへの上記添加元素の供給源となる。
中間層１８の上記添加元素の濃度（第３の濃度）は、層間絶縁層１５０の上記添加元素の濃度（第４の濃度）よりも高い。
中間層１８は、例えば、金属、半導体、金属半導体化合物、金属窒化物、金属炭化物、酸化物絶縁体、窒化物絶縁体である。中間層１８は、例えば、アルミニウム、又は、シリコンである。
中間層１８のｙ方向（第２の方向）の厚さは、例えば、バリアメタル層１１のｙ方向の厚さよりも薄い。中間層１８のｙ方向の厚さは、例えば、１ｎｍ以上３ｎｍ以下である。
第８の実施形態のメモリセルアレイ８００は、第２の実施形態のメモリセルアレイ２００及び第７の実施形態のメモリセルアレイ７００の製造方法を参照し、公知のプロセス技術を用いて製造することが可能である。
第８の実施形態の記憶装置のメモリセルアレイ８００では、強誘電体領域３１ａの上記添加元素の濃度（第１の濃度）は、常誘電体領域３１ｂの上記添加元素の濃度（第２の濃度）より高い。上記添加元素の濃度が高いことにより、強誘電体領域３１ａの強誘電性が向上する。
強誘電体領域３１ａの強誘電性を向上させる観点から、強誘電体領域３１ａの上記添加元素の第１の濃度は、例えば、常誘電体領域３１ｂの上記添加元素の第２の濃度の１０倍以上であることが好ましく、１００倍以上であることがより好ましい。
また、メモリセルアレイ８００は、上記添加元素を含む中間層１８を備えることで、強誘電体領域３１ａの強誘電性の向上が容易となる。製造の容易性の観点から、中間層１８は、アルミニウム又はシリコンであることが好ましい。
以上、第８の実施形態によれば、第７の実施形態と同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。そして、三次元構造を備えることにより、記憶装置の集積度が向上するという効果が得られる。また、更に、強誘電体領域の強誘電性の向上が可能となる。
（第９の実施形態）
第９の実施形態の記憶装置は、第１の領域の第３の導電層から第１の導電層に向かう第３の方向の第１の厚さが、第２の領域の第３の方向の第２の厚さと等しい点で、第８の実施形態の記憶装置と異なる。以下、第７及び第８の実施形態と重複する内容については、一部記述を省略する。
図３４は、第９の実施形態の記憶装置のメモリセルアレイの一部の模式断面図である。図３４（ａ）は、メモリセルアレイ９００のｙｚ断面図である。図３４（ｂ）は、メモリセルアレイ９００のｘｙ断面図である。図３４（ａ）は、図３４（ｂ）のＲＲ’断面、図３４（ｂ）は図３４（ａ）のＱＱ’断面である。図３４（ａ）中、破線で囲まれた領域が、１個のメモリセルＭＣである。
図３５は、第９の実施形態の記憶装置のメモリセルの模式断面図である。図３５は、メモリセルＭＣの一部の拡大断面図である。図３５は、メモリセルＭＣのｙｚ断面図である。
メモリセルアレイ９００は、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ２１（第２の導電層）を含む複数のワード線、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ２１を含む複数のビット線、第１の絶縁膜３１、第２の絶縁膜３２、層間絶縁層１５０（絶縁層）、中間層１８を備える。以下、ワード線ＷＬ１１（第１の導電層）、ワード線ＷＬ１２（第２の導電層）を含む複数のワード線を総称して単にワード線ＷＬと表記する場合がある。また、ビット線ＢＬ１１（第３の導電層）、ビット線ＢＬ１２を含む複数のビット線を総称して単にビット線ＢＬと表記する場合がある
ワード線ＷＬは、例えば、バリアメタル層１１とメインメタル層１２とを有する。第１の絶縁膜３１は、強誘電体領域３１ａ（第１の領域）と常誘電体領域３１ｂ（第２の領域）を有する。
以下、図３２及び図３３に示すｘ方向を第１の方向、ｙ方向を第３の方向、ｚ方向を第２の方向と定義する。
強誘電体領域３１ａのビット線ＢＬからワード線ＷＬに向かうｙ方向（第３の方向）の第１の厚さ（図３５中のｔ１）は、常誘電体領域３１ｂのｙ方向の第２の厚さ（図３５中のｔ２）と等しい。
強誘電体領域３１ａは、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの添加元素を含む。常誘電体領域３１ｂは、上記添加元素を含むか、又は、含まない。
強誘電体領域３１ａの化学組成と、常誘電体領域３１ｂの化学組成は異なる。
上記添加元素を含むことにより、酸化ハフニウムに強誘電性が発現しやすくなる。
第９の実施形態の記憶装置のメモリセルアレイ９００は、第８の実施形態の記憶装置のメモリセルアレイ８００の製造方法において、第１の絶縁膜３１の一部を除去する工程を省略することで製造することが可能である。
第９の実施形態の記憶装置のメモリセルアレイ９００においては、添加元素を用いて、強誘電体領域３１ａに選択的に強誘電性を発現させる。
以上、第９の実施形態によれば、第７の実施形態と同様、ワード線ＷＬの下の強誘電体と、隣接するワード線ＷＬの下の強誘電体とを物理的に分断する。よって、セル間干渉によるメモリ特性の劣化が抑制される記憶装置が実現できる。そして、三次元構造を備えることにより、記憶装置の集積度が向上するという効果が得られる。
第１ないし第９の実施形態では、ワード線ＷＬの間に、絶縁層が設けられる場合を例に説明したが、ワード線ＷＬの間は、例えば、空洞であっても構わない。
第４ないし第６の実施形態では、メモリセルアレイのクロスポイント構造が一層のみの場合を例に説明したが、第４ないし第６の実施形態のメモリセルアレイを複数積層した三次元構造とすることも可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体層
１４ 層間絶縁層（絶縁層）
１６ ゲート絶縁膜
１８ 中間層
１６ａ 強誘電体領域（第１の領域）
１６ｂ 常誘電体領域（第２の領域）
２０ 積層体
３１ 第１の絶縁膜
３１ａ 強誘電体領域（第１の領域）
３１ｂ 常誘電体領域（第２の領域）
３２ 第２の絶縁膜
１０４ 第３の層間絶縁層（絶縁層）
１５０ 層間絶縁層（絶縁層）
ＢＬ１ ビット線（第３の導電層）
ＢＬ１１ ビット線（第３の導電層）
ＷＬ ワード線（ゲート電極層）
ＷＬ１ ワード線（第１の導電層）
ＷＬ２ ワード線（第２の導電層）
ＷＬ１１ ワード線（第１の導電層）
ＷＬ１２ ワード線（第２の導電層）
ｔ１ 第１の厚さ
ｔ２ 第２の厚さ

Claims (34)

  1. 第１の方向に積層されたゲート電極層を含む積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられ、前記ゲート電極層と前記半導体層との間に位置する第１の領域と、前記第１の方向に隣り合う２つの前記第１の領域の間に位置する第２の領域と、を有し、酸化ハフニウムを含むゲート絶縁膜と、
    を備え、
    前記第１の領域の前記半導体層から前記ゲート電極層に向かう第２の方向の第１の厚さが、前記第２の領域の前記第２の方向の第２の厚さよりも薄い記憶装置。
  2. 前記積層体は、前記第１の方向に隣り合う２つの前記ゲート電極層の間に設けられた絶縁層を含む請求項１記載の記憶装置。
  3. 前記第２の厚さは前記第１の厚さの１．２倍以上である請求項１又は請求項２記載の記憶装置。
  4. 前記第１の厚さは５ｎｍ以上１０ｎｍ以下である請求項１ないし請求項３いずれか一項記載の記憶装置。
  5. 前記第１の領域の化学組成と前記第２の領域の化学組成は同一である請求項１ないし請求項４いずれか一項記載の記憶装置。
  6. 前記第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、前記第２の領域は前記少なくとも一つの元素を含むか、又は、含まず、
    前記第１の領域の前記少なくとも一つの元素の第１の濃度は、前記第２の領域の前記少なくとも一つの元素の第２の濃度より高い請求項１ないし請求項５いずれか一項記載の記憶装置。
  7. 前記ゲート電極層は窒化チタンを含む請求項１ないし請求項６いずれか一項記載の記憶装置。
  8. 前記第１の領域は強誘電体を含み、前記第２の領域は常誘電体を含む請求項１ないし請求項７いずれか一項記載の記憶装置。
  9. 前記第１の領域に含まれる酸化ハフニウムは直方晶を主とし、前記第２の領域に含まれる酸化ハフニウムは直方晶以外を主とする請求項１ないし請求項８いずれか一項記載の記憶装置。
  10. 第１の方向に積層されたゲート電極層を含む積層体と、
    前記積層体の中に設けられ、前記第１の方向に延びる半導体層と、
    前記半導体層と前記ゲート電極層との間に設けられ、前記ゲート電極層と前記半導体層との間に位置する第１の領域と、前記第１の方向に隣り合う２つの前記第１の領域の間に位置する第２の領域と、を有し、酸化ハフニウムを含むゲート絶縁膜と、
    を備え、
    前記第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、前記第２の領域は前記少なくとも一つの元素を含むか、又は、含まず、
    前記第１の領域の前記少なくとも一つの元素の第１の濃度は、前記第２の領域の前記少なくとも一つの元素の第２の濃度より高い記憶装置。
  11. 前記積層体は、前記第１の方向に隣り合う２つの前記ゲート電極層の間に設けられた絶縁層を含む請求項１０記載の記憶装置。
  12. 前記第１の濃度は、前記第２の濃度の１０倍以上である請求項１０又は請求項１１記載の記憶装置。
  13. 前記ゲート電極層と前記絶縁層との間に、前記少なくとも一つの元素を含む中間層を含む請求項１１記載の記憶装置。
  14. 前記絶縁層は前記少なくとも一つの元素を含むか、又は、含まず、
    前記中間層の前記少なくとも一つの元素の第３の濃度は、前記絶縁層の前記少なくとも一つの元素の第４の濃度よりも高い請求項１３記載の記憶装置。
  15. 前記ゲート電極層は窒化チタンを含む請求項１０ないし請求項１４いずれか一項記載の記憶装置。
  16. 前記第１の領域は強誘電体を含み、前記第２の領域は常誘電体を含む請求項１０ないし請求項１５いずれか一項記載の記憶装置。
  17. 前記第１の領域に含まれる酸化ハフニウムは直方晶を主とし、前記第２の領域に含まれる酸化ハフニウムは直方晶以外を主とする請求項１０ないし請求項１６いずれか一項記載の記憶装置。
  18. 第１の方向に延びる第１の導電層と、
    前記第１の方向に延びる第２の導電層と、
    前記第１の方向に交差する第２の方向に延びる第３の導電層と、
    ２つの第１の領域と、前記第１の領域の間に位置する第２の領域と、を有し、前記第１の領域の一方は前記第１の導電層と前記第３の導電層との間に位置し、前記第１の領域の他方は前記第２の導電層と前記第３の導電層との間に位置し、酸化ハフニウムを含む第１の絶縁膜と、
    前記第１の絶縁膜と前記第３の導電層との間に設けられ、前記第１の絶縁膜と異なる材料の第２の絶縁膜と、
    を備え、
    前記第１の領域の前記第３の導電層から前記第１の導電層に向かう第３の方向の第１の厚さが、前記第２の領域の前記第３の方向の第２の厚さよりも薄い記憶装置。
  19. 前記第１の導電層と前記第２の導電層との間に設けられた絶縁層を、更に備える請求項１８記載の記憶装置。
  20. 前記第２の厚さは前記第１の厚さの１．２倍以上である請求項１８又は請求項１９記載の記憶装置。
  21. 前記第１の厚さは５ｎｍ以上１０ｎｍ以下である請求項１８ないし請求項２０いずれか一項記載の記憶装置。
  22. 前記第１の領域の化学組成と前記第２の領域の化学組成は同一である請求項１８ないし請求項２１いずれか一項記載の記憶装置。
  23. 前記第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、前記第２の領域は前記少なくとも一つの元素を含むか、又は、含まず、
    前記第１の領域の前記少なくとも一つの元素の第１の濃度は、前記第２の領域の前記少なくとも一つの元素の第２の濃度より高い請求項１８ないし請求項２２いずれか一項記載の記憶装置。
  24. 前記第１の導電層は窒化チタンを含む請求項１８ないし請求項２３いずれか一項記載の記憶装置。
  25. 前記第１の領域は強誘電体を含み、前記第２の領域は常誘電体を含む請求項１８ないし請求項２４いずれか一項記載の記憶装置。
  26. 前記第１の領域に含まれる酸化ハフニウムは直方晶を主とし、前記第２の領域に含まれる酸化ハフニウムは直方晶以外を主とする請求項１８ないし請求項２５いずれか一項記載の記憶装置。
  27. 第１の方向に延びる第１の導電層と、
    前記第１の方向に延びる第２の導電層と、
    前記第１の方向に交差する第２の方向に延びる第３の導電層と、
    ２つの第１の領域と、前記第１の領域の間に位置する第２の領域と、を有し、前記第１の領域の一方は前記第１の導電層と前記第３の導電層との間に位置し、前記第１の領域の他方は前記第２の導電層と前記第３の導電層との間に位置し、酸化ハフニウムを含む第１の絶縁膜と、
    前記第１の絶縁膜と前記第３の導電層との間に設けられ、前記第１の絶縁膜と異なる材料の第２の絶縁膜と、
    を備え、
    前記第１の領域は、シリコン（Ｓｉ）、ジルコニウム（Ｚｒ）、アルミニウム（Ａｌ）、イットリウム（Ｙ）、ストロンチウム（Ｓｒ）、ランタン（Ｌａ）、サマリウム（Ｓｍ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、ルテチウム（Ｌｕ）、及び、バリウム（Ｂａ）からなる群から選ばれる少なくとも一つの元素を含み、前記第２の領域は前記少なくとも一つの元素を含むか、又は、含まず、
    前記第１の領域の前記少なくとも一つの元素の第１の濃度は、前記第２の領域の前記少なくとも一つの元素の第２の濃度より高い記憶装置。
  28. 前記第１の導電層と前記第２の導電層との間に設けられた絶縁層を、更に備える請求項２７記載の記憶装置。
  29. 前記第１の濃度は、前記第２の濃度の１０倍以上である請求項２７又は請求項２８記載の記憶装置。
  30. 前記第１の導電層と前記絶縁層との間に、前記少なくとも一つの元素を含む中間層を含む請求項２８記載の記憶装置。
  31. 前記絶縁層は前記少なくとも一つの元素を含むか、又は、含まず、
    前記中間層の前記少なくとも一つの元素の第３の濃度は、前記絶縁層の前記少なくとも一つの元素の第４の濃度よりも高い請求項３０記載の記憶装置。
  32. 前記第１の導電層は窒化チタンを含む請求項２７ないし請求項３１いずれか一項記載の記憶装置。
  33. 前記第１の領域は強誘電体を含み、前記第２の領域は常誘電体を含む請求項２７ないし請求項３２いずれか一項記載の記憶装置。
  34. 前記第１の領域に含まれる酸化ハフニウムは直方晶を主とし、前記第２の領域に含まれる酸化ハフニウムは直方晶以外を主とする請求項２７ないし請求項３３いずれか一項記載の記憶装置。
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