KR20210132483A - 반도체 장치 및 그의 제조 방법 - Google Patents

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Abstract

본 기술은 서로 교대로 적층된 도전 패턴들 및 절연막들을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 적층체를 관통하고, 상기 채널 구조체 및 상기 적층체 사이에 배치되는 메모리막을 포함하고, 상기 메모리막은 서로 교대로 배열되는 메모리부들 및 더미부들을 포함하고, 상기 메모리부들 각각은 상기 절연막들 사이의 제1 부분 및 상기 더미부들 사이의 제2 부분을 포함하고, 상기 메모리부들 및 상기 더미부들은 강유전성을 가지고, 상기 메모리부들의 최대 잔류 분극 세기는 상기 더미부들의 최대 잔류 분극 세기보다 큰 반도체 장치를 제공한다.

Description

반도체 장치 및 그의 제조 방법 {SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 구체적으로 3차원 반도체 장치 및 그의 제조 방법에 관한 것이다.
반도체 장치는 모스 전계 효과 트랜지스터(MOS(Metal Oxide Semiconductor) FET)로 구성된 집적회로를 포함한다. 반도체 장치의 크기 및 디자인 룰(Design rule)이 점차 축소됨에 따라, 모스 전계 효과 트랜지스터들의 크기 축소(scale down)도 점점 가속화되고 있다.
모스 전계 효과 트랜지스터들의 크기 축소는 숏 채널 효과(short channel effect) 등을 유발할 수 있으며, 이로 인해 반도체 장치의 동작 특성이 저하될 수 있다. 이에 따라, 반도체 장치의 고집적화에 따른 한계를 극복하면서 보다 우수한 성능을 반도체 장치를 형성하기 위한 다양한 방법이 연구되고 있다.
나아가 이러한 집적 회로는 동작의 신뢰성과 낮은 전력소모를 지향한다. 따라서, 더 작은 공간에 더 높은 신뢰성과 낮은 전력을 소모하는 장치를 위한 방법도 연구되고 있다.
본 발명의 실시예들은 동작 신뢰성을 향상시킬 수 있는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연막들을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 적층체를 관통하고, 상기 채널 구조체 및 상기 적층체 사이에 배치되는 메모리막을 포함하고, 상기 메모리막은 서로 교대로 배열되는 메모리부들 및 더미부들을 포함하고, 상기 메모리부들 각각은 상기 절연막들 사이의 제1 부분 및 상기 더미부들 사이의 제2 부분을 포함하고, 상기 메모리부들 및 상기 더미부들은 강유전성을 가지고, 상기 메모리부들의 최대 잔류 분극 세기는 상기 더미부들의 최대 잔류 분극 세기보다 큰 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 서로 교대로 적층된 도전 패턴들 및 절연막들을 포함하는 적층체; 상기 적층체를 관통하는 채널 구조체; 및 상기 적층체를 관통하고, 상기 채널 구조체 및 상기 적층체 사이에 배치되는 메모리막을 포함하고, 상기 메모리막은 서로 교대로 배열되는 메모리부들 및 더미부들을 포함하고, 상기 메모리부들 각각은 상기 절연막들 사이의 제1 부분 및 상기 더미부들 사이의 제2 부분을 포함하고, 상기 메모리부들은 강유전성을 가지고, 상기 더미부들은 상유전성을 가지는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 절연막 및 희생막을 포함하는 적층체를 형성하는 단계; 상기 절연막의 제1 측벽 및 상기 희생막의 제2 측벽이 노출되도록, 상기 적층체를 관통하는 제1 홀을 형성하는 단계; 상기 희생막의 상기 제2 측벽을 식각하여 상기 희생막의 제3 측벽을 정의하는 제1 리세스를 형성하는 단계; 상기 절연막의 상기 제1 측벽 및 상기 희생막의 상기 제3 측벽을 따라 제2 리세스를 정의하는 예비 메모리막을 형성하는 단계; 상기 제2 리세스 내에 버퍼 패턴을 형성하는 단계; 상기 예비 메모리막을 결정화시켜 메모리막을 형성하는 단계; 및 상기 메모리막 내에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 도전 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 채널막; 및 상기 적층체를 관통하고, 상기 채널막 및 상기 적층체 사이에 배치되는 메모리막을 포함하고, 상기 도전 패턴들 사이에 에어갭들이 정의되고, 상기 메모리막은 상기 도전 패턴들과 상기 채널막 사이의 메모리부들 및 상기 에어갭들과 상기 채널막 사이의 더미부들을 포함하고, 상기 메모리부들 및 상기 더미부들은 강유전성을 가지고, 상기 메모리부들의 최대 잔류 분극 세기는 상기 더미부들의 최대 잔류 분극 세기보다 큰 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치는 복수개의 도전 패턴들을 포함하는 적층체; 상기 적층체를 관통하는 채널막; 및 상기 적층체를 관통하고, 상기 채널막 및 상기 적층체 사이에 배치되는 메모리막을 포함하고, 상기 도전 패턴들 사이에 에어갭들이 정의되고, 상기 메모리막은 상기 도전 패턴들과 상기 채널막 사이의 메모리부들 및 상기 에어갭들과 상기 채널막 사이의 더미부들을 포함하고, 상기 메모리부들은 강유전성을 가지고, 상기 더미부들은 상유전성을 가지는 반도체 장치를 제공한다.
본 발명의 실시예에 따른 반도체 장치의 제조 방법은 절연막 및 희생막을 포함하는 적층체를 형성하는 단계; 상기 적층체를 관통하고, 예비 메모리부 및 예비 더미부를 포함하는 예비 메모리막을 형성하는 단계; 상기 예비 메모리막 내에 채널막을 형성하는 단계; 상기 절연막을 제거하여 상기 예비 더미부를 노출하는 에어갭을 형성하는 단계; 및 상기 예비 더미부가 노출된 상태에서 상기 예비 메모리막을 결정화시켜 메모리막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법을 제공한다.
본 기술의 실시예들에 따른 반도체 장치는 메모리막의 메모리부가 및 메모리막의 더미부보다 강한 강유전성을 가질 수 있다. 또는, 메모리막의 메모리부가 강유전성을 가지고, 메모리막의 더미부가 상유전성을 가질 수 있다. 이에 따라, 더미부의 분극에 의한 디스터번스(disturbance) 및 인터피어런스(interference)가 개선될 수 있다.
도 1a는 본 발명의 실시예에 따른 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프이다.
도 1b 내지 1e는 도 1a에 따른 강유전층의 전계 대비 분극 특성을 설명하기 위한 강유전 소자 구조물의 도면들이다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 3a 내지 3i는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 4a 내지 4c는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 6a 내지 6c는 도 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 11은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
본 발명의 기술적 사상은 다양한 변경을 가할 수 있고, 여러 가지 양상을 가질 수 있는 실시 예들로 구성될 수 있다. 이하에는, 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 일부 실시 예를 통해 설명하기로 한다.
도 1a는 본 발명의 실시예에 따른 강유전층의 전계 대비 분극 특성을 개략적으로 나타내는 히스테리시스 그래프이다. 도 1b 내지 1e는 도 1a에 따른 강유전층의 전계 대비 분극 특성을 설명하기 위한 강유전 소자 구조물의 도면들이다.
도 1a 및 도 1b를 참조하면, 강유전 소자 구조물(1000S)은 제1 전극(1001), 강유전층(1002) 및 제2 전극(1003)을 포함할 수 있다. 강유전층(1002)은 결정 구조에 따라 강유전성 또는 상유전성을 가질 수 있는 물질을 포함할 수 있다. 일 예로, 강유전층(1002)은 하프늄 지르코늄 산화물, 하프늄 산화물, 또는 지르코늄 산화물을 포함할 수 있다. 일 예로, 강유전층(1002)에 실리콘, 알루미늄, 이트륨 또는 가돌리늄이 불순물로 도핑될 수 있다.
강유전층(1002)은 제1 도메인(DM1) 및 제2 도메인(DM2)을 포함할 수 있다. 제1 도메인(DM1) 및 제2 도메인(DM2)은 서로 조성이 동일할 수 있다. 일 예로, 강유전층(1002)이 하프늄 지르코늄 산화물을 포함하는 경우, 제1 도메인(DM1) 및 제2 도메인(DM2)은 Hf1-xZrxOy의 조성을 가질 수 있다.
제1 및 제2 도메인들(DM1, DM2) 각각은 사방정계(orthorhombic system)의 결정 구조를 가지는 단결정들 및 사방정계의 결정 구조를 가지지 않는 단결정들 중 적어도 일부를 포함할 수 있다. 상기 사방정계의 결정 구조를 가지는 단결정들이 제1 단결정들로 정의될 수 있고, 상기 사방정계의 결정 구조를 가지지 않는 단결정들이 제2 단결정들로 정의될 수 있다. 일 예로, 상기 제2 단결정들은 단사정계(monoclinic system)의 결정 구조를 가질 수 있다.
제1 및 제2 도메인들(DM1, DM2) 각각의 전계 대비 분극 특성은, 각각의 제1 및 제2 도메인들(DM1, DM2)에서 상기 제1 단결정들이 차지하는 부피비에 따라 달라질 수 있다. 각각의 제1 및 제2 도메인들(DM1, DM2)에서 상기 제1 단결정들이 차지하는 부피비에 따라, 제1 및 제2 도메인들(DM1, DM2)이 강유전성을 가질 수도 있고, 상유전성을 가질 수도 있다.
일 예로, 제1 도메인(DM1)에서 상기 제1 단결정들이 차지하는 부피비가 100%이고, 제2 도메인(DM2)에서 상기 제1 단결정들이 차지하는 부피비가 0%인 경우, 제1 도메인(DM1)은 강유전성을 가질 수 있고, 제2 도메인(DM2)은 상유전성을 가질 수 있다.
다른 예로, 제1 도메인(DM1)에서 상기 제1 단결정들이 차지하는 부피비가 70%이고, 제2 도메인(DM2)에서 상기 제1 단결정들이 차지하는 부피비가 30%인 경우, 제1 도메인(DM1) 및 제2 도메인(DM2) 모두 강유전성을 가질 수 있고, 제1 도메인(DM1)이 제2 도메인(DM2)보다 강한 강유전성을 가질 수 있다.
이와 같이, 제1 및 제2 도메인들(DM1, DM2)의 조성이 동일하더라도, 각각의 제1 및 제2 도메인들(DM1, DM2)에서 상기 제1 단결정들이 차지하는 부피비에 따라, 제1 및 제2 도메인들(DM1, DM2)의 전기적 특성이 달라질 수 있다. 이하에서는, 제1 도메인(DM1) 및 제2 도메인(DM2)이 모두 강유전성을 가지고, 제1 도메인(DM1)이 제2 도메인(DM2)보다 강한 강유전성을 가지는 것을 전제로 설명한다.
강유전 소자 구조물(1000S)의 제1 및 제2 전극(1001, 1003) 사이에 전계가 인가되는 경우, 강유전층(1002)의 제1 및 제2 도메인들(DM1, DM2) 각각의 분극은 도 1a의 히스테리시스 그래프(1000a, 1000b)를 따르는 특성을 가질 수 있다. 제1 도메인(DM1)의 분극은 제1 히스테리시스 그래프(1000a)를 따르는 특성을 가질 수 있고, 제2 도메인(DM2)의 분극은 제2 히스테리시스 그래프(1000b)를 따르는 특성을 가질 수 있다.
제1 히스테리시스 그래프(1000a)는, 한 쌍의 제1 및 제2 항전계들(Ec1, Ec2) 및 한 쌍의 제1 및 제2 잔류 분극들(Pr1, Pr2)을 나타낼 수 있다. 이때, 제1 잔류 분극(Pr1)은 제1 분극 배향(Pd1)을 가지며, 제2 잔류 분극(Pr2)은 상기 제1 분극 배향(Pd1)과 반대 방향인 제2 분극 배향(Pd2, 도 1d 참조)을 가질 수 있다. 또한, 제1 히스테리시스 그래프(1000a)는, 한 쌍의 제1 및 제2 포화 전계들(Es1, Es2)에서, 각각 한 쌍의 제1 및 제2 포화 분극들(Ps1, Ps2)을 나타낼 수 있다.
제2 히스테리시스 그래프(1000b)는, 한 쌍의 제3 및 제4 항전계들(Ec3, Ec4) 및 한 쌍의 제3 및 제4 잔류 분극들(Pr3, Pr4)을 나타낼 수 있다. 이때, 제3 잔류 분극(Pr3)은 제1 분극 배향(Pd1)을 가지며, 제4 잔류 분극(Pr4)은 상기 제1 분극 배향(Pd1)과 반대 방향인 제2 분극 배향(Pd2, 도 1d 참조)을 가질 수 있다. 또한, 제2 히스테리시스 그래프(1000b)는, 한 쌍의 제3 및 제4 포화 전계들(Es3, Es4)에서, 각각 한 쌍의 제3 및 제4 포화 분극들(Ps3, Ps4)을 나타낼 수 있다.
도 1a 및 1b를 참조하면, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 양의 극성의 전압을 인가하여 제1 전극(1001)에서 제2 전극(1003) 방향으로 제1 전계(AE1)가 생성될 수 있다. 상기 제1 전계(AE1)의 절대치는 제1 도메인(DM1)의 제1 포화 전계(Es1)의 절대치 이상일 수 있다. 이 경우, 제1 도메인(DM1)은 제1 포화 분극(Ps1)을 가질 수 있고, 제2 도메인(DM2)은 제3 포화 분극(Ps3)을 가질 수 있다. 이어서, 상기 제1 전계(AE1)를 제거하면, 제1 도메인(DM1)은 도 1b와 같이 제1 분극 배향(Pd1)을 가지는 제1 잔류 분극(Pr1)을 가질 수 있고, 제2 도메인(DM2)은 도 1b와 같이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가질 수 있다.
도 1a 및 1c를 참조하면, 제1 도메인(DM1)이 제1 분극 배향(Pd1)을 가지는 제1 잔류 분극(Pr1)을 가지고, 제2 도메인(DM2)이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 음의 극성의 전압을 인가하여 제2 전극(1003)에서 제1 전극(1001) 방향으로 제2 전계(AE2)가 생성될 수 있다. 상기 제2 전계(AE2)의 절대치는 제2 도메인(DM2)의 제4 포화 전계(Es4)의 절대치 이상이고 제1 도메인(DM1)의 제2 항전계(Ec2)의 절대치 미만일 수 있다. 이 경우, 제1 도메인(DM1)은 분극 방향이 변하지 않을 수 있고, 제2 도메인(DM2)은 제4 포화 분극(Ps4)을 가질 수 있다. 이어서, 상기 제2 전계(AE2)를 제거하면, 제1 도메인(DM1)은 도 1c와 같이 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가질 수 있고, 제2 도메인(DM2)은 도 1c와 같이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가질 수 있다.
도 1a 및 1d를 참조하면, 제1 도메인(DM1)이 제1 분극 배향(Pd1)을 가지는 잔류 분극을 가지고, 제2 도메인(DM2)이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 음의 극성의 전압을 인가하여 제2 전극(1003)에서 제1 전극(1001) 방향으로 제3 전계(AE3)가 생성될 수 있다. 상기 제3 전계(AE3)의 절대치는 제1 도메인(DM1)의 제2 포화 전계(Es2)의 절대치 이상일 수 있다. 이 경우, 제1 도메인(DM1)은 제2 포화 분극(Ps2)을 가질 수 있고, 제2 도메인(DM2)은 제4 포화 분극(Ps4)을 가질 수 있다. 이어서, 상기 제3 전계(AE3)를 제거하면, 제1 도메인(DM1)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 제2 잔류 분극(Pr2)을 가질 수 있고, 제2 도메인(DM2)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가질 수 있다.
도 1a 및 1e를 참조하면, 제1 도메인(DM1)이 제2 분극 배향(Pd2)을 가지는 제2 잔류 분극(Pr2)을 가지고, 제2 도메인(DM2)이 제2 분극 배향(Pd2)을 가지는 제4 잔류 분극(Pr4)을 가진 상태에서, 제2 전극(1003)을 접지시키고, 제1 전극(1001)에 양의 극성의 전압을 인가하여 제1 전극(1001)에서 제2 전극(1003) 방향으로 제4 전계(AE4)가 생성될 수 있다. 상기 제4 전계(AE4)의 절대치는 제2 도메인(DM2)의 제3 포화 전계(Es3)의 절대치 이상이고, 제1 도메인(DM1)의 제1 항전계(Ec1)의 절대치 미만일 수 있다. 이 경우, 제1 도메인(DM1)은 분극 방향이 변하지 않을 수 있고, 제2 도메인(DM2)은 제3 포화 분극(Ps3)을 가질 수 있다. 이어서, 상기 제4 전계(AE4)를 제거하면, 제1 도메인(DM1)은 도 1d와 같이 제2 분극 배향(Pd2)을 가지는 잔류 분극을 가질 수 있고, 제2 도메인(DM2)은 도 1d와 같이 제1 분극 배향(Pd1)을 가지는 제3 잔류 분극(Pr3)을 가질 수 있다.
위와 같이, 강유전층(1002)의 제1 및 제2 도메인들(DM1, DM2)의 잔류 분극들의 방향은 제1 및 제2 도메인들(DM1, DM2)에 인가되는 전계들(AE1, AE2, AE3, AE4)의 방향 및 크기에 따라 조절될 수 있다.
제1 도메인(DM1)이 제2 도메인(DM2)보다 강한 강유전성을 가짐에 따라, 제1 도메인(DM1)의 히스테리시스 그래프(1000a) 및 제2 도메인(DM2)의 히스테리시스 그래프(1000b)는 서로 다를 수 있다.
제1 도메인(DM1)은 제1 잔류 분극(Pr1) 또는 제2 잔류 분극(Pr2)을 가질 때 최대 잔류 분극 세기를 가질 수 있다. 제2 도메인(DM2)은 제3 잔류 분극(Pr3) 또는 제4 잔류 분극(Pr4)을 가질 때 최대 잔류 분극 세기를 가질 수 있다. 제1 도메인(DM1)이 제2 도메인(DM2)보다 강한 강유전성을 가짐에 따라, 제1 도메인(DM1)의 최대 잔류 분극 세기는 제2 도메인(DM2)의 최대 잔류 분극 세기보다 클 수 있다.
제1 도메인(DM1)이 제2 도메인(DM2)보다 강한 강유전성을 가짐에 따라, 제1 도메인(DM1)의 제1 및 제2 항전계들(Ec1, Ec2)의 절대치들은 제2 도메인(DM2)의 제3 및 제4 항전계들(Ec3, Ec4)의 절대치들보다 클 수 있다.
도 2a는 본 발명의 실시예에 따른 반도체 장치의 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2a 및 2b를 참조하면, 본 실시예에 따른 반도체 장치는 절연막들(IL) 및 도전 패턴들(CP)을 포함하는 적층체(STA)를 포함할 수 있다.
적층체(STA)는 기판(미도시) 위에 형성될 수 있다. 상기 기판은 적층체(STA)를 물리적으로 지지할 수 있다. 일 예로, 상기 기판은 반도체 기판 또는 절연체 기판일 수 있다. 상기 기판은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 직교할 수 있다.
일 실시예에서, 적층체(STA)와 상기 기판 사이에 주변회로 구조(미도시)가 제공될 수 있다. 상기 주변회로 구조는 트랜지스터들 및 배선들을 포함할 수 있다.
적층체(STA)의 도전 패턴들(CP) 및 절연막들(IL)은 서로 교대로 적층될 수 있다. 다시 말하면, 적층체(STA)의 도전 패턴들(CP) 및 절연막들(IL)은 제3 방향(D3)으로 서로 교대로 배열될 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교할 수 있다.
절연막들(IL)은 절연 물질을 포함할 수 있다. 일 예로, 절연막들(IL)은 산화물을 포함할 수 있다.
각각의 도전 패턴들(CP)은 게이트 도전막(GC) 및 배리어막(BR)을 포함할 수 있다. 배리어막(BR)은 게이트 도전막(GC)의 표면을 둘러쌀 수 있다. 일 예로, 게이트 도전막(GC)은 도핑된 반도체 물질, 금속 실리사이드, 텅스텐, 니켈 및 코발트 중 적어도 하나를 포함할 수 있다. 일 예로, 배리어막(BR)은 티타늄 질화물 및 탄탈륨 질화물 중 적어도 하나를 포함할 수 있다. 도전 패턴(CP)은 워드 라인으로 사용될 수 있다.
적층체(STA)를 관통하는 채널 구조체(CS) 및 제1 메모리막(ML1)이 제공될 수 있다. 채널 구조체(CS) 및 제1 메모리막(ML1)은 제3 방향(D3)으로 연장하여 적층체(STA)를 관통할 수 있다. 채널 구조체(CS) 및 제1 메모리막(ML1)은 적층체(STA)의 도전 패턴들(CP) 및 절연막들(IL)을 관통할 수 있다. 제1 메모리막(ML1)은 채널 구조체(CS)와 적층체(STA) 사이에 배치될 수 있다.
채널 구조체(CS)는 채널막(CL) 및 채널막(CL) 내의 필링막(FI)을 포함할 수 있다. 채널막(CL) 및 필링막(FI)은 제3 방향(D3)으로 연장할 수 있다. 채널막(CL)은 필링막(FI)을 둘러쌀 수 있다. 채널막(CL)은 비트 라인 및 소스 라인에 전기적으로 연결될 수 있다. 채널막(CL)은 반도체 물질을 포함할 수 있다. 일 예로, 채널막(CL)은 폴리 실리콘을 포함할 수 있다. 필링막(FI)은 절연 물질을 포함할 수 있다. 일 예로, 필링막(FI)은 산화물을 포함할 수 있다.
채널 구조체(CS)의 중심선이 제1 중심선(C1-C1')으로 정의될 수 있다. 채널 구조체(CS)의 제1 중심선(C1-C1')은 제3 방향(D3)으로 연장할 수 있다. 채널 구조체(CS)의 제1 중심선(C1-C1')은 채널 구조체(CS)가 연장하는 방향으로 연장할 수 있다. 채널 구조체(CS)의 제1 중심선(C1-C1')은 필링막(FI) 내에 위치할 수 있다. 채널 구조체(CS)의 제1 중심선(C1-C1')은 채널 구조체(CS)의 제1 방향(D1)으로의 중심을 연결한 가상의 선일 수 있다.
절연막(IL)은 제1 측벽(SW1)을 포함할 수 있다. 제1 측벽(SW1)은 제1 메모리막(ML1)에 접할 수 있다. 절연막(IL)의 하면(ILB)의 일부는 제1 메모리막(ML1)에 접할 수 있다. 절연막(IL)의 상면(ILT)의 일부는 제1 메모리막(ML1)에 접할 수 있다. 도전 패턴(CP)은 제2 측벽(SW2)을 포함할 수 있다. 제2 측벽(SW2)은 제1 메모리막(ML1)에 접할 수 있다.
제1 측벽(SW1)과 제1 중심선(C1-C1') 사이의 최단거리가 제1 거리(L1)로 정의될 수 있다. 제2 측벽(SW2)과 제1 중심선(C1-C1') 사이의 최단거리가 제2 거리(L2)로 정의될 수 있다. 제1 거리(L1)는 제2 거리(L2)보다 작을 수 있다. 절연막(IL)과 제1 중심선(C1-C1') 사이의 최단거리가 제1 거리(L1)와 동일할 수 있다. 도전 패턴(CP)과 제1 중심선(C1-C1') 사이의 최단거리가 제2 거리(L2)와 동일할 수 있다.
제1 측벽(SW1)과 필링막(FI) 사이의 최단거리가 제2 측벽(SW2)과 필링막(FI) 사이의 최단거리보다 작을 수 있다. 절연막(IL)과 필링막(FI) 사이의 최단거리가 도전 패턴(CP)과 필링막(FI) 사이의 최단거리보다 작을 수 있다.
제1 메모리막(ML1)은 제1 메모리부들(MP1) 및 제1 더미부들(DP1)을 포함할 수 있다. 제1 메모리부들(MP1) 및 제1 더미부들(DP1)은 제3 방향(D3)으로 서로 교대로 배열될 수 있다. 제1 메모리부(MP1)는 채널 구조체(CS)와 도전 패턴(CP) 사이에 배치될 수 있다. 제1 더미부(DP1)는 채널 구조체(CS)와 절연막(IL) 사이에 배치될 수 있다.
서로 접하는 제1 메모리부(MP1) 및 도전 패턴(CP)의 중심 레벨은 동일할 수 있다. 일 예로, 서로 접하는 제1 메모리부(MP1) 및 도전 패턴(CP)의 중심 레벨은 제1 레벨(LV1)일 수 있다. 서로 접하는 제1 더미부(DP1) 및 절연막(IL)의 중심 레벨은 동일할 수 있다. 일 예로, 서로 접하는 제1 더미부(DP1) 및 절연막(IL)의 중심 레벨은 제2 레벨(LV2)일 수 있다. 여기서, 중심 레벨은 최상부와 최하부의 가운데의 레벨을 의미할 수 있다. 일 예로, 도전 패턴(CP)의 중심 레벨은 도전 패턴(CP)의 최상부와 최하부의 가운데의 레벨을 의미할 수 있다.
제1 메모리부(MP1)는 절연막들(IL) 사이의 제1 부분(MP1a) 및 제1 더미부들(DP1) 사이의 제2 부분(MP1b)을 포함할 수 있다. 상기 제1 부분(MP1a)은 도전 패턴(CP), 및 상기 도전 패턴(CP)의 위아래의 절연막들(IL)에 접할 수 있다. 상기 제1 부분(MP1a)은 도전 패턴(CP)의 제2 측벽(SW2), 상기 도전 패턴(CP)의 상면에 접하는 절연막(IL)의 하면(ILB), 및 상기 도전 패턴(CP)의 하면에 접하는 절연막(IL)의 상면(ILT)에 접할 수 있다. 상기 제1 부분(MP1a)은 제1 더미부(DP1)와 이격될 수 있다.
상기 제2 부분(MP1b)은 제1 더미부들(DP1)에 접할 수 있다. 상기 제2 부분(MP1b)의 상면 및 하면에 제1 더미부들(DP1)이 접할 수 있다. 상기 제1 부분(MP1a)은 상기 제2 부분(MP1b)을 둘러쌀 수 있다. 상기 제1 부분(MP1a)은 상기 제2 부분(MP1b)에 의해 채널 구조체(CS)와 이격될 수 있다. 상기 제1 부분(MP1a)과 채널 구조체(CS) 사이에 상기 제2 부분(MP1b)이 배치될 수 있다.
제1 더미부(DP1)는 절연막(IL)에 접할 수 있다. 제1 더미부(DP1)는 절연막(IL)의 제1 측벽(SW1)에 접할 수 있다. 제1 더미부(DP1)는 제1 메모리부들(MP1) 사이에 배치될 수 있다. 제1 더미부(DP1)는 제1 메모리부들(MP1)의 제2 부분들(MP1b)에 접할 수 있다. 제1 더미부(DP1)의 상면 및 하면에 상기 제2 부분들(MP1b)이 접할 수 있다.
일 예로, 제1 메모리부(MP1) 및 제1 더미부(DP1)는 하프늄 지르코늄 산화물, 하프늄 산화물, 또는 지르코늄 산화물을 포함할 수 있다. 일 예로, 제1 메모리부(MP1) 및 제1 더미부(DP1)에 실리콘, 알루미늄, 이트륨 또는 가돌리늄이 불순물로 도핑될 수 있다.
제1 메모리부(MP1) 및 제1 더미부(DP1)의 조성은 서로 동일할 수 있다. 일 예로, 제1 메모리부(MP1) 및 제1 더미부(DP1)가 하프늄 지르코늄 산화물을 포함하는 경우, 제1 메모리부(MP1) 및 제1 더미부(DP1)는 Hf1-xZrxOy의 조성을 가질 수 있다.
제1 메모리부(MP1)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제1 더미부(DP1)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비보다 클 수 있다. 제1 메모리부(MP1)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제1 부피비로 정의될 수 있고, 제1 더미부(DP1)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제2 부피비로 정의될 수 있다.
일 예로, 제1 메모리부(MP1) 및 제1 더미부(DP1) 모두 사방정계의 결정 구조를 가지는 단결정들을 포함할 수 있고, 상기 제1 부피비가 상기 제2 부피비보다 클 수 있다. 이 경우, 제1 메모리부(MP1) 및 제1 더미부(DP1) 모두 강유전성을 가질 수 있고, 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강할 수 있다. 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강함에 따라, 제1 메모리부(MP1)의 최대 잔류 분극 세기가 제1 더미부(DP1)의 최대 잔류 분극 세기보다 클 수 있다. 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강함에 따라, 제1 메모리부(MP1)의 항전계의 절대치가 제1 더미부(DP1)의 항전계의 절대치보다 클 수 있다. 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강함에 따라, 제1 메모리부(MP1)의 히스테리시스 그래프와 제1 더미부(DP1)의 히스테리시스 그래프가 다를 수 있다.
다른 예로, 제1 메모리부(MP1)는 사방정계의 결정 구조를 가지는 단결정들을 포함할 수 있고, 제1 더미부(DP1)는 사방정계의 결정 구조를 가지는 단결정들을 포함하지 않을 수 있다. 이 경우, 제1 메모리부(MP1)는 강유전성을 가질 수 있고, 제1 더미부(DP1)는 상유전성을 가질 수 있다.
채널막(CL)은 베이스부(BA) 및 돌출부들(PT)을 포함할 수 있다. 베이스부(BA)는 필링막(FI)의 외측벽에 접할 수 있다. 베이스부(BA)는 제3 방향(D3)으로 연장하여 적층체(STA)를 관통할 수 있다.
돌출부들(PT)은 베이스부(BA)의 외측벽 상에서 도전 패턴들(CP)을 향해 돌출할 수 있다. 돌출부들(PT)은 제1 메모리막(ML1)의 제1 메모리부(MP1)를 향해 돌출할 수 있다. 돌출부(PT)와 도전 패턴(CP) 사이의 최단거리는 베이스부(BA)와 도전 패턴(CP) 사이의 최단거리보다 작을 수 있다. 돌출부(PT)와 제1 메모리부(MP1)의 제1 부분(MP1a) 사이의 최단거리는 베이스부(BA)와 절연막(IL) 사이의 최단거리보다 작을 수 있다. 돌출부(PT)는 베이스부(BA)를 둘러쌀 수 있다. 돌출부(PT)는 제1 더미부들(DP1) 사이에 배치될 수 있다. 제1 더미부(DP1)는 돌출부들(PT) 사이에 배치될 수 있다. 돌출부(PT)는 제1 메모리부(MP1)의 제2 부분(MP1b)에 접할 수 있다. 돌출부들(PT)은 제3 방향(D3)으로 서로 이격될 수 있다. 서로 접하는 돌출부(PT) 및 제1 메모리막(ML1)의 제1 메모리부(MP1)의 중심 레벨은 동일할 수 있다. 서로 연결되는 돌출부(PT), 제1 메모리막(ML1)의 제1 메모리부(MP1), 및 도전 패턴(CP)의 중심 레벨은 동일할 수 있다.
본 실시예에 따른 반도체 장치는, 워드 라인에 전압을 인가하여 강유전성을 가지는 제1 메모리부(MP1)를 분극시킬 수 있다.
본 실시예에 따른 반도체 장치는, 제1 메모리부(MP1)가 강유전성을 가질 수 있고 제1 더미부(DP1)가 상유전성을 가질 수 있다. 또는, 제1 메모리부(MP1) 및 제1 더미부(DP1) 모두 강유전성을 가질 수 있고, 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강할 수 있다.
이에 따라, 메모리부(MP1)를 분극시키기 위해 워드 라인에 전압을 인가하더라도, 제1 더미부(DP1)가 분극되지 않거나, 상대적으로 약하게 분극될 수 있다. 이에 따라, 제1 더미부(DP1)의 분극에 의한 디스터번스(disturbance) 및 인터피어런스(interference)가 개선될 수 있다.
도 3a 내지 3i는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 2a 및 도 2b를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 2a 및 2b에 따른 반도체 장치의 제조 방법의 하나의 실시예일 뿐이고, 도 2a 및 2b에 따른 반도체 장치의 제조 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 3a를 참조하면, 희생막들(SL) 및 절연막들(IL)을 포함하는 적층체(STA)를 형성할 수 있다. 희생막들(SL) 및 절연막들(IL)은 서로 교대로 적층되어 형성될 수 있다. 희생막들(SL) 및 절연막들(IL)은 서로 다른 물질을 포함할 수 있다. 일 예로, 희생막들(SL)은 질화물을 포함할 수 있고, 절연막들(IL)은 산화물을 포함할 수 있다.
도 3b를 참조하면, 적층체(STA)를 관통하는 제1 홀들(HO1)을 형성할 수 있다. 제1 홀들(HO1)은 포토리소그래피 공정을 이용하여 형성될 수 있다. 제1 홀들(HO1)은 제3 방향(D3)으로 연장할 수 있다. 제1 홀들(HO1)은 적층체(STA)의 절연막들(IL) 및 희생막들(SL)을 관통할 수 있다.
제1 홀(HO1)이 형성되어, 절연막들(IL)의 제1 측벽들(SW1)이 노출될 수 있다. 제1 홀(HO1)이 형성되어, 희생막들(SL)의 제3 측벽들(SW3)이 노출될 수 있다. 상기 제1 측벽들(SW1) 및 상기 제3 측벽들(SW3)은 서로 공면을 이룰 수 있다.
도 3c를 참조하면, 제1 홀(HO1)에 의해 노출된 희생막들(SL)을 선택적으로 식각할 수 있다. 각각의 희생막들(SL)의 일부를 선택적으로 제거할 수 있다. 희생막들(SL)의 제3 측벽들(SW3)이 선택적으로 식각될 수 있다. 희생막들(SL)이 선택적으로 식각되어 노출되는 희생막들(SL)의 측벽들이 제4 측벽들(SW4)로 정의될 수 있다.
희생막들(SL)이 선택적으로 식각되어, 각각의 절연막들(IL)의 상면(ILT)의 일부 및 하면(ILB)의 일부가 노출될 수 있다. 희생막들(SL)이 선택적으로 식각되어 제1 리세스들(RC1)이 형성될 수 있다. 제1 리세스들(RC1)은 제1 홀(HO1)과 연결될 수 있다. 제1 리세스들(RC1)은 제1 홀(HO1)을 둘러쌀 수 있다. 제1 리세스들(RC1)은 희생막들(SL)의 제4 측벽들(SW4) 및 절연막들(IL)의 상면들(ILT)과 하면들(ILB)에 의해 정의될 수 있다. 희생막들(SL)의 제4 측벽들(SW4)은 제1 리세스들(RC1)을 통해 노출될 수 있다. 제1 리세스들(RC1)은 제3 방향(D3)으로 서로 이격될 수 있다.
제1 홀(HO1)의 중심선이 제2 중심선(C2-C2')으로 정의될 수 있다. 제1 홀(HO1)의 제2 중심선(C2-C2')은 제3 방향(D3)으로 연장할 수 있다. 제1 홀(HO1)의 제2 중심선(C2-C2')은 제1 홀(HO1)이 연장하는 방향으로 연장할 수 있다. 제1 홀(HO1)의 제2 중심선(C2-C2')은 제1 홀(HO1)의 제1 방향(D1)으로의 중심을 연결한 가상의 선일 수 있다.
제1 측벽(SW1)과 제2 중심선(C2-C2') 사이의 최단거리가 제3 거리(L3)로 정의될 수 있다. 제4 측벽(SW4)과 제2 중심선(C2-C2') 사이의 최단거리가 제4 거리(L4)로 정의될 수 있다. 상기 제3 거리(L3)는 상기 제4 거리(L4)보다 작을 수 있다.
도 3d를 참조하면, 제1 홀(HO1) 내에 제1 예비 메모리막(pML1)을 형성할 수 있다. 제1 예비 메모리막(pML1)은 제3 방향(D3)으로 연장할 수 있다. 제1 예비 메모리막(pML1)은 적층체(STA)를 관통할 수 있다. 제1 예비 메모리막(pML1)은 절연막들(IL)의 제1 측벽들(SW1) 및 희생막들(SL)의 제4 측벽들(SW4)을 따라 형성될 수 있다. 제1 예비 메모리막(pML1)은 절연막들(IL)의 제1 측벽들(SW1), 절연막들(IL)의 상면들(ILT), 절연막들(IL)의 하면들(ILB), 및 희생막들(SL)의 제4 측벽들(SW4)을 덮을 수 있다. 제1 예비 메모리막(pML1)은 제1 리세스들(RC1)을 채울 수 있다. 일 예로, 제1 예비 메모리막(pML1)은 하프늄 지르코늄 산화물, 하프늄 산화물, 또는 지르코늄 산화물을 포함할 수 있다. 일 예로, 제1 예비 메모리막(pML1)에 실리콘, 알루미늄, 이트륨 또는 가돌리늄이 불순물로 도핑될 수 있다. 일 예로, 제1 예비 메모리막(pML1)은 비정질(amorphous)일 수 있다.
제1 예비 메모리막(pML1)은 제1 예비 메모리부들(pMP1) 및 제1 예비 더미부들(pDP1)을 포함할 수 있다. 제1 예비 메모리부들(pMP1) 및 제1 예비 더미부들(pDP1)은 제3 방향(D3)으로 서로 교대로 배열될 수 있다. 제1 예비 메모리부(pMP1)는 희생막(SL)의 제4 측벽(SW4)에 접할 수 있다. 제1 예비 메모리부(pMP1)의 일부는 절연막들(IL) 사이에 배치될 수 있다. 제1 예비 메모리부(pMP1)의 다른 일부는 제1 예비 더미부들(pDP1) 사이에 배치될 수 있다. 제1 예비 더미부(pDP1)는 절연막(IL)의 제1 측벽(SW1)에 접할 수 있다.
제1 예비 메모리부들(pMP1)에 의해 제2 리세스들(RC2)이 정의될 수 있다. 제1 예비 메모리부들(pMP1)의 내측벽들(pMP1S)에 의해 제2 리세스들(RC2)이 정의될 수 있다. 제1 예비 메모리부(pMP1)의 내측벽(pMP1S)이 희생막(SL)을 향해 함몰되어 제2 리세스(RC2)가 정의될 수 있다. 제2 리세스들(RC2)은 제3 방향(D3)으로 서로 이격될 수 있다. 제2 리세스(RC2)는 제1 예비 더미부들(pDP1) 사이에 배치될 수 있다. 제2 리세스(RC2)의 중심 레벨은 그에 인접하는 제1 리세스(RC1)의 중심 레벨과 동일할 수 있다.
제1 예비 메모리막(pML1)의 제1 예비 메모리부(pMP1) 및 제1 예비 더미부(pDP1)는 서로 조성 및 결정 구조가 동일할 수 있다. 이에 따라, 제1 예비 메모리부(pMP1) 및 제1 예비 더미부(pDP1)는 서로 전기적 특성이 동일할 수 있다.
도 3e를 참조하면, 제2 리세스들(RC2) 내에 버퍼 패턴들(BP)을 형성할 수 있다. 버퍼 패턴들(BP)을 형성하는 것은, 제1 예비 메모리막(pML1)의 내측벽을 덮는 버퍼막을 형성하는 것, 및 상기 버퍼막의 일부를 제거하는 것을 포함할 수 있다.
버퍼 패턴(BP)은 제1 예비 메모리막(pML1)의 제1 예비 메모리부(pMP1)의 내측벽(pMP1S)에 접할 수 있다. 버퍼 패턴(BP)은 제1 예비 메모리부(pMP1)에 접하여 제1 예비 메모리부(pMP1)를 가압할 수 있다. 제1 예비 메모리부(pMP1)의 양 측벽에 버퍼 패턴(BP) 및 희생막(SL)이 배치됨에 따라, 제1 예비 메모리부(pMP1)가 가압될 수 있다.
버퍼 패턴(BP)은 제1 예비 메모리막(pML1)의 제1 예비 더미부들(pDP1) 사이에 배치될 수 있다. 버퍼 패턴(BP)은 제1 예비 메모리막(pML1)에 대하여 식각 선택비를 가지는 물질을 포함할 수 있다. 일 예로, 버퍼 패턴(BP)은 티타늄 질화물을 포함할 수 있다.
도 3f를 참조하면, 제1 예비 메모리막(pML1)을 결정화시킬 수 있다. 일 예로, 제1 예비 메모리막(pML1)은 열처리 공정을 통해 결정화될 수 있다. 결정화된 제1 예비 메모리막(pML1)이 제1 메모리막(ML1)으로 정의될 수 있다. 제1 메모리막(ML1)은 제1 메모리부(MP1) 및 제1 더미부(DP1)를 포함할 수 있다. 제1 메모리부(MP1)는 제1 예비 메모리부(pMP1)가 결정화되어 형성될 수 있다. 제1 더미부(DP1)는 제1 예비 더미부(pDP1)가 결정화되어 형성될 수 있다.
결정화된 제1 메모리막(ML1)은 복수개의 단결정들을 포함할 수 있다. 복수개의 단결정들 중 일부는 사방정계의 결정 구조를 가질 수 있다. 제1 메모리부(MP1) 및 제1 더미부(DP1)는 서로 조성이 동일하고, 결정 구조가 다를 수 있다. 이에 따라, 제1 메모리부(MP1) 및 제1 더미부(DP1)는 서로 전기적 특성이 다를 수 있다.
제1 메모리부(MP1)는 사방정계 결정 구조를 가지는 단결정들을 포함할 수 있다. 제1 메모리부(MP1)에서 사방정계 결정 구조를 가지는 단결정들이 차지하는 부피비가 제1 부피비로 정의될 수 있다. 제1 더미부(DP1)는 사방정계 결정 구조를 가지는 단결정들을 포함할 수도 있고, 포함하지 않을 수도 있다. 제1 더미부(DP1)에서 사방정계 결정 구조를 가지는 단결정들이 차지하는 부피비가 제2 부피비로 정의될 수 있다. 상기 제1 부피비는 상기 제2 부피비보다 클 수 있다.
제1 예비 메모리부(pMP1)는 버퍼 패턴(BP) 및 희생막(SL)에 의해 양 측벽이 가압되고, 제1 예비 더미부(pDP1)는 양 측벽이 가압되지 않은 상태에서 제1 예비 메모리막(pML1)이 결정화됨에 따라, 제1 메모리부(MP1)의 상기 제1 부피비가 제1 더미부(DP1)의 상기 제2 부피비보다 클 수 있다.
도 3g를 참조하면, 버퍼 패턴(BP)을 선택적으로 제거할 수 있다. 버퍼 패턴(BP)을 선택적으로 제거함에 따라, 제2 리세스(RC2)가 다시 개방될 수 있다. 버퍼 패턴(BP)은 제1 메모리막(ML1)에 대하여 식각 선택비를 가지는 물질을 포함함에 따라, 선택적으로 제거될 수 있다.
도 3h를 참조하면, 제1 메모리막(ML1) 내에 채널막(CL)을 형성할 수 있다. 채널막(CL)은 제2 리세스들(RC2)을 채우는 돌출부들(PT) 및 적층체(STA)를 관통하는 베이스부(BA)를 포함할 수 있다.
도 3i를 참조하면, 채널막(CL) 내에 필링막(FI)을 형성할 수 있다. 이어서, 희생막들(SL)을 도전 패턴들(CP)로 대체할 수 있다(도 2b 참조). 희생막들(SL)을 도전 패턴들(CP)로 대체하는 것은, 적층체(STA)를 관통하는 슬릿을 형성하는 것, 상기 슬릿을 통해 희생막들(SL)을 제거하는 것, 및 상기 희생막들(SL)이 제거되어 형성된 빈 공간에 도전 패턴들(CP)을 형성하는 것을 포함할 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은 제1 예비 메모리부(pMP1)를 가압하는 버퍼 패턴(BP)을 형성하는 것을 포함할 수 있다. 이에 따라, 제1 메모리부(MP1)가 강유전성을 가질 수 있고 제1 더미부(DP1)가 상유전성을 가질 수 있다. 또는, 제1 메모리부(MP1) 및 제1 더미부(DP1) 모두 강유전성을 가질 수 있고, 제1 메모리부(MP1)의 강유전성이 제1 더미부(DP1)의 강유전성보다 강할 수 있다. 이에 따라, 워드 라인에 전압을 인가하더라도, 제1 더미부(DP1)가 분극되지 않거나, 상대적으로 약하게 분극될 수 있다. 이에 따라, 제1 더미부(DP1)의 분극에 의한 디스터번스(disturbance) 및 인터피어런스(interference)가 개선될 수 있다.
본 실시예에 따른 반도체 장치의 제조 방법은 상대적으로 난이도가 낮은 공정을 이용하여 제1 메모리부(MP1) 및 제1 더미부들(DP1)의 전기적 특성을 다르게 형성할 수 있다. 이에 따라, 비용 및 시간이 절감될 수 있고, 공정의 균일도가 향상될 수 있다.
도 4a 내지 4c는 도 2a 및 2b에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 2a, 2b, 3a 내지 3i 를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 2a 및 2b에 따른 반도체 장치의 제조 방법의 하나의 실시예일 뿐이고, 도 2a 및 2b에 따른 반도체 장치의 제조 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 4a를 참조하면, 도 3a 내지 3d에서 설명한 것과 유사하게, 적층체(STA), 및 제1 예비 메모리막(pML1)을 형성할 수 있다.
이어서, 제1 예비 메모리막(pML1)에 의해 정의되는 제2 리세스들(RC2) 내에 돌출부(PT)를 형성할 수 있다. 돌출부(PT)는 반도체 물질을 포함할 수 있다. 일 예로, 돌출부(PT)는 폴리 실리콘을 포함할 수 있다. 돌출부(PT)를 형성하는 것은, 제1 예비 메모리막(pML1)의 내측벽을 덮는 반도체 물질막을 형성하는 것, 및 상기 반도체 물질막의 일부를 식각하는 것을 포함할 수 있다.
돌출부(PT)는 제1 예비 메모리막(pML1)의 제1 예비 메모리부(pMP1)의 내측벽(pMP1S)에 접할 수 있다. 돌출부(PT)는 제1 예비 메모리부(pMP1)에 접하여 제1 예비 메모리부(pMP1)를 가압할 수 있다. 제1 예비 메모리부(pMP1)의 양 측벽에 돌출부(PT) 및 희생막(SL)이 배치됨에 따라, 제1 예비 메모리부(pMP1)가 가압될 수 있다. 돌출부(PT)는 제1 예비 메모리막(pML1)의 제1 예비 더미부들(pDP1) 사이에 배치될 수 있다.
도 4b를 참조하면, 제1 예비 메모리막(pML1)을 결정화시킬 수 있다. 제1 예비 메모리부(pMP1)가 돌출부(PT) 및 희생막(SL)에 의해 양 측벽이 가압된 상태에서 제1 예비 메모리막(pML1)이 결정화됨에 따라, 제1 메모리부(MP1)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제1 더미부(DP1)에서 사방정계 결정 구조를 가지는 단결정들이 차지하는 부피비보다 클 수 있다.
도 4c를 참조하면, 제1 메모리막(ML1) 내에 베이스부(BA)를 형성할 수 있다. 베이스부(BA)는 돌출부들(PT)과 연결될 수 있다. 베이스부(BA) 및 돌출부들(PT)은 서로 동일한 물질을 포함할 수 있다. 베이스부(BA) 및 돌출부들(PT)이 채널막(CL)을 구성할 수 있다.
이어서, 도 3i에서 설명한 것과 유사하게, 필링막을 형성할 수 있다. 이어서, 희생막(SL)을 도전 패턴들(CP)로 대체할 수 있다(도 2b 참조).
도 5는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 장치와 유사할 수 있다.
도 5를 참조하면, 본 실시예에 따른 반도체 장치는 적층체(STA)를 포함할 수 있다. 적층체(STA)는 제3 방향(D3)으로 배열된 도전 패턴들(CP)을 포함할 수 있다. 각각의 도전 패턴들(CP)은 게이트 도전막(GC) 및 게이트 도전막(GC)을 둘러싸는 배리어막(BR)을 포함할 수 있다.
도전 패턴들(CP) 사이에 에어갭들(AR)이 정의될 수 있다. 에어갭들(AR)은 도전 패턴들(CP) 사이의 실질적으로 빈 공간들일 수 있다. 도전 패턴들(CP)은 에어갭들(AR)에 의해 서로 이격될 수 있다.
적층체(STA)를 관통하는 제2 메모리막(ML2) 및 채널 구조체(CS)가 제공될 수 있다.
제2 메모리막(ML2)은 제2 메모리부들(MP2) 및 제2 더미부들(DP2)을 포함할 수 있다. 제2 메모리부들(MP2) 및 제2 더미부들(DP2)은 제3 방향(D3)으로 서로 교대로 배열될 수 있다. 제2 메모리부(MP2)는 채널 구조체(CS)와 도전 패턴(CP) 사이에 배치될 수 있다. 제2 더미부(DP2)는 채널 구조체(CS)와 에어갭(AR) 사이에 사이에 배치될 수 있다. 제2 메모리부(MP2)는 도전 패턴(CP)과 동일한 레벨에 배치될 수 있다. 제2 더미부(DP2)는 에어갭(AR)과 동일한 레벨에 배치될 수 있다. 제2 메모리부(MP2)와 제2 더미부(DP2)의 경계(BO)의 레벨은 도전 패턴(CP)의 상면(CPT)의 레벨 또는 도전 패턴(CP)의 하면(CPL)의 레벨과 동일할 수 있다. 제2 메모리부(MP2)는 도전 패턴(CP)의 측벽과 접할 수 있다. 제2 더미부(DP2)는 에어갭(AR)과 접할 수 있다.
도 2a 및 2b의 제1 메모리부(MP1) 및 제1 더미부(DP1)와 유사하게, 제2 메모리부(MP2) 및 제2 더미부(DP2)의 조성은 서로 동일할 수 있고, 제2 메모리부(MP2)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제2 더미부(DP2)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비보다 클 수 있다.
일 예로, 제2 메모리부(MP2) 및 제2 더미부(DP2)는 모두 강유전성을 가질 수 있고, 제2 메모리부(MP2)의 강유전성이 제2 더미부(DP2)의 강유전성보다 클 수 있다. 다른 예로, 제2 메모리부(MP2)는 강유전성을 가질 수 있고, 제2 더미부(DP2)는 상유전성을 가질 수 있다.
채널 구조체(CS)는 채널막(CL) 및 채널막(CL) 내의 필링막(FI)을 포함할 수 있다.
도 6a 내지 6c는 도 5에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
설명의 간결함을 위해, 도 5를 참조하여 설명된 구성요소에 대해서는 동일한 도면 부호를 사용하며, 중복되는 설명은 생략하기로 한다.
아래에서 설명하는 제조 방법은, 도 5에 따른 반도체 장치의 제조 방법의 하나의 실시예일 뿐이고, 도 5에 따른 반도체 장치의 제조 방법은 아래에서 설명하는 제조 방법에 한정되지 않을 수 있다.
도 6a를 참조하면, 희생막들(SL) 및 절연막들(IL)을 포함하는 적층체(STA)를 형성할 수 있다. 이어서, 적층체(STA)를 관통하는 제2 예비 메모리막(pML2) 및 채널 구조체(CS)를 형성할 수 있다.
제2 예비 메모리막(pML2) 및 채널 구조체(CS)를 형성하는 것은, 적층체(STA)를 관통하는 제2 홀(HO2)을 형성하는 것, 제2 홀(HO2) 내에 제2 예비 메모리막(pML2), 채널막(CL) 및 필링막(FI)을 순차적으로 형성하는 것을 포함할 수 있다. 일 예로, 제2 예비 메모리막(pML2)은 하프늄 지르코늄 산화물, 하프늄 산화물, 또는 지르코늄 산화물을 포함할 수 있다. 일 예로, 제2 예비 메모리막(pML2)에 실리콘, 알루미늄, 이트륨 또는 가돌리늄이 불순물로 도핑될 수 있다.
제2 예비 메모리막(pML2)은 제2 예비 메모리부(pMP2) 및 제2 예비 더미부(pDP2)를 포함할 수 있다. 제2 예비 메모리부(pMP2)는 희생막(SL)과 채널막(CL) 사이에 배치될 수 있다. 제2 예비 더미부(pDP2)는 절연막(IL)과 채널막(CL) 사이에 배치될 수 있다.
도 6b를 참조하면, 희생막들(SL)을 도전 패턴들(CP)로 대체할 수 있다. 희생막들(SL)을 도전 패턴들(CP)로 대체하는 것은, 적층체(STA)를 관통하는 제1 슬릿을 형성하는 것, 상기 제1 슬릿을 통해 희생막들(SL)을 제거하는 것, 및 희생막들(SL)이 제거되어 형성된 빈 공간에 도전 패턴들(CP)을 형성하는 것을 포함할 수 있다. 제2 예비 메모리막(pML2)의 제2 예비 메모리부(pMP2)는 도전 패턴(CP)과 채널막(CL) 사이에 배치될 수 있다.
도 6c를 참조하면, 도전 패턴들(CP) 사이의 절연막들(IL)을 제거할 수 있다. 절연막들(IL)이 제거됨에 따라, 도전 패턴들(CP) 사이에 에어갭들(AR)이 형성될 수 있다. 절연막들(IL)을 제거하는 것은, 적층체(STA)를 관통하는 제2 슬릿을 형성하는 것, 및 상기 제2 슬릿을 통해 절연막(IL)을 제거하는 것을 포함할 수 있다. 일 실시 예에서, 상기 제2 슬릿은 도 6b에서 설명한 제1 슬릿과 동일한 구성요소일 수 있다. 다른 실시 예에서, 상기 제2 슬릿은 도 6b에서 설명한 제1 슬릿과 다른 구성요소일 수 있다.
절연막(IL)이 제거되어 에어갭(AR)이 형성됨에 따라, 제2 예비 더미부(pDP2)가 노출될 수 있다. 제2 예비 더미부(pDP2)는 에어갭(AR)과 채널 구조체(CS) 사이에 배치될 수 있다. 제2 예비 메모리부(pMP2)는 도전 패턴(CP)과 채널 구조체(CS)에 의해 양 측벽이 가압될 수 있다. 제2 예비 더미부(pDP2)는 에어갭(AR)과 채널 구조체(CS) 사이에 배치되므로, 양 측벽이 가압되지 않을 수 있다.
이어서, 제2 예비 메모리막(pML2)을 결정화시킬 수 있다. 제2 예비 메모리막(pML2)이 결정화되어 제2 메모리막(ML2)이 형성될 수 있다(도 5 참조). 제2 예비 메모리부(pMP2)가 결정화되어 제2 메모리부(MP2)가 형성될 수 있고, 제2 예비 더미부(pDP2)가 결정화되어 제2 더미부(DP2)가 형성될 수 있다. 제2 예비 메모리부(pMP2)가 도전 패턴(CP) 및 채널 구조체(CS)에 의해 가압되고, 제2 예비 더미부(pDP2)가 에어갭(AR)에 의해 노출된 상태에서 제2 예비 메모리막(pML2)이 결정화됨에 따라, 제2 메모리부(MP2)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비가 제2 더미부(DP2)에서 사방정계의 결정 구조를 가지는 단결정들이 차지하는 부피비보다 클 수 있다.
도 7은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 5에 따른 반도체 장치와 유사할 수 있다.
도 7을 참조하면, 적층체(STA)는 서로 교대로 적층된 절연 패턴들(IP) 및 도전 패턴들(CP)을 포함할 수 있다. 절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다.
적층체(STA)를 관통하는 제2 메모리막(ML2)은 제2 메모리부(MP2) 및 제2 더미부(DP2)를 포함할 수 있다. 제2 메모리부(MP2) 및 제2 더미부(DP2)의 조성은 서로 동일할 수 있고, 제2 메모리부(MP2)에서 사방정계 결정 구조를 가지는 단결정들의 부피비가 제2 더미부(DP2)에서 사방정계 결정 구조를 가지는 단결정들의 부피비보다 클 수 있다. 제2 메모리부(MP2)는 도전 패턴(CP)과 동일한 레벨에 배치될 수 있고, 제2 더미부(DP2)는 절연 패턴(IP)과 동일한 레벨에 배치될 수 있다.
제2 메모리막(ML2) 내에 채널막(CL) 및 필링막(FI)을 포함하는 채널 구조체(CS)가 제공될 수 있다.
본 실시예에 따른 반도체 장치는 도 6a 내지 6c에서 설명한 것과 제2 메모리부(MP2) 및 제2 더미부(DP2)를 포함하는 제2 메모리막(ML2)을 형성한 후, 에어갭들(AR) 내에 절연 패턴들(IP)을 형성하여 제조될 수 있다.
도 8은 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 2a 및 2b에 따른 반도체 장치와 유사할 수 있다.
도 8을 참조하면, 본 실시예에 따른 반도체 장치는 제1 개재막(IN1) 및 제2 개재막(IN2)을 포함할 수 있다.
제1 개재막(IN1)은 채널 구조체(CS)와 제1 메모리막(ML1) 사이에 개재될 수 있다. 제1 개재막(IN1)은 채널 구조체(CS)를 둘러쌀 수 있다. 제1 메모리막(ML1)은 제1 개재막(IN1)을 둘러쌀 수 있다. 제1 개재막(IN1)은 채널 구조체(CS)의 채널막(CL)의 외측벽에 접할 수 있다. 제1 개재막(IN1)은 제1 메모리막(ML1)의 내측벽에 접할 수 있다.
제2 개재막(IN2)은 제1 메모리막(ML1)과 적층체(STA) 사이에 개재될 수 있다. 제2 개재막(IN2)은 제1 메모리막(ML1)을 둘러쌀 수 있다. 적층체(STA)의 도전 패턴들(CP) 및 절연막들(IL)은 제2 개재막(IN2)을 둘러쌀 수 있다. 제2 개재막(IN2)은 제1 메모리막(ML1)의 외측벽에 접할 수 있다. 제2 개재막(IN2)은 도전 패턴들(CP) 및 절연막들(IL)에 접할 수 있다.
제1 메모리막(ML1)은 제1 및 제2 개재막들(IN1, IN2) 사이에 배치될 수 있다. 제1 및 제2 개재막들(IN1, IN2)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 개재막들(IN1, IN2)은 실리콘 산화물 또는 하프늄 산화물을 포함할 수 있다. 제1 및 제2 개재막들(IN1, IN2)을 형성함으로써, 제1 메모리막(ML1)의 계면 특성이 개선될 수 있고, 제1 메모리막(ML1)의 제1 메모리부(MP1)의 강유전 특성의 열화가 방지될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치의 단면도이다.
본 실시예에 따른 반도체 장치는 아래에서 설명하는 것을 제외하면 도 5에 따른 반도체 장치와 유사할 수 있다.
도 9를 참조하면, 본 실시예에 따른 반도체 장치는 제3 개재막(IN3) 및 제4 개재막(IN4)을 포함할 수 있다.
제3 개재막(IN3)은 채널 구조체(CS)와 제2 메모리막(ML2) 사이에 개재될 수 있다. 제3 개재막(IN3)은 채널 구조체(CS)를 둘러쌀 수 있다. 제2 메모리막(ML2)은 제3 개재막(IN3)을 둘러쌀 수 있다. 제3 개재막(IN3)은 채널 구조체(CS)의 채널막(CL)의 외측벽에 접할 수 있다. 제3 개재막(IN3)은 제2 메모리막(ML2)의 내측벽에 접할 수 있다.
제4 개재막(IN4)은 제2 메모리막(ML2)과 적층체(STA) 사이에 개재될 수 있다. 제4 개재막(IN4)은 제2 메모리막(ML2)을 둘러쌀 수 있다. 적층체(STA)의 도전 패턴들(CP)은 제4 개재막(IN4)을 둘러쌀 수 있다. 제4 개재막(IN4)은 제2 메모리막(ML2)의 외측벽에 접할 수 있다. 제4 개재막(IN4)은 도전 패턴들(CP)에 접할 수 있다.
제2 메모리막(ML2)은 제3 및 제4 개재막들(IN3, IN4) 사이에 배치될 수 있다. 제3 및 제4 개재막들(IN3, IN4)은 절연 물질을 포함할 수 있다. 일 예로, 제3 및 제4 개재막들(IN3, IN4)은 실리콘 산화물 또는 하프늄 산화물을 포함할 수 있다. 제3 및 제4 개재막들(IN3, IN4)을 형성함으로써, 제2 메모리막(ML2)의 계면 특성이 개선될 수 있고, 제2 메모리막(ML2)의 제2 메모리부(MP2)의 강유전 특성의 열화가 방지될 수 있다.
도 10은 본 발명의 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 도 2a 및 2b, 도 5, 도 7, 도 8 및 도 9를 참조하여 설명한 구조를 포함할 수 있다. 메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), ECC 회로(Error Correction Code Circuit)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC 회로(1114)는 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 11은 본 발명의 실시예에 따른 컴퓨팅 시스템의 구성을 나타낸 블록도이다.
도 11을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 배터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIP), 모바일 디램 등이 더 포함될 수 있다.
메모리 시스템(1210)은 도 10을 참조하여 설명한 것과 유사한 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
상술한 실시 예들은 본 발명의 기술적 사상을 쉽게 설명하고 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
STA: 적층체
ML1: 제1 메모리막
CS: 채널 구조체

Claims (44)

  1. 서로 교대로 적층된 도전 패턴들 및 절연막들을 포함하는 적층체;
    상기 적층체를 관통하는 채널 구조체; 및
    상기 적층체를 관통하고, 상기 채널 구조체 및 상기 적층체 사이에 배치되는 메모리막을 포함하고,
    상기 메모리막은 서로 교대로 배열되는 메모리부들 및 더미부들을 포함하고,
    상기 메모리부들 각각은 상기 절연막들 사이의 제1 부분 및 상기 더미부들 사이의 제2 부분을 포함하고,
    상기 메모리부들 및 상기 더미부들은 강유전성을 가지고,
    상기 메모리부들의 최대 잔류 분극 세기는 상기 더미부들의 최대 잔류 분극 세기보다 큰 반도체 장치.
  2. 제1 항에 있어서,
    각각의 상기 메모리부들에서 사방정계의 결정 구조를 가지는 단결정들의 부피비는 각각의 상기 더미부들에서 사방정계의 결정 구조를 가지는 단결정들의 부피비보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 메모리부들의 조성 및 상기 더미부들의 조성은 동일한 반도체 장치.
  4. 제1 항에 있어서,
    상기 메모리부들의 항전계의 절대치는 상기 더미부들의 항전계의 절대치보다 큰 반도체 장치.
  5. 제1 항에 있어서,
    상기 채널 구조체는 상기 도전 패턴들을 향해 돌출하는 돌출부들을 포함하는 반도체 장치.
  6. 제5 항에 있어서,
    상기 돌출부들은 상기 더미부들 사이에 배치되는 반도체 장치.
  7. 제1 항에 있어서,
    서로 접하는 상기 도전 패턴들 중 하나와 상기 메모리부들 중 하나의 중심 레벨은 실질적으로 동일한 반도체 장치.
  8. 서로 교대로 적층된 도전 패턴들 및 절연막들을 포함하는 적층체;
    상기 적층체를 관통하는 채널 구조체; 및
    상기 적층체를 관통하고, 상기 채널 구조체 및 상기 적층체 사이에 배치되는 메모리막을 포함하고,
    상기 메모리막은 서로 교대로 배열되는 메모리부들 및 더미부들을 포함하고,
    상기 메모리부들 각각은 상기 절연막들 사이의 제1 부분 및 상기 더미부들 사이의 제2 부분을 포함하고,
    상기 메모리부들은 강유전성을 가지고,
    상기 더미부들은 상유전성을 가지는 반도체 장치.
  9. 제8 항에 있어서,
    상기 제1 부분은 상기 절연막들 중 하나의 상면 및 상기 절연막들 중 다른 하나의 하면에 접하는 반도체 장치.
  10. 제8 항에 있어서,
    상기 채널 구조체는 상기 도전 패턴들을 향해 돌출하는 돌출부들을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 돌출부들은 상기 더미부들 사이에 배치되는 반도체 장치.
  12. 제10 항에 있어서,
    각각의 상기 돌출부들의 중심 레벨은 각각의 상기 도전 패턴들의 중심 레벨과 실질적으로 동일한 반도체 장치.
  13. 제8 항에 있어서,
    상기 적층체를 관통하고, 상기 채널막 내에 배치되는 필링막을 더 포함하고,
    상기 도전 패턴들과 상기 필링막 사이의 최단거리는 상기 절연막들과 상기 필링막 사이의 최단거리보다 큰 반도체 장치.
  14. 제8 항에 있어서,
    상기 메모리막 및 상기 적층체 사이의 개재막을 더 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 개재막은 실리콘 산화물 또는 하프늄 산화물을 포함하는 반도체 장치.
  16. 절연막 및 희생막을 포함하는 적층체를 형성하는 단계;
    상기 절연막의 제1 측벽 및 상기 희생막의 제2 측벽이 노출되도록, 상기 적층체를 관통하는 제1 홀을 형성하는 단계;
    상기 희생막의 상기 제2 측벽을 식각하여 상기 희생막의 제3 측벽을 정의하는 제1 리세스를 형성하는 단계;
    상기 절연막의 상기 제1 측벽 및 상기 희생막의 상기 제3 측벽을 따라 제2 리세스를 정의하는 예비 메모리막을 형성하는 단계;
    상기 제2 리세스 내에 버퍼 패턴을 형성하는 단계;
    상기 예비 메모리막을 결정화시켜 메모리막을 형성하는 단계; 및
    상기 메모리막 내에 채널막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 버퍼 패턴을 제거하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 버퍼 패턴을 제거하는 단계는,
    상기 제2 리세스를 개방하는 단계를 포함하는 반도체 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 채널막은 상기 버퍼 패턴이 제거되어 개방된 상기 제2 리세스를 채우는 반도체 장치의 제조 방법.
  20. 제16 항에 있어서,
    상기 제1 측벽과 상기 제1 홀의 중심 사이의 최단거리는 상기 제3 측벽과 상기 제1 홀의 중심 사이의 최단거리보다 작은 반도체 장치의 제조 방법.
  21. 제16 항에 있어서,
    상기 절연막은 복수개의 절연막들을 포함하고,
    상기 제1 리세스는 상기 절연막들 사이에 배치되는 반도체 장치의 제조 방법.
  22. 제16 항에 있어서,
    상기 제1 리세스의 중심 레벨 및 상기 제2 리세스의 중심 레벨은 실질적으로 동일한 반도체 장치의 제조 방법.
  23. 복수개의 도전 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 채널막; 및
    상기 적층체를 관통하고, 상기 채널막 및 상기 적층체 사이에 배치되는 메모리막을 포함하고,
    상기 도전 패턴들 사이에 에어갭들이 정의되고,
    상기 메모리막은 상기 도전 패턴들과 상기 채널막 사이의 메모리부들 및 상기 에어갭들과 상기 채널막 사이의 더미부들을 포함하고,
    상기 메모리부들 및 상기 더미부들은 강유전성을 가지고,
    상기 메모리부들의 최대 잔류 분극 세기는 상기 더미부들의 최대 잔류 분극 세기보다 큰 반도체 장치.
  24. 제23 항에 있어서,
    각각의 상기 메모리부들의 사방정계의 결정 구조를 가지는 단결정들의 부피비는 각각의 상기 더미부들의 사방정계의 결정 구조를 가지는 단결정들의 부피비보다 큰 반도체 장치.
  25. 제23 항에 있어서,
    상기 메모리부들의 항전계의 절대치는 상기 더미부들의 항전계의 절대치보다 큰 반도체 장치.
  26. 제23 항에 있어서,
    상기 메모리부들의 조성 및 상기 더미부들의 조성은 동일한 반도체 장치.
  27. 제23 항에 있어서,
    상기 메모리부들 및 상기 더미부들은 서로 교대로 배열되는 반도체 장치.
  28. 제23 항에 있어서,
    상기 에어갭들과 상기 더미부들은 실질적으로 동일한 레벨에 배치되는 반도체 장치.
  29. 제23 항에 있어서,
    상기 도전 패턴들 및 상기 메모리부들은 실질적으로 동일한 레벨에 배치되는 반도체 장치.
  30. 복수개의 도전 패턴들을 포함하는 적층체;
    상기 적층체를 관통하는 채널막; 및
    상기 적층체를 관통하고, 상기 채널막 및 상기 적층체 사이에 배치되는 메모리막을 포함하고,
    상기 도전 패턴들 사이에 에어갭들이 정의되고,
    상기 메모리막은 상기 도전 패턴들과 상기 채널막 사이의 메모리부들 및 상기 에어갭들과 상기 채널막 사이의 더미부들을 포함하고,
    상기 메모리부들은 강유전성을 가지고,
    상기 더미부들은 상유전성을 가지는 반도체 장치.
  31. 제30 항에 있어서,
    상기 메모리부들은 상기 도전 패턴들과 실질적으로 동일한 레벨에 배치되는 반도체 장치.
  32. 제30 항에 있어서,
    상기 더미부들은 상기 에어갭들과 실질적으로 동일한 레벨에 배치되는 반도체 장치.
  33. 제30 항에 있어서,
    상기 메모리부들의 조성 및 상기 더미부들의 조성은 동일한 반도체 장치.
  34. 제30 항에 있어서,
    상기 채널막 및 상기 메모리막 사이의 개재막을 더 포함하는 반도체 장치.
  35. 제34 항에 있어서,
    상기 개재막은 실리콘 산화물 또는 하프늄 산화물을 포함하는 반도체 장치.
  36. 절연막 및 희생막을 포함하는 적층체를 형성하는 단계;
    상기 적층체를 관통하고, 예비 메모리부 및 예비 더미부를 포함하는 예비 메모리막을 형성하는 단계;
    상기 예비 메모리막 내에 채널막을 형성하는 단계;
    상기 절연막을 제거하여 상기 예비 더미부를 노출하는 에어갭을 형성하는 단계; 및
    상기 예비 더미부가 노출된 상태에서 상기 예비 메모리막을 결정화시켜 메모리막을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  37. 제36 항에 있어서,
    상기 메모리막은 서로 조성이 동일한 메모리부 및 더미부를 포함하고,
    상기 메모리부는 강유전성을 가지고,
    상기 더미부는 상유전성을 가지는 반도체 장치의 제조 방법.
  38. 제36 항에 있어서,
    상기 메모리막은 서로 조성이 동일한 메모리부 및 더미부를 포함하고,
    상기 메모리부 및 상기 더미부는 강유전성을 가지고,
    상기 메모리부의 최대 잔류 분극 세기는 상기 더미부의 최대 잔류 분극 세기보다 큰 반도체 장치의 제조 방법.
  39. 제38 항에 있어서,
    상기 메모리부는 상기 예비 메모리부가 결정화되어 형성되고,
    상기 더미부는 상기 예비 더미부가 결정화되어 형성되는 반도체 장치의 제조 방법.
  40. 제36 항에 있어서,
    상기 희생막을 도전 패턴으로 대체하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  41. 제40 항에 있어서,
    상기 예비 메모리막을 결정화시키는 단계는,
    상기 도전 패턴 및 상기 채널막으로 상기 예비 메모리부를 가압하는 상태에서 상기 예비 메모리막을 결정화시키는 단계를 포함하는 반도체 장치의 제조 방법.
  42. 제36 항에 있어서,
    상기 에어갭 내에 절연 패턴을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  43. 제36 항에 있어서,
    상기 예비 메모리부 및 상기 예비 더미부는 서로 조성 및 결정 구조가 동일한 반도체 장치의 제조 방법.
  44. 제36 항에 있어서,
    상기 예비 메모리부는 상기 희생막과 상기 채널막 사이에 배치되고,
    상기 예비 더미부는 상기 절연막과 상기 채널막 사이에 배치되는 반도체 장치의 제조 방법.
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