TW202209645A - 記憶體裝置及其形成方法 - Google Patents

記憶體裝置及其形成方法 Download PDF

Info

Publication number
TW202209645A
TW202209645A TW110115537A TW110115537A TW202209645A TW 202209645 A TW202209645 A TW 202209645A TW 110115537 A TW110115537 A TW 110115537A TW 110115537 A TW110115537 A TW 110115537A TW 202209645 A TW202209645 A TW 202209645A
Authority
TW
Taiwan
Prior art keywords
gate electrode
source
layer
drain region
ferroelectric
Prior art date
Application number
TW110115537A
Other languages
English (en)
Other versions
TWI782510B (zh
Inventor
賴昇志
林仲德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202209645A publication Critical patent/TW202209645A/zh
Application granted granted Critical
Publication of TWI782510B publication Critical patent/TWI782510B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40111—Multistep manufacturing processes for data storage electrodes the electrodes comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/20—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/40—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/50—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Vehicle Body Suspensions (AREA)
  • Multi-Process Working Machines And Systems (AREA)
  • Electrotherapy Devices (AREA)

Abstract

本發明的各種實施例是關於金屬鐵電金屬絕緣體半導體記憶體裝置及其形成方法。根據金屬鐵電金屬絕緣體半導體記憶體裝置的一些實施例，第一源極∕汲極區與第二源極∕汲極區垂直堆疊。內閘極電極與半導體通道位於第一源極∕汲極區上方且位於第二源極∕汲極區下方。半導體通道從第一源極∕汲極區延伸至第二源極∕汲極區，且內閘極電極為電性浮動的。閘極介電層位於內閘極電極與半導體通道之間並與其毗鄰。控制閘極電極與半導體通道位於內閘極電極的兩側，且沒有被第二源極∕汲極區覆蓋。鐵電層位於控制閘極電極與內閘極電極之間並與其毗鄰。

Description

記憶體裝置及其形成方法
本發明實施例是關於一種記憶體裝置及其形成方法，特別是關於一種金屬鐵電金屬絕緣體半導體記憶體裝置及其形成方法。
二維記憶體陣列普遍存在於電子裝置中，且其可包括如反或快閃（NOR flash）記憶體陣列、反及快閃記憶體（NAND flash）陣列或動態隨機存取記憶體（dynamic random access memory, DRAM）等。然而，二維記憶體陣列到達微縮化的極限，且因此到達記憶體密度的極限。三維記憶體陣列對於增加記憶體密度而言是具有前景的候選對象，且其可包括如三維反及快閃記憶體陣列或三維反或快閃記憶體陣列等。
本發明實施例提供一種記憶體裝置。記憶體裝置包括：第一源極∕汲極區與第二源極∕汲極區，第二源極∕汲極區位於第一源極∕汲極區上方；內閘極電極與半導體通道，位於第一源極∕汲極區上方且位於第二源極∕汲極區下方，其中半導體通道從第一源極∕汲極區延伸至第二源極∕汲極區；閘極介電層，位於內閘極電極與半導體通道之間並與內閘極電極及半導體通道毗鄰；控制閘極電極，控制閘極電極與半導體通道位於內閘極電極的兩側，且控制閘極電極不被第二源極∕汲極區覆蓋；以及鐵電層，位於控制閘極電極與內閘極電極之間並與控制閘極電極及內閘極電極毗鄰。
本發明實施例亦提供一種記憶體裝置。記憶體裝置包括：第一源極∕汲極區與第二源極∕汲極區，第二源極∕汲極區位於第一源極∕汲極區上方；第一閘極電極與半導體層，垂直地位於第一源極∕汲極區與第二源極∕汲極區之間，其中第一閘極電極是電性浮動的；閘極介電層，橫向地位於第一閘極電極與半導體層之間並與第一閘極電極及半導體層毗鄰，其中第一閘極電極、半導體層、閘極介電層、第一源極∕汲極區與第二源極∕汲極區定義出共同側壁；鐵電層，內襯於共同側壁；以及第二閘極電極，與鐵電層毗鄰，且第二閘極電極與共同側壁位於鐵電層的兩側。
本發明實施例亦提供一種記憶體裝置的形成方法。記憶體裝置的形成方法包括：於基板之上沉積記憶薄膜，其中記憶薄膜包括一對源極∕汲極層以及位於源極∕汲極層之間的源極∕汲極介電層；對記憶薄膜進行第一蝕刻步驟以形成穿過記憶薄膜的溝槽；穿過溝槽凹蝕源極∕汲極介電層與源極∕汲極層側壁相對的側壁以形成凹口；沉積半導體層，半導體層內襯於凹口與溝槽；於半導體層之上沉積第一電極層，第一電極層填充凹口與溝槽；對半導體層與第一電極層進行第二蝕刻步驟，以從溝槽清除半導體層與第一電極層；沉積鐵電層，鐵電層內襯於溝槽，且更在凹口內襯於第一電極層與半導體層；以及於鐵電層之上沉積第二電極層，第二電極層填充溝槽。
本發明實施例提供了許多不同的實施例或範例，用於實施本發明實施例的不同部件。各組件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一部件形成在第二部件之上，可能包含第一和第二部件直接接觸的實施例，也可能包含額外的元件形成在第一和第二部件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各個範例中重複元件符號以及∕或字母。如此重複是為了簡易和清楚起見，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，本文可能使用空間相對用詞，例如「在……下方」、「在……之下」、「下方的」、「在……之上」、「上方的」等，是為了便於描述圖式中一個（些）元件或部件與另一個（些）元件或部件之間的關係。除了圖式中所描繪的方位，空間相對用詞用以包括使用中或操作中的裝置之不同方位。當裝置被轉向不同方位時（旋轉90度或其他方位），本文所使用的空間相對用詞也將依轉向後的方位來解釋。
在一些實施例中，三維記憶體裝置包括複數個金屬鐵電絕緣體半導體（metal ferroelectric insulator  semiconductor, MFIS）記憶體單元（memory cell），金屬鐵電絕緣體半導體記憶體單元在不同高度定義出複數個記憶體陣列。根據三維記憶體裝置中金屬鐵電絕緣體半導體記憶體單元的一些實施例，第一源極∕汲極、半導體通道與第二源極∕汲極垂直堆疊並定義出共同側壁。控制閘極電極、鐵電層與閘極介電層沿著共同側壁垂直地延伸穿過複數個記憶體陣列。閘極介電層位於鐵電層與半導體通道之間並與鐵電層及半導體通道毗鄰，且鐵電層位於控制閘極電極與閘極介電層之間並與控制閘極電極及閘極介電層毗鄰。
在程序與消除操作步驟時，橫跨鐵電層與閘極介電層分別施加具有相反極性的程序電壓與消除電壓。程序電壓與消除電壓於程序狀態與消除狀態之間改變鐵電層的極性，使得一位元的資料可由極性表示。再者，在程序與消除操作步驟時，金屬鐵電絕緣體半導體記憶體單元可塑造為以串聯方式電性耦接且對應至鐵電層與閘極介電層的第一平行板電容器（parallel-plate capacitor）與第二平行板電容器。
使用金屬鐵電絕緣體半導體記憶體單元的一個難題是鐵電層與閘極介電層可共用相同的平行板（例如，控制閘極電極與半導體通道），且因此可具有相同的電容器區域。電容器區域對應至控制閘極電極與半導體通道之間的重疊區域。再者，鐵電層可具有大於閘極介電層的介電常數。例如，鐵電層可具有大於約20的介電常數，或由於可用材料而具有一些其他合適的數值，而閘極介電層可具有約3.9至15之間的介電常數，或為了高可靠度與時間依賴性介電崩潰（time-dependent dielectric breakdown, TDDB）而具有一些其他合適的數值。
對於以串聯方式電性耦接的一對平行板電容器而言，電場比等於介電常數比的倒數乘上電容器面積比的倒數。換言之，E1 /E2 =(k2 *A2 )/ (k1 *A1 )，其中E表示電場、k表示介電常數、A表示電容器面積且下標符號表示特定的電容器。因此，由於在鐵電層具有相同的電容器面積以及較高的介電常數，閘極介電層與鐵電層在程序與消除操作步驟時可分別具有高電場與低電場。
由於橫跨鐵電層的低電場，在程序與消除操作步驟時鐵電層的極化微弱地改變。因此，鐵電層分別在程序狀態與消除狀態時的讀出電流（readout current）間的差異微小（例如，記憶寬裕度（memory window）微小）。再者，程序電壓與消除電壓因為低電場而可能較高，且因此功率消耗可能較高。由於在閘極介電層的高電場，閘極介電層的應力較高。這樣進而會損耗閘極介電層的可靠度以及閘極介電層的時間依賴性介電崩潰。因此，橫跨鐵電層的低電場以及在閘極介電層的高電場減少金屬鐵電絕緣體半導體記憶體單元的耐久度（endurance）與金屬鐵電絕緣體半導體記憶體單元的保存性（retention）。
本案的各種實施例是關於金屬鐵電金屬絕緣體半導體記憶體裝置及其形成方法。應注意的是，雖然金屬鐵電金屬絕緣體半導體記憶體裝置使用了金屬鐵電金屬絕緣體半導體，但可使用摻雜多晶矽與其他合適的導電材料取代金屬。根據金屬鐵電金屬絕緣體半導體記憶體裝置的一些實施例，第一源極∕汲極區與第二源極∕汲極區垂直堆疊。內閘極電極與半導體通道位於第一源極∕汲極區上方且位於第二源極∕汲極區下方。半導體通道從第一源極∕汲極區延伸至第二源極∕汲極區，且內閘極電極是電性浮動的（electrically floating）。閘極介電層位於內閘極電極與半導體通道之間並與內閘極電極及半導體通道毗鄰。控制閘極電極與半導體通道位於內閘極電極的兩側，且控制閘極電極不被第二源極∕汲極區覆蓋。鐵電層位於控制閘極電極與內閘極電極之間並與控制閘極電極及內閘極電極毗鄰。
在程序與消除操作步驟時，金屬鐵電金屬絕緣體半導體記憶體單元可塑造為以串聯方式電性耦接且對應至鐵電層與閘極介電層的第一平行板電容器與第二平行板電容器。控制閘極電極與內閘極電極定義出第一電容器的平行板，且內閘極電極與半導體通道定義出第二電容器的平行板。因此，鐵電層的電容器區域對應至控制閘極電極與內閘極電極之間的重疊部分，而閘極介電層的電容器區域對應至控制閘極電極與半導體通道之間的重疊部分。第一平行板電容器與第二平行板電容器因為內閘極電極而各具有不同組平行板，且因此可具有不同的電容器面積。若是省略了內閘極電極，第一平行板電容器與第二平行板電容器可能會具有相同的平行板，且因此可能會具有相同的電容器面積。
如前文所述，對於以串聯方式電性耦接的一對平行板電容器而言，電場比等於介電常數比的倒數乘上電容器面積比的倒數。以介電常數來調諧橫跨鐵電層與閘極介電層的電場可能會因為材料限制而有困難。然而，在形成金屬鐵電金屬絕緣體半導體記憶體單元時，可藉由分別調諧控制閘極電極、內閘極電極與半導體通道的尺寸，而利用電容器面積調諧橫跨鐵電層與閘極介電層的電場。因此，可調諧尺寸以使橫跨鐵電層的電場高且使橫跨閘極介電層的電場低。
因為鐵電層可具有高電場，在程序與消除操作步驟時鐵電層的極化可強烈地改變。因此，鐵電層分別在程序狀態與消除狀態時的讀出電流間的差異較大（例如，記憶寬裕度可較大）。再者，因為鐵電層可具有高電場，程序電壓與消除電壓可能較低，且因此功率消耗可能較低。由於在閘極介電層的低電場，閘極介電層的應力可能較低。這可能會進而改善閘極介電層的可靠度以及閘極介電層的時間依賴性介電崩潰。因此，調諧控制閘極電極與內閘極電極的尺寸可增加金屬鐵電金屬絕緣體半導體記憶體單元的耐久度與金屬鐵電金屬絕緣體半導體記憶體單元的保存性。
參照第1A至1C圖，提供金屬鐵電金屬絕緣體半導體記憶體單元102一些實施例的各種示意圖100A-100C。第1A圖對應至沿著第1C圖線段A的剖面圖100A，而第1B圖對應至沿著第1C圖線段B的剖面圖100B。再者，第1C圖對應至上視圖100C。金屬鐵電金屬絕緣體半導體記憶體單元102可以是或包括如金屬鐵電金屬絕緣體半導體場效電晶體或具有金屬鐵電金屬絕緣體半導體堆疊的一些其他合適的半導體裝置。
半導體通道104、閘極介電層106與內閘極電極108位於下源極∕汲極區110l上方且位於上源極∕汲極區110u下方。半導體通道104、閘極介電層106、內閘極電極108、下源極∕汲極區110l與上源極∕汲極區110u定義出面向控制閘極電極114與鐵電層116的共同側壁112。在一些實施例中，共同側壁112是平坦的及∕或平滑的。控制閘極電極114與鐵電層116沿著共同側壁112從下源極∕汲極區110l的底表面延伸至上源極∕汲極區110u的頂表面。
鐵磁層116隔離控制閘極電極114與共同側壁112且具有代表一位元的資料的極性。在程序與消除操作步驟時，下源極∕汲極區110l與上源極∕汲極區110u以並聯方式電性耦接且作為半導體通道104的代理（proxy）。程序電壓由控制閘極電極114施加至半導體通道104（例如，透過下源極∕汲極區110l與上源極∕汲極區110u）以將極性設定為程序狀態。再者，具有與程序電壓相反極性的消除電壓由控制閘極電極114施加至半導體通道104（例如，透過下源極∕汲極區110l與上源極∕汲極區110u）以將極性設定為消除狀態。例如，程序狀態可代表二進制的「1」而消除狀態可代表二進制的「0」，或反之亦然。
鐵電層116篩選控制閘極電極114所產生的電場，使金屬鐵電金屬絕緣體半導體記憶體單元102在極性為程序狀態與消除狀態時分別具有程序臨界電壓與消除臨界電壓。因此，在讀取操作步驟時，以程序臨界電壓與消除臨界電壓之間的讀取電壓對控制閘極電極114施加偏壓，並測量半導體通道104的阻值。極性取決於半導體通道104是否導通而為程序狀態或消除狀態。
因為在程序與消除操作步驟時下源極∕汲極區110l與上源極∕汲極區110u以並聯方式電性耦接，金屬鐵電絕緣體半導體記憶體單元102可塑造為在程序與消除操作步驟時以串聯方式電性耦接的金屬絕緣體半導體平行板電容器CMIS （簡寫為金屬絕緣體半導體電容器CMIS ）與鐵電平行板電容器CFE （簡寫為鐵電電容器CFE ）。內閘極電極108與半導體通道104分別定義出金屬絕緣體半導體電容器CMIS 平行於第1B圖剖面圖100B的平行板，且閘極介電層106定義出金屬絕緣體半導體電容器CMIS 的絕緣體。在一些實施例中，閘極介電層106與半導體通道104之間且位於半導體通道104上的界面層（未繪示）也定義出金屬絕緣體半導體電容器CMIS 的絕緣體。再者，內閘極電極108與控制閘極電極114分別定義出鐵電電容器CFE 平行於第1B圖剖面圖100B的平行板，且鐵電層116定義出鐵電電容器CFE 的絕緣體。
當相對側表面投射至與相對側表面平行的二維平面時，平行板電容器的電容器區域對應至平行板分別的相對側表面之間的重疊部分。因此，當相對側表面投射至與相對側表面平行的二維平面時，金屬絕緣體半導體電容器CMIS 的電容器區域對應至內閘極電極108與半導體通道104分別的相對側表面之間的重疊部分。同樣地，當相對側表面投射至與相對側表面平行的二維平面時，鐵電電容器CFE 的電容器區域對應至內閘極電極108與控制閘極電極114分別的相對側表面之間的重疊部分。
鐵電電容器CFE 與金屬絕緣體半導體電容器CMIS 因為內閘極電極108而可具有不同的電容器區域。若是省略了內閘極電極108，則鐵電電容器CFE 與金屬絕緣體半導體電容器CMIS 可共用相同的平行板，且因此可具有相同的電容器區域。再者，如下文所見，可透過能獨立定義出控制閘極電極114的寬度Wcg 與內閘極電極108的寬度Wig 的方法來形成金屬鐵電金屬絕緣體半導體記憶體單元102。這樣進而能夠調諧鐵電電容器CFE 與金屬絕緣體半導體電容器CMIS 的電容器面積。
因為鐵電電容器CFE 與金屬絕緣體半導體電容器CMIS 是以串聯方式電性耦接，鐵電電容器CFE 與金屬絕緣體半導體電容器CMIS 的電場比（例如，EFE /EMIS ）等於介電常數比的倒數（例如，kMIS /kFE ）乘上電容器面積比的倒數（例如，AMIS /AFE ）。換言之，EFE /EMIS =(kMIS *AMIS )/(kFE *AFE )，其中E代表電場、k代表介電常數、A代表電容器面積且下標符號代表特定的電容器（例如，CFE 或CMIS ）。因此，可利用介電常數比及∕或電容器面積比來調諧電場比。
介電常數是與材料有關的參數，而材料上的限制可能會限制基於介電常數比（例如，kMIS /kFE ）調諧電場比（例如，EFE /EMIS ）的能力。例如，鐵電層116可具有大於約20的介電常數，或由於可用材料而具有一些其他合適的數值，而閘極介電層106可具有約3.9至15之間的介電常數，或為了高可靠度與高時間依賴性介電崩潰而具有一些其他合適的數值。然而，如前文所述，可利用金屬鐵電金屬絕緣體半導體記憶體單元102的形成方法來調諧電容器面積。因此，在形成金屬鐵電金屬絕緣體半導體記憶體單元102時，可基於電容器面積比（例如，AMIS /AFE ）而調諧電場比（例如，EFE /EMIS ）。
因為在形成金屬鐵電金屬絕緣體半導體記憶體單元102時可調諧電場比（例如，EFE /EMIS ），鐵電層116於程序與消除操作步驟時可具有高電場，而閘極介電層106於程序與消除步驟時可具有低電場。再者，鐵電層116於程序與消除操作步驟時可具有高電壓降（voltage drop），而閘極介電層106於程序與消除步驟時可具有低電壓降。因為鐵電層116可具有高電場，於程序與消除操作步驟時鐵電層116的極化可強烈地改變。因此，鐵電層116分別在程序狀態與消除狀態時的讀出電流間的差異較大（例如，記憶寬裕度可較大）。再者，因為鐵電層116可具有高電場，程序電壓與消除電壓可能較低，且因此功率消耗可能較低。由於閘極介電層106可具有低電場，閘極介電層106的應力可能較低。這可能會進而改善閘極介電層106的可靠度以及閘極介電層106的時間依賴性介電崩潰。因此，可增加金屬鐵電金屬絕緣體半導體記憶體單元102的耐久度與金屬鐵電金屬絕緣體半導體記憶體單元102的保存性。
特別參照第1B圖，內閘極電極108與半導體通道104完全重疊，使得內閘極電極108的表面積定義出金屬絕緣體半導體電容器CMIS 的電容器面積。再者，內閘極電極108的高度Hig 小於控制閘極電極114的高度Hcg ，且控制閘極電極114的寬度Wcg 小於內閘極電極108的的寬度Wig ，使得鐵電電容器CFE 的電容面積以控制閘極電極114的寬度Wcg 以及內閘極電極108的高度Hig 為界。因此，金屬絕緣體半導體電容器CMIS 與鐵電電容器CFE 具有相同的電容器面積高度，且鐵電電容器CFE 具有小於金屬絕緣體半導體電容器CMIS 的電容器面積寬度。
因為鐵電電容器與金屬絕緣體半導體電容器具有相同的電容器面積高度，可將電場比（例如，EFE /EMIS ）簡化為等於(kMIS *WMIS )/(kFE *WFE )，其中WFE 為控制閘極電極114的寬度Wcg 且WMIS 為內閘極電極108的的寬度Wig 。再者，因為金屬絕緣體半導體電容器CMIS 與鐵電電容器CFE 具有相同的電容器面積高度且鐵電電容器CFE 具有小於金屬絕緣體半導體電容器CMIS 的電容器面積寬度，鐵電電容器CFE 的電容器面積小於金屬絕緣體半導體電容器CMIS 的電容器面積。因此，電容器面積比（例如，AMIS /AFE ）在鐵電層116有利於造成比在閘極介電層106更高的電場。如前文所述，鐵電層116較高的電場增加金屬鐵電金屬絕緣體半導體記憶體單元102的耐久度與金屬鐵電金屬絕緣體半導體記憶體單元102的保存性。
大體回頭參照第1A至1C圖，半導體通道104從下源極∕汲極區110l延伸至上源極∕汲極區110u。再者，半導體通道104從閘極介電層106的側壁包覆圍繞閘極介電層106的角落分別到閘極介電層106的頂表面與閘極介電層106的底表面。在一些實施例中，半導體通道104具有倒C型輪廓。然而，也可以是其他合適的輪廓。半導體通道104可以是如摻雜或未摻雜的，且可為或包括如多晶矽及∕或一些其他合適的半導體材料。
下源極∕汲極區110l與上源極∕汲極區110u為摻雜的，且可為或包括如多晶矽及∕或一些其他合適的半導體材料。在一些實施例中，下源極∕汲極區110l與上源極∕汲極區110u為或包括具有第一摻雜型態的摻雜多晶矽，且半導體通道104為或包括具有第二摻雜型態的摻雜多晶矽，第二摻雜型態與第一摻雜型態相反。在一些其他的實施例中，下源極∕汲極區110l與上源極∕汲極區110u為或包括摻雜多晶矽，且半導體通道104為或包括未摻雜的多晶矽。
閘極介電層106從內閘極電極108的側壁包覆圍繞內閘極電極108的角落分別到內閘極電極108的頂表面與內閘極電極108的底表面。在一些實施例中，閘極介電層106具有倒C型輪廓。然而，也可以是其他合適的輪廓。閘極介電層106可以是或包括如氧化矽（例如，SiO2 ）、氮化矽（例如，Si3 N4 ）、氮氧化矽（例如，SiON）、氧化鋁（例如，Al2 O3 ）、氧化鉿（例如，HfO2 ）、氧化鑭（例如，La2 O3 ）、氧化鋯（例如，ZrO2 ）、一些其他合適的介電質或前述之任何組合。
在一些實施例中，閘極介電層106具有小於鐵電層116的介電常數，使得在程序與消除操作步驟時，介電常數比（例如，kMIS /kFE ）在閘極介電層106有利於造成比在鐵電層116更高的電場。如前文所述，這樣可能會損耗金屬鐵電金屬絕緣體半導體記憶體單元102的耐久度及∕或保存性。因此，在一些這樣的實施例中，調諧電容器面積比（例如，AMIS /AFE ）來抵消介電常數比（例如，kMIS /kFE ），使得在程序與消除操作步驟時鐵電層116具有比閘極介電層106高的電場。在一些實施例中，閘極介電層106為或包括具有大於約3.9的介電常數或一些其他合適的數值的高介電常數介電材料。在一些實施例中，閘極介電層106具有約3.9至15之間的介電常數或一些其他合適的數值。若介電常數大於約15或一些其他合適的數值，漏電流可能會過高以及∕或閘極介電層106的可靠度可能會過低。例如，閘極介電層106的時間依賴性介電崩潰可能會過低。若介電常數小於約3.9或一些其他合適的數值，介電常數比（例如，kMIS /kFE ）在閘極介電層106可能有利於造成比在鐵電層116高的電場，使得難以利用電容器面積比（例如，AMIS /AFE ）來補償較高的電場。
內閘極電極108是電性浮動的（electrically floating），且可為或包括如氮化鈦、摻雜多晶矽（例如，N+或P+）、氮化鉭、鎢、一些其他合適的導電材料或前述之任何組合。在一些實施例中，內閘極電極108、閘極介電層106與半導體通道104完全地位於上源極∕汲極區110u下方及∕或完全地位於下源極∕汲極區110l上方。
控制閘極電極114與鐵電層116以及閘極介電層106與半導體通道104位於浮動閘極電極108的兩側。再者，控制閘極電極114與鐵電層116位於下源極∕汲極區110l與上源極∕汲極區110u的側邊。如此一來，控制閘極電極114與鐵電層116沒有被上源極∕汲極區110u所覆蓋。控制閘極電極114可為或包括如氮化鈦、摻雜多晶矽（例如，N+或P+）、氮化鉭、鎢、一些其他合適的導電材料或前述之任何組合。鐵電層116可以是或包括如(1) 以小於約20原子百分比的鋁摻雜的氧化鉿（例如，HfO2 ）；(2) 以小於約5原子百分比的矽摻雜的氧化鉿（例如，HfO2 ）；(3) 以小於約50原子百分比的鋯摻雜的氧化鉿（例如，HfO2 ）；(4) 以小於約50原子百分比的鑭摻雜的氧化鉿（例如，HfO2 ）；(5) 以小於約50原子百分比的鍶摻雜的氧化鉿（例如，HfO2 ）；或(6) 以一些其他合適的元素摻雜的氧化鉿（例如，HfO2 ）。此外，又或者，鐵電層116可以是或包括如一些其他合適的鐵電材料。
在第1A圖剖面圖之中的橫向方向上（例如，於X方向），鐵電層116、半導體通道104、閘極介電層106與內閘極電極108具有個別的厚度。例如，鐵電層116可具有約3至15奈米的個別厚度。例如，半導體通道104可具有約5至7奈米的個別厚度或一些其他合適的厚度。例如，閘極介電層106可具有約1至5奈米的個別厚度或一些其他合適的厚度。例如，內閘極電極108可具有約4至24奈米的個別厚度或一些其他合適的厚度。例如，半導體通道104、閘極介電層106與內閘極電極108可具有約10至30奈米的結合厚度。
介電結構118圍繞金屬鐵電金屬絕緣體半導體記憶體單元102。介電結構118將下源極∕汲極區110l與上源極∕汲極區110u彼此相互分隔，且如下文所見，當金屬鐵電金屬絕緣體半導體記憶體單元102整合成記憶體陣列時，介電結構118隔離金屬鐵電金屬絕緣體半導體記憶體單元102與其他的金屬鐵電金屬絕緣體半導體記憶體單元。應注意的是，介電結構118隔離下源極∕汲極區110l與上源極∕汲極區110u的一部份也可視為源極∕汲極介電層。例如，介電結構118可以是或包括氧化矽及∕或一些其他合適的介電質。
參照第2A至2C圖，提供包括設置如第1A至1C圖中複數個金屬鐵電金屬絕緣體半導體記憶體單元102的三維記憶體陣列202一些實施例的各種示意圖200A至200C。第2A圖對應至沿著第2C圖線段A’的剖面圖200A。第2B圖對應至沿著第2C圖線段B’的剖面圖200B。第2C圖對應至沿著第2A與2B圖中線段C的上視圖。三維記憶體陣列202可提供如高記憶體密度，且對於高速度與低功率消耗應用可提供高可靠度（高耐久度與高保存性）。
金屬鐵電金屬絕緣體半導體記憶體單元102被分組成第一記憶體陣列204a與第二記憶體陣列204b。第一記憶體陣列204a與第二記憶體陣列204b垂直堆疊於介電基板206之上，且第二記憶體陣列204b位於第一記憶體陣列204a上方。第一記憶體陣列204a與第二記憶體陣列204b具有相同的布局（layout）且各具有9行（row）與8列（column）。在替代實施例中，第一記憶體陣列204a與第二記憶體陣列204b可具有更多或較少的行及∕或更多或較少的列。為了易讀起見，並未標示行與列。然而，應能理解行於X方向延伸（例如，第2A圖剖面圖200A的橫向方向）而列於Y方向延伸（例如，第2B圖剖面圖200B的橫向方向）。
複數個控制閘極電極114與鐵電層116延伸穿過第一記憶體陣列204a與第二記憶體陣列204b並部分地定義出金屬鐵電金屬絕緣體半導體記憶體單元102。再者，第一記憶體陣列204a中的金屬鐵電金屬絕緣體半導體記憶體單元以及第二記憶體陣列204b中的金屬鐵電金屬絕緣體半導體記憶體單元共用控制閘極電極114與鐵電層116。例如，第一記憶體陣列204a中的金屬鐵電金屬絕緣體半導體記憶體單元可各與上方第二記憶體陣列204b中的金屬鐵電金屬絕緣體半導體記憶體單元共用控制閘極電極114與鐵電層116。例如，多個金屬鐵電金屬絕緣體半導體記憶體單元可共用鐵電層116，因為鐵電層116的極化位於極化發生的金屬鐵電金屬絕緣體半導體記憶體單元。
金屬鐵電金屬絕緣體半導體記憶體單元102沿著對應的行更被分組成金屬鐵電金屬絕緣體半導體記憶體單元的鄰近對208（例如，金屬鐵電金屬絕緣體半導體對208）。每對金屬鐵電金屬絕緣體半導體對208中的金屬鐵電金屬絕緣體半導體記憶體單元共用對應的其中一個控制閘極電極114。在對應的控制閘極電極右側的金屬鐵電金屬絕緣體半導體記憶體單元如第1A至1C圖所繪示及描述。在對應的控制閘極電極左側的金屬鐵電金屬絕緣體半導體記憶體單元如第1A至1C圖所繪示及描述，但第1A圖應沿著Z軸水平翻轉且第1C圖應沿著Y軸水平翻轉。不論金屬鐵電金屬絕緣體半導體記憶體單元是在對應的控制閘極電極的左側或右側，第1B圖都是相同的。
金屬鐵電金屬絕緣體半導體對208被排列為沿著各行每兩列出現一個金屬鐵電金屬絕緣體半導體對且沿著各列每隔一行出現一個金屬鐵電金屬絕緣體半導體對。再者，金屬鐵電金屬絕緣體半導體對208沿著鄰近的列與鄰近的行交錯，從而使金屬鐵電金屬絕緣體半導體對208在Y方向的節距（pitch）Py 橫跨一行，且金屬鐵電金屬絕緣體半導體對208在X方向的節距Px 橫跨兩列。在一些實施例中，控制閘極電極114於Y方向具有小於約半個Y方向節距Py 的個別寬度Wcg 。
複數個半導體通道104、複數個閘極介電層106、複數個下源極∕汲極區110l與複數個上源極∕汲極區110u部分地部分地定義出金屬鐵電金屬絕緣體半導體記憶體單元102。應注意的是，下源極∕汲極區110l與上源極∕汲極區110u的「下」與「上」是相對於對應的金屬鐵電金屬絕緣體半導體記憶體單元102。半導體通道104、閘極介電層106、下源極∕汲極區110l與上源極∕汲極區110u相應地沿著列延伸，且對應列中的金屬鐵電金屬絕緣體半導體記憶體單元共用半導體通道104、閘極介電層106、下源極∕汲極區110l與上源極∕汲極區110u。例如，多個金屬鐵電金屬絕緣體半導體記憶體單元可共用半導體通道，因為金屬鐵電金屬絕緣體半導體記憶體單元所產生的電場位於金屬鐵電金屬絕緣體半導體記憶體單元。在替代實施例中，半導體通道104及∕或閘極介電層106是金屬鐵電金屬絕緣體半導體記憶體單元102所獨有的，且因此金屬鐵電金屬絕緣體半導體記憶體單元沒有共用半導體通道104及∕或閘極介電層106。
複數個內閘極電極108部分地定義出金屬鐵電金屬絕緣體半導體記憶體單元102。內閘極電極108是金屬鐵電金屬絕緣體半導體記憶體單元102所獨有的，且因此金屬鐵電金屬絕緣體半導體記憶體單元沒有共用內閘極電極108。在一些實施例中，內閘極電極108沿著對應列以距離D1 彼此相互分隔，距離D1 小於約半個Y方向節距Py 。
如參照第1A至1C圖所作的討論，內閘極電極108可用以調諧橫跨閘極介電層106與鐵電層116的電場，使得鐵電層116在程序與消除操步驟時具有比閘極介電層106更高的電場。例如，內閘極電極108可具有比控制閘極電極114個別寬度Wcg 更大的個別寬度Wig ，使得在鐵電層116的電場比在閘極介電層106的電場更高。在鐵電層116比在閘極介電層106更高的電場可增加金屬鐵點金屬絕緣體半導體記憶體單元102的耐久度及∕或保存性。
複數個金屬線210定義出位元線（bit line）BL與源線（source line）SL。位元線BL分別沿著列延伸，且分別位於上源極∕汲極區110u的頂表面上並與上源極∕汲極區110u的頂表面電性耦接。源線SL分別沿著列延伸，且分別位於下源極∕汲極區110l的底表面上並與下源極∕汲極區110l的底表面電性耦接。在替代實施例中，位元線BL與源線SL是顛倒的。金屬線210具有比下源極∕汲極區110l與上源極∕汲極區110u更小的阻值，且是由對應的金屬層212與對應的阻障層214所定義。阻障層214用以防止材料從金屬層212擴散至上方及∕或下方的結構。金屬層212可以是或包括如鎢及∕或一些其他合適的金屬。阻障層214可以是或包括如氮化鈦（例如，TiN）、氮化鎢（例如，WN）、一些其他合適的阻障材料或前述之任何組合。
多個陣列介電層216分別位於第一記憶體陣列204a與第二記憶體陣列204b上方並在位元線BL之上。陣列介電層216為與介電基板206不同的材料，且可以是或包括如氮化矽及∕或一些其他合適的介電質。介電結構118圍繞金屬鐵電金屬絕緣體半導體記憶體單元102並將金屬鐵電金屬絕緣體半導體記憶體單元102彼此相互隔離。再者，介電結構118將下源極∕汲極區110l與上源極∕汲極區110u彼此相互隔離。
雖然第2A至2C圖繪示出具有兩層記憶體陣列的三維記憶體陣列，但也可以是更多層記憶體陣列。例如，於第二記憶體陣列204b之上可重複沿著其對應的金屬線及其對應的陣列介電層的第二記憶體陣列204b。再者，雖然第2A至2C圖繪示出具有兩層記憶體陣列的三維記憶體陣列，但也可以是具有單一層記憶體陣列的二維記憶體陣列。例如，可省略沿著其對應的金屬線及其對應的陣列介電層的第二記憶體陣列204b。
參照第3A圖，提供第2A圖的三維記憶體陣列一些替代實施例的剖面圖300A，其中省略金屬線210。如此一來，下源極∕汲極區110l作為源線SL且上源極∕汲極區110u作為位元線BL。雖然這樣可減少材料成本及∕或製造的複雜度，但可能會沿著源線SL與位元線BL導致電壓降提升，因為下源極∕汲極區110l與上源極∕汲極區110u可具有比金屬線更高的阻值。此提升的電壓降可能會限制三維記憶體陣列的尺寸及∕或導致功率消耗增加。
參照第3B圖，提供第2A圖的三維記憶體陣列一些替代實施例的剖面圖300B，其中虛置結構（dummy structure）302位於金屬線210的側壁以保護金屬線210不受到氧化。可能會在如沉積形成鐵電層116的鐵電材料之前及∕或期間發生氧化。氧化可會能增加金屬線210的阻值，因此沿著金屬線210提升電壓降。這可能會進而增加功率消耗及∕或限制三維記憶體陣列的尺寸。再者，若氧化程度較為顯著，可能會發生裝置失效的情況。
虛置結構302包括對應的虛置半導體通道304、對應的虛置閘極介電層306與對應的虛置內閘極電極308。虛置半導體通道304、虛置閘極介電層306與虛置內閘極電極308分別如半導體通道104、閘極介電層106與內閘極電極108所述。這可能是因為如使用相同製程或相似製程的形成步驟。
在一些實施例中，虛置結構302具有個別寬度Wdmy ，寬度Wdmy 與由半導體通道104、閘極介電層106與內閘極電極108所定義的對應金屬絕緣體半導體結構的個別寬度Wmis 相同或實質上相同。在替代實施例中，虛置結構302具有個別寬度Wdmy ，寬度Wdmy 與由半導體通道104、閘極介電層106與內閘極電極108所定義的對應金屬絕緣體半導體結構的個別寬度Wmis 不同（例如，較大或較小）。不同的寬度可能是因為如形成虛置結構302與金屬絕緣體結構形成於其中的凹口時的不同蝕刻製程所導致，及∕或因為形成凹口時的不同蝕刻速率所導致。然而，也可以是其他合適的原因而有不同寬度。
參照第3C圖，提供第2A圖的三維記憶體陣列一些替代實施例的剖面圖300C，其中使用複數個矽化物線310來取代金屬線210。因此，源線SL與位元線BL是由矽化物線310所定義。
如關於第3B圖所作的討論，在沒有虛置結構302保護金屬線210側壁的情況下可能會發生金屬線210的氧化。這樣的氧化可能會進而對三維記憶體陣列造成負面的影響。矽化物線310可具有與金屬線210相當的阻值，且因此可執行與金屬線210相當的性能。再者，相較於金屬線210，矽化物線310對氧氣可具有較低的反應性。因此，以矽化物線310取代金屬線210，可在沒有虛置結構302的情況下減緩與氧化相關的問題。再者，虛置結構302可能會增加三維記憶體陣列的形成複雜度，以致省略虛置結構302可降低成本及∕或提升產率。
參照第3D圖，提供第3C圖的三維記憶體陣列一些替代實施例的剖面圖300D，其中省略下源極∕汲極區110l與上源極∕汲極區110u，而使用矽化物線310作為金屬鐵電金屬絕緣體半導體記憶體單元102的源極∕汲極區。
參照第3E圖，提供第2A圖的三維記憶體陣列一些替代實施例的剖面圖300E，其中閘極介電層106是金屬鐵電金屬絕緣體半導體記憶體單元102所獨有，且因此沿著列的金屬鐵電金屬絕緣體半導體記憶體單元沒有共用閘極介電層106。因此，金屬鐵電金屬絕緣體半導體對208之間的間隙312不再看的到閘極介電層。在替代實施例中，半導體通道104也是金屬鐵電金屬絕緣體半導體記憶體單元102所獨有，且因此可能在金屬鐵電金屬絕緣體半導體對208之間的間隙312看不到半導體通道104。
雖然第3A至3E圖於X方向繪示出第2A圖的三維記憶體陣列一些替代實施例的剖面圖300A-300E，但應能理解替代實施例的上視圖可如第2C圖所示。例如，可沿著第3A至3E圖任一者的線段C擷取第2C圖。同樣地，應能理解替代實施例於Y方向的剖面圖可如第2B圖所示，但可修改垂直膜層堆疊以與第3A至3E圖相符。
參照第4A至4C圖，提供包括第2A至2C圖三維記憶體陣列202的積體電路一些實施例的剖面圖400A-400C。第4A圖對應至第4C圖中沿著線段D的剖面圖400A，且第4B圖對應至第4C圖中沿著線段E的剖面圖400B。再者，第4C圖對應至第4A與4B圖中沿著線段F的上視圖400C。
三維記憶體陣列202位於半導體基板402上方及內連線結構404之中。半導體基板402可以是或包括如單晶矽的塊狀（bulk）基板及∕或一些其他合適型態的半導體基板。內連線結構404包括內連線介電層406、複數個導線408與複數個導孔410。導線408與導孔410交替堆疊於內連線介電層406中，以定義出三維記憶體陣列202之上與以下的導電途徑。內連線介電層406可以是或包括如氧化矽及∕或一些其他合適的介電質。導線408與導孔410可以是或包括如金屬及∕或一些其他合適的導電材料。
複數個導線408定義出複數個頂字元線導線TWL，頂字元線TWL位於三維記憶體陣列202上方且相應地沿著三維記憶體陣列202的行延伸。再者，複數個導孔410定義出頂電極導孔TEV，頂電極導孔TEV分別從控制閘極電極114延伸至頂字元線TWL。頂字元線TWL與頂電極導孔TEV於對應的行中電性耦接並內連接至控制閘極電極。
半導體裝置412位於半導體裝置402上，且位於半導體基板402與內連線結構404之間。半導體裝置412包括源極∕汲極區414對應對、對應的閘極電極416與對應的閘極介電層418。閘極電極416對應至源極∕汲極區414對且橫向地插入於對應對的源極∕汲極區之間。閘極介電層418分別位於位於閘極電極416下方以隔離閘極電極416與半導體基板402。半導體裝置412可以是如金屬氧化物半導體場效電晶體或一些其他合適的半導體裝置。再者，例如，半導體裝置412可實施如三維記憶體陣列202的讀取與寫入電路。
溝槽隔離結構420延伸至半導體基板402之中，以提供半導體基板402上半導體裝置412與其他半導體裝置（未繪示）之間的電性隔離。溝槽隔離結構420可以是或包括如氧化矽及∕或一些其他合適的介電質。再者，溝槽隔離結構420可以是或包括如淺溝槽隔離（shallow trench isolation, STI）結構及∕或一些其他合適型態的溝槽隔離結構。
雖然第4A至4C圖的三維記憶體陣列202是根據第2A至2C圖而設置，三維記憶體陣列202或可根據第3A至3E圖的任一者或根據一些其他合適的三維記憶體陣列而設置。
參照第5圖，提供第4A至4C圖三維記憶體陣列202中一對鄰近行的一些實施例的透視圖500。行具有對應的頂字元線TWL，頂字元線TWL具有表示特定行數的下標符號，行數從m行開始且m為整數。列具有對應的位元線BL與對應的源線SL，位元線BL與源線SL具有表示特定列數的下標符號，列數從n列開始且n為整數。
頂字元線TWL相應地沿著行延伸，且透過對應行中的控制閘極電極114與對應行中的金屬鐵電金屬絕緣體半導體記憶體單元102電性耦接。位元線BL與源線SL相應地沿著列延伸，且透過對應列中的下源極∕汲極110l與上源極∕汲極110u（參照如第4A至4C圖）與對應列中的金屬鐵電金屬絕緣體半導體記憶體單元102電性耦接。總體而言，頂字元線TWL、位元線BL與源線SL促進金屬鐵電金屬絕緣體半導體記憶體單元102的讀取與寫入操作步驟。
參照第6A與6B圖，提供第4A至4C圖的積體電路一些替代實施例的剖面圖600A、600B，其中字元線分別於三維記憶體陣列202的底部與三維記憶體陣列202的頂部與控制閘極電極114電性耦接。第6A圖的剖面圖600A對應至第4A圖的剖面圖，且第6B圖的剖面圖對應至第4B圖的剖面圖。
偶數行的控制閘極電極於三維記憶體陣列202的底部與底字元線BWL電性耦接，且奇數行的控制閘極電極於三維記憶體陣列202的頂部與頂字元線TWL電性耦接，或反之亦然。再者，控制閘極電極114取決於是否電性耦接至頂字元線或底字元線而具有不同的剖面輪廓。與底字元線BWL電性耦接的控制閘極電極具有突出部（protrusion），突出部分別突出至底字元線BWL並定義出底電極導孔BEV。與頂字元線TWL電性耦接的控制閘極電極不具有向上或向下的突出部，且是透過頂電極導孔TEV與頂字元線TWL電性耦接。
透過分開三維記憶體陣列202的底部與三維記憶體陣列202的頂部之間的字元線，可減少在Y方向（例如深入及突出此頁面；參照如第4C圖）的字元線節距。字元線間距的設計限制可能會限制節距。透過減少字元線的節距，可增加三維記憶體陣列202的微縮化。
參照第7A與7B圖，提供第6A與6B圖的積體電路一些替代實施例的剖面圖700A、700B，其中底電極導孔BEV獨立於控制閘極電極114。控制閘極電極114不論是否電性耦接至頂字元線或頂字元線都具有相同或實質上相同的輪廓。再者，控制閘極電極114延伸穿過三維記憶體陣列202與底電極導孔BEV之間的蓋介電層702。與底字元線BWL電性耦接的控制閘極電極分別延伸穿過蓋介電層702至底電極導孔BEV。與頂字元線TWL電性耦接的控制閘極電極分別延伸穿過蓋介電層702至內連線介電層406。蓋介電層702可以是或包括如氮化矽及∕或一些其他合適的介電質。
複數個間隔物704隔離控制閘極電極114與鐵電層116，且介電結構118突出穿過蓋介電層702至內連線介電層406。間隔物704可以是或包括如氮化矽及∕或一些其他合適的介電質。
如下文所見，可利用自對準（self-aligned）製程形成間隔物（spacer）704，且可使用最頂部的一層陣列介電層216作為遮罩來形成控制閘極電極114形成於其中的開口。這可能會導致減少形成三維記憶體陣列202時所使用的光遮罩數量。因為光學微影法較為昂貴，減少光遮罩數量可節省大量的成本。再者，如下文所見，間隔物704在形成控制閘極電極114形成於其中的開口時保護鐵電層116。這樣進而減少鐵電層116受損的可能性，且因此可增加金屬鐵電金屬絕緣體半導體記憶體單元102的性能。再者，透過形成獨立於控制閘極電極114的底電極導孔BEV，可減少控制閘極電極114形成於其中的開口的深寬比（aspect ratio，例如高度與寬度的比）。這樣可進而減少形成開口的蝕刻複雜度且可擴大製程寬裕度（process window，例如彈性（resiliency））。
雖然第6A、6B、7A與7B圖中積體電路的實施例沒有搭配上視圖，應能理解第4C圖的上視圖400C作為這些上視圖的代表，僅有少許變化。在偶數行或奇數行（非兩者）的頂電極導孔TEV與頂字元線TWL對應至底電極導孔BEV與底字元線BWL且因此以假想的方式所繪示。再者，電極導孔的尺寸及∕或電極導孔的形狀可不同。因此，可沿著如第4C圖中的線段D擷取第6A與7A圖的剖面圖600A、700A（如前文所修改），且可沿著如第4C圖中的線段E擷取第6B與7B圖的剖面圖600B、700B（如前文所修改）。
參照第8A與8B圖至第15A至15B圖、第16A至16C圖與第17至17B圖，提供包括金屬鐵電金屬絕緣體半導體記憶體單元的三維記憶體陣列的積體電路形成方法一些實施例的一系列示意圖。以B字尾標示的圖式沿著以A字尾標示的類似數字圖式中的線段A’’繪示出剖面圖。若有的話，以C字尾標示的圖式沿著以A字尾標示的類似數字圖式中的線段B’’繪示出剖面圖。A字尾圖式沿著B字尾及C字尾（若有的話）的類似數字圖式中的線段G、G’’或G’’’（無論哪個存在）繪示出上視圖。利用第4A至4C圖的積體電路實施例描述方法，但方法可形成其他合適的實施例。
如第8A與8B圖的上視圖800A與剖面圖800B所示，半導體裝置412與溝槽隔離結構420形成於半導體基板402上。半導體裝置412包括一對源極∕汲極區414、閘極電極416與閘極介電層418。閘極電極416與閘極介電層418堆疊於源極∕汲極區414之間。溝槽隔離結構420圍繞半導體裝置412以電性隔離半導體裝置412與其他半導體裝置（未繪示）。
如第8A與8B圖的上視圖800A與剖面圖800B所示，內連線結構404部分地形成於半導體裝置412與半導體基板402之上。內連線結構404包括下內連線介電層406a、複數個下導線408a與複數個下導孔410a。下導線408a與下導孔410a交替堆疊於下內連線介電層406a中，且定義出從半導體基板402上半導體裝置412與其他半導體裝置（未繪示）引導而出的導電途徑。
如第9A與9B圖的上視圖900A與剖面圖900B所示，第一記憶薄膜902a與第二記憶薄膜902b沉積於內連線結構404之上（參照如第8A與8B圖）。為了簡化圖式，僅繪示出對應至下內連線介電層406a的內連線結構404頂部。內連線結構404的剩餘部分如第8A與8B圖所示。第一記憶薄膜902a與第二記憶薄膜902b包括垂直堆疊之對應的阻障層214、對應的金屬層212、對應的源極∕汲極層904、對應的源極∕汲極介電層118a與對應的陣列介電層216。
金屬層212各插入於兩層阻障層214之間，且阻障層214用以防止材料從對應的金屬層向外擴散。源極∕汲極介電層118a各插入於兩層源極∕汲極層904之間，且兩層源極∕汲極層904各插入於兩層金屬層212之間。陣列介電層216與在下內連線介電層406a頂表面的下內連線介電層406a材料為不同的材料。再者，陣列介電層216分別位於第一記憶薄膜902a與第二記憶薄膜902b的頂部。
在一些實施例中，源極∕汲極層904是或包括摻雜多晶矽及∕或一些其他合適的半導體材料。在一些實施例中，源極∕汲極介電層118a是或包括氧化矽及∕或一些其他合適的介電質。在些實施例中，金屬層212是或包括鎢及∕或一些其他合適的金屬。在一些實施例中，阻障層214是或包括氮化鈦、氮化鎢、一些適合金屬層212的其他阻障材料或前述之任何組合。在一些實施例中，陣列介電層216是或包括氮化矽及∕或一些其他合適的介電質。
雖然兩個記憶薄膜沉積堆疊於內連線結構404之上，但在替代實施例中可沉積更多或較少的記憶薄膜。例如，可省略第二記憶薄膜902b而僅沉積單一記憶薄膜。作為另一個範例，可重複沉積第二記憶薄膜902b，使得可沉積三或更多個記憶薄膜。在替代實施例中，為了根據第3A圖形成三維記憶體陣列，可省略阻障層214與金屬層212。在替代實施例中，為了根據第3C圖形成三維記憶體陣列，可沉積矽化物層而取代阻障層214與金屬層212。在替代實施例中，為了根據第3D圖形成三維記憶體陣列，可沉積矽化物層而取代阻障層214、金屬層212與源極∕汲極層904。
如第10A與10B圖的上視圖1000A與剖面圖1000B所示，圖案化第一記憶薄膜902a與第二記憶薄膜902b以形成複數個溝槽1002。溝槽1002在橫向於第10A圖剖面圖1000A的方向（例如，Y方向）橫向地平行延長。在一些實施例，上述的方向為形成的三維記憶體陣列的列延伸的方向，及∕或溝槽1002具有彼此相同或實質上相同的尺寸。再者，圖案化的步驟將源極∕汲極層904分成下源極∕汲極區110l與上源極∕汲極區110u，且將金屬層212與阻障層214分成金屬線210。下源極∕汲極區110l位於對應的源極∕汲極介電層的下側，且上源極∕汲極區110u位於對應的源極∕汲極介電層的上側。可利用光學微影∕蝕刻製程及∕或一些其他合適的圖案化製程來進行圖案化步驟。光學微影∕蝕刻製程可使用如乾式蝕刻及∕或一些其他合適的蝕刻型態。
如第11A與11B圖的上視圖1100A與剖面圖1100B所示，穿過溝槽1002橫向凹蝕源極∕汲極介電層118a。凹蝕步驟相對於下源極∕汲極區110l與上源極∕汲極區110u的鄰近側壁，凹蝕源極∕汲極介電層118a的側壁以形成具有橫向深度D2 的凹口1102。應注意的是第11A圖中是以假想的方式繪示凹口1102。在一些實施例中，橫向深度D2 為約10至30奈米、約10至20奈米、約20至30奈米或一些其他合適的深度。可利用如濕式蝕刻及∕或一些其他合適的蝕刻型態來進行橫向凹蝕步驟。
在替代實施例中，為了根據第3B圖形成三維記憶體陣列，穿過溝槽1002額外地橫向凹蝕金屬線210。此額外的凹蝕步驟相對於下源極∕汲極區110l與上源極∕汲極區110u的鄰近側壁，凹蝕金屬線210的側壁以形成額外的凹口。接著，以下文所述與凹口1102相同的方式填充這些額外的凹口。
如第12A與12B圖的上視圖1200A與剖面圖1200B所示，形成半導體層1202、閘極介電層106與內閘極層1204（共同稱為凹口層）填充溝槽1002（參照如第11A與11B圖）與凹口1102（參照如第11A與11B圖）。形成半導體層1202與閘極介電層106部分地填充並內襯於溝槽1002與凹口1102。再者，半導體層1202隔離閘極介電層106及第一記憶薄膜902a與第二記憶薄膜902b。於閘極介電層106之上形成內電極層1204填充溝槽1002與凹口1102的剩餘部分。
在一些實施例中，半導體層1202的厚度Ts 為約5至7奈米及∕或一些其他合適的數值。再者，在一些實施例中，半導體層1202為摻雜的或未摻雜的，且∕或半導體層1202是或包括多晶矽及∕或一些其他合適的半導體材料。在一些實施例中，閘極介電層106的厚度Tgd 為約1至5奈米及∕或一些其他合適的數值。再者，在一些實施例中，閘極介電層106是或包括氧化矽、氮化矽、氮氧化矽、氧化鋁、氧化鉿、氧化鑭、氧化鋯、一些其他合適的介電質或前述之任何組合。在一些實施例中，內電極層1204是或包括氮化鈦、摻雜多晶矽、淡化鉭、鎢、一些其他合適的導電材料或前述之任何組合。
凹口層的形成製程可包括如：(1) 沉積半導體層1202；(2) 沉積閘極介電層106；(3) 沉積內電極層1204；以及(4) 對凹口層進行平坦化步驟直到到達第二記憶薄膜902b的陣列介電層216為止。或者，其他合適的製程可形成凹口層。可利用如化學機械研磨（chemical mechanical polish, CMP）或一些其他合適的平坦化製程進行平坦化步驟。
如第13A與13B圖的上視圖1300A與剖面圖1300B所示，清除溝槽1002。然而，凹口1102（參照如第11A與11B圖）沒有被清除或被輕微地清除。藉此，從半導體層1202（參照如第12A與12B圖）形成位於凹口1102的複數個半導體通道104。再者，內閘極層1204與閘極介電層106分別被分成位於凹口1102的複數個內閘極部分與閘極介電部分。可利用如乾式蝕刻及∕或一些其他合適的蝕刻型態來進行清除步驟。或者，可進行如其他適合清除溝槽1002的製程。在一些實施例中，第二記憶薄膜902b的陣列介電層216於蝕刻步驟時作為遮罩。
如第14A與14B圖的上視圖1400A與剖面圖1400B所示，形成鐵電層116與控制電極層1402（共同稱為溝槽層）填充溝槽1002。形成鐵電層116部分地填充並內襯於溝槽1002，且於鐵電層116之上形成控制電極層1402填充溝槽1002的剩餘部分。在一些實施例中，控制電極層1402是或包括氮化鈦、摻雜多晶矽、氮化鉭、鎢、一些其他合適的導電材料或前述之任何組合。在一些實施例中，鐵電層116是或包括摻雜的氧化鉿（例如，以鋁、矽、鋯、鑭或鍶等摻雜）及∕或一些其他合適的鐵電材料。
溝槽層的形成製程可包括如：(1) 沉積鐵電層116；(2) 於鐵電層116之上沉積控制電極層1402；以及(3) 對控制電極層1402進行平坦化製程直到到達鐵電層116為止。或者，其他合適的製程可形成溝槽層。可利用如化學機械研磨或一些其他合適的平坦化製程進行平坦化步驟。
如第15A與15B圖的上視圖1500A與剖面圖1500B所示，形成第一內閘極介電層118b延伸穿過控制電極層1402並將控制電極層1402分成複數個控制閘極電極114。第一內閘極介電層118b可以是或包括如氧化矽及∕或一些其他合適的介電質。控制閘極電極114以複數行與複數列的方式排列，使得沿著各行每隔一列出現一個控制閘極電極，且使得沿著每列每隔一行出現一個控制閘極電極。再者，控制閘極電極114沿著鄰近的列與鄰近的行交錯，使得控制閘極電極114於Y方向的節距Py 橫跨一行，且控制閘極電極114於X方向的節距Px 橫跨一列。在一些實施例中，控制閘極電極114具有個別寬度Wcg ，寬度Wcg 小於約半個Y方向節距Py 。
第一內閘極介電層118b的形成製程可包括如：(1) 圖案化控制電極層1402以形成將控制電極層1402分成控制閘極電極114的開口；(2) 沉積介電層填充開口；以及(3) 對介電層進行平坦化步驟直到露出鐵電層116。在替代實施例中，利用一些其他合適的製程形成第一內閘極介電層118b。可利用光學微影∕蝕刻製程及∕或一些其他合適的圖案化製程來進行圖案化步驟。光學微影∕蝕刻製程可使用如鐵電層116作為蝕刻停止層，及∕或可使用乾式蝕刻及∕或一些其他合適的蝕刻型態。
如第16A至16C圖的上視圖1600A與剖面圖1600B、1600C所示，形成第二內閘極介電層118c延伸穿過內電極層1204、鐵電層116與第一內閘極介電層118b。第二內閘極介電層118c具有將內電極層1204分成複數個內閘極電極108的複數個介電部分1602。介電部分1602沿著各行與各列與控制閘極電極114交替排列。在一些實施例中，介電部分1602具有個別寬度Wd ，寬度Wd 小於約半個Y方向節距Py ，且寬度Wd 以距離D1隔離列中鄰近的內閘極電極，距離D1 小於約半個Y方向節距Py 。第二內閘極介電層118c及介電部分1602可以是或包括如氧化矽及∕或一些其他合適的介電質。
第二內閘極介電層118c的形成製程可包括如：(1) 圖案化內電極層1204、鐵電層116與第一內閘極介電層118b以形成將內電極層1204分成內閘極電極108的開口；(2) 沉積填充開口的介電層；以及(3) 對介電層進行平坦化步驟直到露出鐵電層116。在替代實施例中，利用一些其他合適的製程形成第二內閘極介電層118c。可利用光學微影∕蝕刻製程及∕或一些其他合適的圖案化製程來進行圖案化步驟。光學微影∕蝕刻製程可使用如下內連線介電層406a作為蝕刻停止層，及∕或可使用乾式蝕刻及∕或一些其他合適的蝕刻型態。
形成第二內閘極介電層118c且將內電極層1204分成複數個內閘極電極108的步驟完成第一記憶薄膜204a與第二記憶薄膜204b。第一記憶薄膜204a與第二記憶薄膜204b垂直堆疊於下內連線介電層406a之上，且是由複數個金屬鐵電金屬絕緣體半導體記憶體單元102所形成。金屬鐵電金屬絕緣體半導體記憶體單元102各具有獨自一個內閘極電極108，且更具有鐵電層116的局部部分。鐵電層116的局部部分具有代表一位元的資料的極性。
任一個金屬鐵電金屬絕緣體半導體記憶體單元102的程序與消除操作步驟時，金屬鐵電金屬絕緣體半導體記憶體單元可被塑造為以串聯方式電性耦接的金屬絕緣體半導體平行板電容器（簡寫為金屬絕緣體半導體電容器）與鐵電平行板電容器（簡寫為鐵電電容器）。金屬鐵電金屬絕緣體半導體記憶體單元的內閘極電極108與金屬鐵電金屬絕緣體半導體記憶體單元的半導體通道104定義出金屬絕緣體半導體電容器的平行板，且閘極介電層106定義出金屬絕緣體半導體電容器的絕緣體。金屬鐵電金屬絕緣體半導體記憶體單元的內閘極電極108與控制閘極電極114定義出鐵電電容器的平行板，且鐵電層116定義出鐵電電容器的絕緣體。在金屬絕緣體半導體電容器與鐵電電容器兩者中，平行板與第16C圖的剖面圖1600C平行。
當相對側表面投射至與相對側表面平行的二維平面時，平行板電容器的電容器區域對應至平行板分別的相對側表面之間的重疊部分。金屬鐵電金屬絕緣體半導體記憶體單元102的鐵電電容器因為內閘極電極108而可具有與金屬鐵電金屬絕緣體半導體記憶體單元102的金屬絕緣體半導體電容器不同的電容器面積。若省略內閘極電極108，鐵電電容器與金屬絕緣體半導體電容器可能會共用相同的平行板且因此可共用相同的電容器區域。再者，如前文所見，第15A、15B圖與第16A至16C圖的步驟可使控制閘極電極114的個別寬度Wcg 與內閘極電極108的個別寬度Wig 得以被獨自定義。例如，可採用第15A、15B圖的步驟定義控制閘極電極114的個別寬度Wcg ，而採用第16A至16C圖的步驟定義內閘極電極108的個別寬度Wig 。因此，可透過控制閘極電極114的個別寬度Wcg 與內閘極電極108的個別寬度Wig 而獨自調諧鐵電電容器與金屬絕緣體半導體電容器的電容器面積。
因為在程序與消除操作步驟時，任一個金屬鐵電金屬絕緣體半導體記憶體單元102的鐵電電容器與金屬絕緣體半導體電容器是以串聯方式電性耦接，鐵電電容器與金屬絕緣體半導體電容器的電場比等於介電常數比的倒數乘上電容器面積比的倒數。因此，可透過介電常數比及∕或電容器面積比來調諧電場比。介電常數是取決於材料的參數，導致材料上的限制可能會限制基於介電常數來調諧電場比。然而，可透過金屬鐵電金屬絕緣體記憶體單元102的形成方法來調諧控制閘極電極114的個別寬度Wcg 與內閘極電極108的個別寬度Wig 及電容器區域。因此，可在形成金屬鐵電金屬絕緣體半導體記憶體單元102時基於電容器面積而調諧電場比。
因為可調諧電場比，鐵電層116於程序與消除操作步驟時可具有高電場，而閘極介電層106於程序與消除操作步驟時可低電場。因為鐵電層116可具有高電場，在程序與消除操作步驟時鐵電層116的極化可強烈地改變。因此，鐵電層116分別在程序狀態與消除狀態時的讀出電流間的差異較大（例如，記憶寬裕度可較大）。再者，因為鐵電層116可具有高電場，程序電壓與消除電壓可能較低，且因此功率消耗可能較低。由於在閘極介電層106可具有低電場，閘極介電層106的應力可能較低。這可能會進而改善閘極介電層106的可靠度以及閘極介電層106的時間依賴性介電崩潰。因此，可增加金屬鐵電金屬絕緣體半導體記憶體單元102的耐久度與金屬鐵電金屬絕緣體半導體記憶體單元102的保存性。
如第17A與17B圖的上視圖1700A與剖面圖1700B所示，完成內連線結構404。上內連線介電層406b形成於第一記憶薄膜402a與第二記憶薄膜402b之上，且複數個上導線408b與複數個上導孔410b形成堆疊於上內連線介電層406b中。至少一些上導線408b定義出頂字元線TWL，且至少一些上導孔410b定義出頂電極導孔TEV。頂字元線TWL沿著控制閘極電極114的行相應地延伸，且頂電極導孔TEV分別從頂字元線TWL延伸至控制閘極電極114。
雖然參照方法的各種實施例描述第8A與8B圖至15A與15B圖、第16A至16C圖及第17A與17B圖，但將能理解第8A與8B圖至15A與15B圖、第16A至16C圖及第17A與17B圖中所示的結構並不限於所述方法而是可獨立於所述方法而形成。雖然第8A與8B圖至15A與15B圖、第16A至16C圖及第17A與17B圖係描述為一系列的步驟，但將能理解在其他實施例中可改變步驟的順序。雖然第8A與8B圖至15A與15B圖、第16A至16C圖及第17A與17B圖係描述為一組特定的步驟，但在其他實施例中可省略一些所描述的步驟。再者，在其他實施例中可包含沒有描述的步驟。
參照第18圖，提供第8A與8B圖至15A與15B圖、第16A至16C圖及第17A與17B圖方法一些實施例的方塊圖1800。
在步驟1802，於半導體裝置與半導體基板之上部分地形成內連線結構。參照如第8A與8B圖。
在步驟1804，於內連線結構之上沉積記憶薄膜，其中記憶薄膜包括一對源極∕汲極層與源極∕汲極層之間的源極∕汲極介電層。參照如第9A與9B圖。
在步驟1806，圖案化記憶薄膜以形成複數個溝槽，溝槽於第一方向平行地橫向延伸。參照如第10A與10B圖。
在步驟1808，在溝槽中於第二方向橫向地凹蝕源極∕汲極介電層的側壁以形成凹口，第二方向橫向於第一方向。參照如第11A與11B圖。
在步驟1810，沉積半導體層與閘極介電層，半導體層與閘極介電層部分地填充並內襯於溝槽與凹口。參照如第12A與12B圖。
在步驟1812，沉積內電極層，內電極層填充溝槽與凹口的剩餘部分。參照如第12A與12B圖。
在步驟1814，圖案化半導體層、閘極介電層與內電極層以清除溝槽，但於凹口中保留半導體層、閘極介電層與內電極層。參照如第13A與13B圖。
在步驟1816，沉積鐵電層，鐵電層部分地填充並內襯於溝槽。參照如第14A與14B圖。
在步驟1818，沉積控制電極層，控制電極層填充溝槽的剩餘部分。參照如第14A與14B圖。
在步驟1820，圖案化控制電極層以將控制電極層分成複數個行列的複數個控制閘極電極。參照如第15A與15B圖。
在步驟1822，圖案化內電極層以將內電極層分成位於凹口的複數個內閘極電極。參照如第16A至16C圖。
在步驟1824，於記憶薄膜與控制閘極電極之上完成內連線結構。參照如第17A與17B圖。
雖然第18圖的方塊圖1800於本文係繪示及描述為一系列的步驟或事件，但將能理解這些步驟或事件的順序並非以限制的方式而作出詮釋。例如，一些步驟可以不同順序進行及∕或與本文所述步驟或事件之外的步驟或事件同時進行。再者，對於實施本文的一或多種態樣或實施例，並非所有所述步驟皆為必要，且本文所描繪的一或多個步驟可在一個或多個單獨的步驟和/或階段中進行。
參照第19A與19B圖至第24A與24B圖、第25A至25C圖及第26A與26B圖，提供包括金屬鐵電金屬絕緣體半導體記憶體單元的三維記憶體陣列的積體電路形成方法一些實施例的一系列示意圖，其中字元線分別位於三維記憶體陣列的底部與頂部。以B字尾標示的圖式沿著A字尾的類似數字圖式中的線段A’’’繪示出剖面圖。若有的話，以C字尾標示的圖式沿著A字尾的類似數字圖式中的線段B’’’繪示出剖面圖。A字尾圖式沿著B字尾及C字尾（若有的話）的類似數字圖式中的線段H、H’’或H’’’（無論哪個存在）繪示出上視圖。利用第7A至7C圖的積體電路實施例描述方法，但方法可形成其他合適的實施例。
如第19A與19B圖的上視圖1900A與剖面圖1900B所示，半導體裝置412與溝槽隔離結構420形成於第8A與8B圖所述的半導體基板402上。
亦如第19A與19B圖的上視圖1900A與剖面圖1900B所示，內連線結構404部分地形成於半導體裝置412與半導體基板402之上。內連線結構404包括下內連線介電層406a、蓋介電層702、複數個下導線408a與複數個下導孔410a。下導線408a與下導孔410a交替堆疊於下內連線介電層406a中，且定義出從半導體基板402上的半導體裝置412與其他半導體裝置（未繪示）引導而出的導電途徑。再者，下導線408a定義出在內連線結構404頂部的底字元線BWL，且下導孔410a定義出分別位於底字元線BWL上方的底電極導孔BEV。蓋介電層702覆蓋下內連線介電層406a與底電極導孔BEV。
如第20A與20B圖的上視圖2000A與剖面圖2000B所示，進行第9A與9B圖至第13A與13B圖的步驟。應注意為了簡化圖示，僅繪示出內連線結構404的頂部。內連線結構404的剩餘部分如第19A與19B圖所示。
根據第9A與9B圖至第13A與13B圖的步驟，如第9A與9B圖所示，第一記憶薄膜902a與第二記憶薄膜902b沉積於的內連線結構404之上。如第10A與10B圖所示，圖案化第一記憶薄膜902a與第二記憶薄膜902b以形成複數個溝槽1002。如第11A與11B圖所示，穿過溝槽1002橫向地凹蝕源極∕汲極介電層118a以形成凹口1102。如第12A與12B圖所示，形成半導體層1202、閘極電極層106與內電極層1204填充溝槽1002（參照如第11A與11B圖）與凹口1102（參照如第12A與12B圖）。如第13A與13B圖所述，清除溝槽1002。
如第21A與21B圖的上視圖2100A與剖面圖2100B所示，沉積鐵電層116使其部分地填充並內襯於溝槽1002。再者，於鐵電層之上沉積間隔物層2102使其部分地填充並內襯於溝槽1002。間隔物層2102可以是或包括如氮化矽及∕或一些其他合適的介電質。
如第22A與22B圖的上視圖2200A與剖面圖2200B所示，對間隔物層2102、鐵電層116與蓋介電層702進行蝕刻製程以將溝槽1002延伸至底電極導孔BEV。起初，回蝕刻間隔物層2102並從溝槽1002側壁上的間隔物層2102形成間隔物704。接著，第二記憶薄膜902b的間隔物704與陣列介電層216在蝕刻穿過蓋介電層702與鐵電層116時作為遮罩。可利用如相同的蝕刻步驟或不同的蝕刻步驟來進行此二步驟的蝕刻製程。
在替代實施例中，沒有形成第21A與21B圖的間隔物層2102並接著進行第22A與22B圖的蝕刻製程，而是可進行光學微影∕蝕刻製程以形成在溝槽1002底部的開口，其分別延伸至底電極導孔BEV。接著，方法可如下文所述進行。可採用如這些替代實施例以形成根據第6A與6B圖實施例的積體電路。
如第23A與23B圖的上視圖2300A與剖面圖2300B所示，形成控制電極層1402填充如第14A與14B圖所示的溝槽1102。
如第24A與24B圖的上視圖2400A與剖面圖2400B所示，形成第一內閘極介電層118b延伸穿過控制電極層1402並將控制電極層1402分成如第15A與15B圖所示的複數個控制閘極電極114。
如第25A至25C圖的上視圖2500A與剖面圖2500B、2500C所示，形成第二內閘極介電層118c延伸穿過如第16A與16B圖所示的內電極層1204、鐵電層116、間隔物704與第一內閘極介電層118b。第二內閘極介電層118c將內電極層1204成分複數個內閘極電極108。
形成第二內閘極介電層118c的步驟以及將內電極層1204分成複數個內閘極電極108的步驟完成了第一記憶體陣列204a與第二記憶體陣列204b。第一記憶體陣列204a與第二記憶體陣列204b垂直堆疊於下內連線介電層406之上，且由複數個金屬鐵電金屬絕緣體半導體記憶體單元102所形成。金屬鐵電金屬絕緣體半導體記憶體單元102各具有獨自一個內閘極電極108且更具有鐵電層116的局部部分。鐵電層116的局部部分具有代表一位元的資料的極性。
如第26A與26B圖的上視圖2600A與剖面圖2600B所示，完成如第17A與17B圖所示的內連線結構404。與第17A與17B圖相比，頂字元線TWL與頂電極導孔TEV形成在偶數行或奇數行而非形成在兩者。
雖然第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖是參照方法的各種實施例所述，但將能理解第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖的結構並不限於所述方法而是可獨立於所述方法而形成。雖然第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖係描述為一系列的步驟，但將能理解在其他實施例中可改變步驟的順序。雖然第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖係描述為一組特定的步驟，但在其他實施例中可省略一些所描述的步驟。再者，在其他實施例中可包含沒有描述的步驟。
參照第27圖，提供第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖方法一些實施例的方塊圖2700。
在步驟2702，內連線結構部分地形成於半導體裝置與半導體基板之上，其中內連線結構包括底電極導線以及分別位於在內連線結構頂部的底電極導線上方的底電極導孔。參照如第19A與19B圖。
在步驟2704，記憶薄膜沉積於內連線結構之上，其中記憶薄膜包括一對源極∕汲極層以及源極∕汲極層之間的源極∕汲極介電層。參照如第20A與20B圖。
在步驟2706，圖案化記憶薄膜以形成於第一方向平行地橫向延伸的複數個溝槽。參照如第20A與20B圖。
在步驟2708，在溝槽中於第二方向橫向地凹蝕源極∕汲極介電層的側壁以形成凹口，第二方向橫向於第一方向。參照如第20A與20B圖。
在步驟2710，沉積半導體層、閘極介電層與內電極層，半導體層、閘極介電層與內電極層填充溝槽與凹口。參照如第20A與20B圖。
在步驟2712，圖案化半導體層、閘極介電層與內電極層以清除溝槽，但於凹口中保留半導體層、閘極介電層與內電極層。參照如第20A與20B圖。
在步驟2714，沉積鐵電層與間隔物層，鐵電層與間隔物層部分地填充並內襯於溝槽。參照如第21A與21B圖。
在步驟2716，進行蝕刻步驟以回蝕刻間隔物層並將溝槽延伸至底電極導孔。參照如第22A與22B圖。
在步驟2718，沉積控制電極層填充溝槽。參照如第23A與23B圖。
在步驟2720，圖案化控制電極層以將控制電極層分成複數個行列的複數個控制閘極電極。參照如第24A與24B圖。
在步驟2722，圖案化內電極層以將內電極層分成位於凹口的複數個內閘極電極。參照如第25A至25C圖。
在步驟2724，於記憶薄膜與控制閘極電極之上完成內連線結構。參照如第26A與26B圖。
雖然第27圖的方塊圖2700於本文係繪示及描述為一系列的步驟或事件，但將能理解這些步驟或事件的順序並非以限制的方式而作出詮釋。例如，一些步驟可以不同順序進行及∕或與本文所述步驟或事件之外的步驟或事件同時進行。再者，對於實施本文的一或多種態樣或實施例，並非所有所述步驟皆為必要，且本文所描繪的一或多個步驟可在一個或多個單獨的步驟和/或階段中進行。
在一些實施例中，本發明實施例提供一種記憶體裝置，記憶體裝置包括：第一源極∕汲極區與第二源極∕汲極區，第二源極∕汲極區位於第一源極∕汲極區上方；內閘極電極與半導體通道，位於第一源極∕汲極區上方且位於第二源極∕汲極區下方，其中半導體通道從第一源極∕汲極區延伸至第二源極∕汲極區；閘極介電層，位於內閘極電極與半導體通道之間並與內閘極電極及半導體通道毗鄰；控制閘極電極，控制閘極電極與半導體通道位於內閘極電極的兩側，且控制閘極電極不被第二源極∕汲極區覆蓋；以及鐵電層，位於控制閘極電極與內閘極電極之間並與控制閘極電極及內閘極電極毗鄰。在一些實施例中，控制閘極電極具有面向內閘極電極的第一側壁，且內閘極電極具有面向控制閘極電極的第二側壁，第一側壁與第二側壁具有不同的寬度。在一些實施例中，第一側壁具有小於第二側壁的寬度。在一些實施例中，控制閘極電極的高度大於第二源極∕汲極區的頂表面與第一源極∕汲極區的底表面之間的垂直距離。在一些實施例中，閘極介電層從內閘極電極的側壁到內閘極電極的頂表面包覆圍繞內閘極電極的角落。在一些實施例中，半導體通道具有C型輪廓，C型輪廓包覆圍繞內閘極電極的側邊。在一些實施例中，記憶體裝置更包括：第二內閘極電極，第二內閘極電極與鐵電層位於控制閘極電極的兩側；以及第二鐵電層，位於第二內閘極電極與控制閘極電極之間並與第二內閘極電極及控制閘極電極毗鄰。
在一些實施例中，本發明實施例提供另一種記憶體裝置，記憶體裝置包括：第一源極∕汲極區與第二源極∕汲極區，第二源極∕汲極區位於第一源極∕汲極區上方；第一閘極電極與半導體層，垂直地位於第一源極∕汲極區與第二源極∕汲極區之間，其中第一閘極電極是電性浮動的；閘極介電層，橫向地位於第一閘極電極與半導體層之間並與第一閘極電極及半導體層毗鄰，其中第一閘極電極、半導體層、閘極介電層、第一源極∕汲極區與第二源極∕汲極區定義出共同側壁；鐵電層，內襯於共同側壁；以及第二閘極電極，與鐵電層毗鄰，且第二閘極電極與共同側壁位於鐵電層的兩側。在一些實施例中，第一閘極電極、第二閘極電極與半導體層在第一方向橫向分隔，且第一閘極電極與第二閘極電極在第二方向具有不同的寬度，第二方向正交於第一方向。在一些實施例中，第一閘極電極與第二閘極電極分別具有彼此相互面向的第一側壁與第二側壁，且第二側壁從第一源極∕汲極區到第二源極∕汲極區具有小於第一側壁的表面積。在一些實施例中，共同側壁是部分地由第一源極∕汲極區與第二源極∕汲極區的個別側壁以及第一閘極電極的個別側壁所定義，且鐵電層位於第一源極∕汲極區與第二源極∕汲極區的個別側壁以及第一閘極電極的個別側壁上。在一些實施例中，第二源極∕汲極區完全地覆蓋第一閘極電極與半導體層。在一些實施例中，記憶體裝置更包括：第一記憶體單元，由第一源極∕汲極區、第二源極∕汲極區、第一閘極電極、第二閘極電極與半導體層所定義；以及第二記憶體單元，位於第一記憶體單元上方並與第一記憶體單元共用第二閘極電極。
在一些實施例中，本發明實施例提供一種記憶體裝置的形成方法，記憶體裝置的形成方法包括：於基板之上沉積記憶薄膜，其中記憶薄膜包括一對源極∕汲極層以及位於源極∕汲極層之間的源極∕汲極介電層；對記憶薄膜進行第一蝕刻步驟以形成穿過記憶薄膜的溝槽；穿過溝槽凹蝕源極∕汲極介電層與源極∕汲極層側壁相對的側壁以形成凹口；沉積半導體層，半導體層內襯於凹口與溝槽；於半導體層之上沉積第一電極層，第一電極層填充凹口與溝槽；對半導體層與第一電極層進行第二蝕刻步驟，以從溝槽清除半導體層與第一電極層；沉積鐵電層，鐵電層內襯於溝槽，且更在凹口內襯於第一電極層與半導體層；以及於鐵電層之上沉積第二電極層，第二電極層填充溝槽。在一些實施例中，記憶體裝置的形成方法更包括：對第二電極層進行第三蝕刻步驟以形成與第一電極層毗鄰的控制閘極電極；以及對第一電極層進行第四蝕刻步驟以形成位於凹口的浮動閘極電極。在一些實施例中，第三蝕刻步驟形成控制閘極電極使其具有面向凹口的側壁，控制閘極電極的側壁具有第一寬度，且第四蝕刻步驟形成浮動閘極電極使其具有面向控制閘極電極的側壁，浮動閘極電極的側壁具有第二寬度，且第二寬度大於第一寬度。在一些實施例中，記憶體裝置的形成方法更包括在沉積半導體層的步驟與沉積第一電極層的步驟之間，沉積高介電常數閘極介電層，高介電常數閘極介電層內襯於凹口與溝槽。在一些實施例中，半導體層沉積於源極∕汲極介電層的側壁以及源極∕汲極層的側壁上，接著以第二蝕刻步驟從源極∕汲極層的側壁清除半導體層，且鐵電層沉積於源極∕汲極介電層的側壁以及源極∕汲極層的側壁上。在一些實施例中，記憶薄膜包括位於上述對源極∕汲極層上方的第二源極∕汲極層，且更包括位於第二源極∕汲極層之間的一對第二源極∕汲極介電層，且凹蝕的步驟穿過溝槽凹蝕第二源極∕汲極介電層與第二源極∕汲極層側壁相對的側壁以形成第二凹口。在一些實施例中，凹蝕的步驟穿過溝槽凹蝕源極∕汲極介電層與源極∕汲極層的第二側壁相對的一第二側壁以形成一第二凹口，且第二凹口與凹口位於溝槽的兩側。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與本文介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。
100A,100B,100C,200A,200B,300A,300B,300C,300D,300E,400A,400B,600A,600B,700A,700B,800B,900B,1000B,1100B,1200B,1300B,1400B,1500B,1600B,1600C,1700B,1900B,2000B,2100B,2200B,2300B,2400B,2500B,2500C,2600B:剖面圖 102:金屬鐵電金屬絕緣體半導體記憶體單元 104:半導體通道 106:閘極介電層 108:內閘極電極 110l:下源極/汲極區 110u:上源極/汲極區 112:共同側壁 114:控制閘極電極 116:鐵電層 118:介電結構 118a:源極/汲極介電層 118b:第一內閘極介電層 118c:第二內閘極介電層 200C,400C,800A,900A,1000A,1100A,1200A,1300A,1400A,1500A,1600A,1700A,1900A,2000A,2100A,2200A,2300A,2400A,2500A,2600A:上視圖 202:三維記憶體陣列 204a:第一記憶體陣列 204b:第二記憶體陣列 206:介電基板 208:金屬鐵電金屬絕緣體半導體對 210:金屬線 212:金屬層 214:阻障層 216:陣列介電層 302:虛置結構 304:虛置半導體通道 306:虛置閘極介電層 308:虛置內閘極電極 310:矽化物線 312:間隙 402:半導體基板 404:內連線結構 406:內連線介電層 406a:下內連線介電層 406b:上內連線介電層 408:導線 408a:下導線 408b:上導線 410:導孔 410a:下導孔 410b:上導孔 412:半導體裝置 414:源極/汲極區 416:閘極電極 418:閘極介電層 420:溝槽隔離結構 500:透視圖 702:蓋介電層 704:間隔物 902a:第一記憶薄膜 902b:第二記憶薄膜 904:源極/汲極層 1002:溝槽 1102:凹口 1202:半導體層 1204:內閘極層 1402:控制電極層 1602:介電部分 1800,2700:方塊圖 1802,1804,1806,1808,1810,1812,1814,1816,1818,1820,1822,1824,2702,2704,2706,2708,2710,2712,2714,2716,2718,2720,2722,2724:步驟 2102:間隔物層 A,A’,A’’,A’’’,B,B’,B’’,B’’’,C,D,E,F,G,G’,G’’,H,H’:線段 BL,BLn ,BLn+1 ,BLn+2 ,BLn+3 ,BLn+4 ,BLn+5 ,BLn+6 ,BLn+7 :位元線 BEV:底電極導孔 BWL:底字元線 CMIS : 金屬絕緣體半導體平行板電容器、金屬絕緣體半導體電容器 CFE :鐵電平行板電容器、鐵電電容器 D1 :距離 D2 :橫向深度 Hcg ,Hig :高度 Px ,Py :節距 SL,SLn ,SLn+1 ,SLn+2 ,SLn+3 ,SLn+4 ,SLn+5 ,SLn+6 ,SLn+ :源線 TEV:頂電極導孔 TWL,TWLm ,TWLm+1 :頂字元線 Ts ,Tgd :厚度 Wcg ,Wd ,Wdmy ,Wig ,Wmis :寬度
搭配所附圖式閱讀後續的詳細敘述將能更全面地理解本發明實施例的態樣。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，為了清楚討論起見，可任意地放大或縮小各個部件的尺寸。 第1A至1C圖繪示出金屬鐵電金屬絕緣體半導體記憶體單元一些實施例的各種示意圖。 第2A至2C圖繪示出設置如第1A至1C圖中包括金屬鐵電金屬絕緣體半導體記憶體單元的三維記憶體陣列一些實施例的各種示意圖。 第3A至3E圖繪示出第2A至2C圖的三維記憶體陣列各種替代實施例的剖面圖。 第4A至4C圖繪示出包括第2A至2C圖的三維記憶體陣列的積體電路一些實施例的各種示意圖。 第5圖繪示出第4A至4C圖的三維記憶體陣列中一對鄰近行的一些實施例的透視圖。 第6A與6B圖繪示出第4A至4C圖的積體電路一些替代實施例的剖面圖，其中字元線分別位於三維記憶體陣列的底部與三維記憶體陣列的頂部。 第7A與7B圖繪示出第6A與6B圖的積體電路一些替代實施例的剖面圖。 第8A與8B圖至第15A與15B圖、第16A至16C圖及第17A與17B圖繪示出包括金屬鐵電金屬絕緣體半導體記憶體單元的三維記憶體陣列的積體電路形成方法一些實施例的一系列示意圖。 第18圖繪示出第8A與8B圖至第15A與15B圖、第16A至16C圖及第17A與17B圖方法的一些實施例的方塊圖。 第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖繪示出包括金屬鐵電金屬絕緣體半導體記憶體單元的三維記憶體陣列的積體電路形成方法一些實施例的一系列示意圖，其中字元線分別位於三維記憶體陣列的底部與三維記憶體陣列的頂部。 第27圖繪示出第19A與19B圖至第24A與24B圖、第25A至25C圖與第26A與26B圖方法的一些實施例的方塊圖。
1800:方塊圖
1802,1804,1806,1808,1810,1812,1814,1816,1818,1820,1822,1824:步驟

Claims (20)

  1. 一種記憶體裝置，包括： 一第一源極∕汲極區與一第二源極∕汲極區，該第二源極∕汲極區位於該第一源極∕汲極區上方； 一內閘極電極與一半導體通道，位於該第一源極∕汲極區上方且位於該第二源極∕汲極區下方，其中該半導體通道從該第一源極∕汲極區延伸至該第二源極∕汲極區； 一閘極介電層，位於該內閘極電極與該半導體通道之間並與該內閘極電極及該半導體通道毗鄰； 一控制閘極電極，該控制閘極電極與該半導體通道位於該內閘極電極的兩側，且該控制閘極電極不被該第二源極∕汲極區覆蓋；以及 一鐵電層（ferroelectric layer），位於該控制閘極電極與該內閘極電極之間並與該控制閘極電極及該內閘極電極毗鄰。
  2. 如請求項1所述之記憶體裝置，其中該控制閘極電極具有面向該內閘極電極的一第一側壁，其中該內閘極電極具有面向該控制閘極電極的一第二側壁，且其中該第一側壁與該第二側壁具有不同的寬度。
  3. 如請求項2所述之記憶體裝置，其中該第一側壁具有小於該第二側壁的寬度。
  4. 如請求項1所述之記憶體裝置，其中該控制閘極電極的高度大於該第二源極∕汲極區的一頂表面與該第一源極∕汲極區的一底表面之間的垂直距離。
  5. 如請求項1所述之記憶體裝置，其中該閘極介電層從該內閘極電極的側壁到該內閘極電極的一頂表面包覆圍繞該內閘極電極的角落。
  6. 如請求項1所述之記憶體裝置，其中該半導體通道具有一C型輪廓，該C型輪廓包覆圍繞該內閘極電極的一側邊。
  7. 如請求項1所述之記憶體裝置，更包括： 一第二內閘極電極，該第二內閘極電極與該鐵電層位於該控制閘極電極的兩側；以及 一第二鐵電層，位於該第二內閘極電極與該控制閘極電極之間並與該第二內閘極電極及該控制閘極電極毗鄰。
  8. 一種記憶體裝置，包括： 一第一源極∕汲極區與一第二源極∕汲極區，該第二源極∕汲極區位於該第一源極∕汲極區上方； 一第一閘極電極與一半導體層，垂直地位於該第一源極∕汲極區與該第二源極∕汲極區之間，其中該第一閘極電極是電性浮動的（electrically floating）； 一閘極介電層，橫向地位於該第一閘極電極與該半導體層之間並與該第一閘極電極及該半導體層毗鄰，其中該第一閘極電極、該半導體層、該閘極介電層、該第一源極∕汲極區與該第二源極∕汲極區定義出一共同側壁； 一鐵電層，內襯於該共同側壁；以及 一第二閘極電極，與該鐵電層毗鄰，且該第二閘極電極與該共同側壁位於該鐵電層的兩側。
  9. 如請求項8所述之記憶體裝置，其中該第一閘極電極、該第二閘極電極與該半導體層在一第一方向橫向分隔，且其中該第一閘極電極與該第二閘極電極在一第二方向具有不同的寬度，該第二方向正交於該第一方向。
  10. 如請求項8所述之記憶體裝置，其中該第一閘極電極與該第二閘極電極分別具有彼此相互面向的一第一側壁與一第二側壁，其中該第二側壁從該第一源極∕汲極區到該第二源極∕汲極區具有小於該第一側壁的表面積。
  11. 如請求項8所述之記憶體裝置，其中該共同側壁是部分地由該第一源極∕汲極區與該第二源極∕汲極區的個別側壁以及該第一閘極電極的個別側壁所定義，且其中該鐵電層位於該第一源極∕汲極區與該第二源極∕汲極區的個別側壁以及該第一閘極電極的個別側壁上。
  12. 如請求項8所述之記憶體裝置，其中該第二源極∕汲極區完全地覆蓋該第一閘極電極與該半導體層。
  13. 如請求項8所述之記憶體裝置，更包括： 一第一記憶體單元，由該第一源極∕汲極區、該第二源極∕汲極區、該第一閘極電極、該第二閘極電極與該半導體層所定義； 一第二記憶體單元，位於該第一記憶體單元上方並與該第一記憶體單元共用該第二閘極電極。
  14. 一種記憶體裝置的形成方法，包括： 於一基板之上沉積一記憶薄膜，其中該記憶薄膜包括一對源極∕汲極層以及位於該些源極∕汲極層之間的一源極∕汲極介電層； 對該記憶薄膜進行一第一蝕刻步驟以形成穿過該記憶薄膜的一溝槽； 穿過該溝槽凹蝕該源極∕汲極介電層與該些源極∕汲極層側壁相對的側壁以形成一凹口； 沉積一半導體層，該半導體層內襯於該凹口與該溝槽； 於該半導體層之上沉積一第一電極層，該第一電極層填充該凹口與該溝槽； 對該半導體層與該第一電極層進行一第二蝕刻步驟，以從該溝槽清除該半導體層與該第一電極層； 沉積一鐵電層，該鐵電層內襯於該溝槽，且更在該凹口內襯於該第一電極層與該半導體層；以及 於該鐵電層之上沉積一第二電極層，該第二電極層填充該溝槽。
  15. 如請求項14所述之記憶體裝置的形成方法，更包括： 對該第二電極層進行一第三蝕刻步驟以形成與該第一電極層毗鄰的一控制閘極電極；以及 對該第一電極層進行一第四蝕刻步驟以形成位於該凹口的一浮動閘極電極。
  16. 如請求項15所述之記憶體裝置的形成方法，其中該第三蝕刻步驟形成該控制閘極電極使其具有面向該凹口的一側壁，該控制閘極電極的該側壁具有一第一寬度，且其中該第四蝕刻步驟形成該浮動閘極電極使其具有面向該控制閘極電極的一側壁，該浮動閘極電極的該側壁具有一第二寬度，該第二寬度大於該第一寬度。
  17. 如請求項14所述之記憶體裝置的形成方法，更包括： 在沉積該半導體層的步驟與沉積該第一電極層的步驟之間，沉積一高介電常數閘極介電層，該高介電常數閘極介電層內襯於該凹口與該溝槽。
  18. 如請求項14所述之記憶體裝置的形成方法，其中該半導體層沉積於該源極∕汲極介電層的側壁以及該些源極∕汲極層的側壁上，且接著以該第二蝕刻步驟從該些源極∕汲極層的側壁清除該半導體層，且其中該鐵電層沉積於該源極∕汲極介電層的側壁以及該些源極∕汲極層的側壁上。
  19. 如請求項14所述之記憶體裝置的形成方法，其中該記憶薄膜包括位於該對源極∕汲極層上方的一第二源極∕汲極層，且更包括位於該些第二源極∕汲極層之間的一對第二源極∕汲極介電層，且其中凹蝕的步驟穿過該溝槽凹蝕該第二源極∕汲極介電層與該些第二源極∕汲極層側壁相對的側壁以形成一第二凹口。
  20. 如請求項14所述之記憶體裝置的形成方法，其中凹蝕的步驟穿過該溝槽凹蝕該源極∕汲極介電層與該些源極∕汲極層的第二側壁相對的一第二側壁以形成一第二凹口，且其中該第二凹口與該凹口位於該溝槽的兩側。
TW110115537A 2020-05-05 2021-04-29 記憶體裝置及其形成方法 TWI782510B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/866,727 US11171157B1 (en) 2020-05-05 2020-05-05 Method for forming a MFMIS memory device
US16/866,727 2020-05-05

Publications (2)

Publication Number Publication Date
TW202209645A true TW202209645A (zh) 2022-03-01
TWI782510B TWI782510B (zh) 2022-11-01

Family

ID=76921716

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110115537A TWI782510B (zh) 2020-05-05 2021-04-29 記憶體裝置及其形成方法

Country Status (4)

Country Link
US (3) US11171157B1 (zh)
KR (1) KR102414883B1 (zh)
DE (1) DE102020113612A1 (zh)
TW (1) TWI782510B (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11120884B2 (en) 2015-09-30 2021-09-14 Sunrise Memory Corporation Implementing logic function and generating analog signals using NOR memory strings
US11282572B2 (en) * 2020-06-15 2022-03-22 Taiwan Semiconductor Manufacturing Company Limited Multinary bit cells for memory devices and network applications and method of manufacturing the same
US11985825B2 (en) 2020-06-25 2024-05-14 Taiwan Semiconductor Manufacturing Co., Ltd. 3D memory array contact structures
KR20220085646A (ko) * 2020-12-15 2022-06-22 에스케이하이닉스 주식회사 강유전층을 포함하는 반도체 장치
US11716856B2 (en) * 2021-03-05 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional memory device and method
TW202310429A (zh) 2021-07-16 2023-03-01 美商日升存儲公司 薄膜鐵電電晶體的三維記憶體串陣列
WO2024091179A1 (en) * 2022-10-28 2024-05-02 National University Of Singapore A vertical channel-all-around metal-antiferroelectric-metal-insulator-semiconductor field effect transistor

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10212962B4 (de) * 2002-03-22 2007-11-29 Qimonda Ag Halbleiterspeicherzelle mit Zugriffstransistor auf der Grundlage eines organischen Halbleitermaterials und Halbleiterspeichereinrichtung
US9281044B2 (en) * 2013-05-17 2016-03-08 Micron Technology, Inc. Apparatuses having a ferroelectric field-effect transistor memory array and related method
US20160118404A1 (en) 2014-10-09 2016-04-28 Haibing Peng Three-dimensional non-volatile ferroelectric random access memory
US10056400B2 (en) 2015-09-08 2018-08-21 Toshiba Memory Corporation Stacked semiconductor device
CN105304638A (zh) * 2015-11-16 2016-02-03 上海新储集成电路有限公司 一种三维相变存储器结构及制造方法
TWI582964B (zh) * 2015-12-30 2017-05-11 旺宏電子股份有限公司 記憶體元件及其製作方法
US9859298B1 (en) * 2016-06-23 2018-01-02 Sandisk Technologies Llc Amorphous silicon layer in memory device which reduces neighboring word line interference
US10056463B2 (en) * 2016-06-30 2018-08-21 United Microelectronics Corp. Transistor and manufacturing method thereof
JP6758124B2 (ja) * 2016-08-29 2020-09-23 富士通セミコンダクターメモリソリューション株式会社 ３次元積層チェーン型メモリ装置の製造方法
KR101872122B1 (ko) * 2016-11-25 2018-06-27 연세대학교 산학협력단 3 차원 강유전체 메모리 소자 및 이의 제조 방법
KR20180106661A (ko) * 2017-03-21 2018-10-01 에스케이하이닉스 주식회사 강유전성 메모리 소자 및 그 제조 방법
US11107919B2 (en) * 2017-08-31 2021-08-31 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device including ferroelectric layer having columnar-shaped crystals
US10374041B2 (en) * 2017-12-21 2019-08-06 International Business Machines Corporation Field effect transistor with controllable resistance
US10937904B2 (en) * 2017-12-27 2021-03-02 Micron Technology, Inc. Programmable charge-storage transistor, an array of elevationally-extending strings of memory cells, and a method of forming an array of elevationally-extending strings of memory cells
US10950663B2 (en) * 2018-04-24 2021-03-16 Micron Technology, Inc. Cross-point memory array and related fabrication techniques
US11114564B2 (en) * 2018-08-21 2021-09-07 Taiwan Semiconductor Manufacturing Co., Ltd. Ferroelectric MFM inductor and related circuits
US10903332B2 (en) * 2018-08-22 2021-01-26 International Business Machines Corporation Fully depleted SOI transistor with a buried ferroelectric layer in back-gate
US10651182B2 (en) * 2018-09-28 2020-05-12 Intel Corporation Three-dimensional ferroelectric NOR-type memory
US11043496B2 (en) * 2018-12-18 2021-06-22 Micron Technology, Inc. Thin film transistors and related fabrication techniques
KR102608912B1 (ko) * 2018-12-27 2023-12-04 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
US10825831B1 (en) * 2019-06-28 2020-11-03 Intel Corporation Non-volatile memory with storage nodes having a radius of curvature
US11411025B2 (en) * 2019-10-23 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D ferroelectric memory
US11114534B2 (en) * 2019-12-27 2021-09-07 Sandisk Technologies Llc Three-dimensional nor array including vertical word lines and discrete channels and methods of making the same

Also Published As

Publication number Publication date
US11171157B1 (en) 2021-11-09
TWI782510B (zh) 2022-11-01
KR20210135915A (ko) 2021-11-16
US11925030B2 (en) 2024-03-05
US20240172449A1 (en) 2024-05-23
KR102414883B1 (ko) 2022-07-01
US20210351191A1 (en) 2021-11-11
CN113178455A (zh) 2021-07-27
DE102020113612A1 (de) 2021-11-11
US20220059549A1 (en) 2022-02-24

Similar Documents

Publication Publication Date Title
TWI782510B (zh) 記憶體裝置及其形成方法
TWI807221B (zh) 記憶體裝置及其形成方法
US9305924B2 (en) Semiconductor device having gate electrode embedded in gate trench
KR20200037087A (ko) 개선된 강유전체 랜덤 액세스 메모리(FeRAM)에 관한 방법 및 구조
US11581337B2 (en) Three-dimensional memory device and manufacturing method thereof
US11532343B2 (en) Memory array including dummy regions
TW202201405A (zh) 記憶體陣列及其製造方法
TWI763347B (zh) 三維記憶體裝置及其形成方法
US20230063038A1 (en) Memory Device and Method of Forming Thereof
CN113178455B (zh) 存储器器件和用于形成存储器器件的方法
TW202145513A (zh) 記憶體元件
TW202145441A (zh) 三維記憶體元件及其製造方法
TW202218136A (zh) 鐵電隨機存取記憶體元件及其形成方法
CN112701161B (zh) 存储器器件及其形成方法
TWI785508B (zh) 積體電路裝置
US20230422479A1 (en) Semiconductor device
US20230309314A1 (en) 3d ferroelectric memory devices
KR20240027472A (ko) 반도체 메모리 장치 및 이의 제조 방법
TW202306123A (zh) 三維及式快閃記憶體及其形成方法
TW202215642A (zh) 積體電路裝置
KR20240045527A (ko) 반도체 장치 및 그 제조 방법
CN117794239A (zh) 半导体结构和半导体结构的制造方法