DE102020113612A1 - Herstellungsverfahren einer mfmis-speichervorrichtung - Google Patents

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Abstract

Verschiedene Ausführungsformen der vorliegenden Anmeldung betreffen ein Metall-Ferroelektrik-Metall-Isolator-Halbleiter-Speichervorrichtung (MFMIS-Speichervorrichtung) und ein Verfahren zur Herstellung der MFMIS-Speichervorrichtung. Gemäß einigen Ausführungsformen der MFMIS-Speichervorrichtung sind ein erster Source/Drain-Bereich und ein zweiter Source/Drain-Bereich vertikal gestapelt. Eine innere Gateelektrode und ein Halbleiterkanal liegen über dem ersten Source/Drain-Bereich und unter dem zweiten Source/Drain-Bereich. Der Halbleiterkanal erstreckt sich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich, und die innere Gateelektrode ist elektrisch schwebend. Eine dielektrische Gateschicht liegt zwischen der inneren Gateelektrode und dem Halbleiterkanal und grenzt daran. Eine Steuergateelektrode liegt auf der Seite der inneren Gateelektrode gegenüber dem Halbleiterkanal und ist unbedeckt von dem zweiten Source/Drain-Bereich. Eine ferroelektrische Schicht liegt zwischen der Steuergateelektrode und der inneren Gateelektrode und grenzt daran.

Description

  • TECHNISCHER HINTERGRUND
  • Zweidimensionale (2D) Speicherarrays sind in elektronischen Vorrichtungen weit verbreitet und können beispielsweise NOR-Flashspeicherarrays, NAND-Flashspeicherarrays, DRAM-Arrays und so weiter umfassen. Allerdings stoßen 2D-Speicherarrays an Skalierungsgrenzen und damit auch an Grenzen der Speicherdichte. Dreidimensionale (3D) Speicherarrays sind ein vielversprechender Kandidat für die Erhöhung der Speicherdichte und können beispielsweise 3D-NAND-Flashspeicherarrays, 3D-NOR-Flashspeicherarrays usw. aufweisen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
    • 1A-1C veranschaulichen verschiedene Ansichten einiger Ausführungsformen einer MFMIS-Speicherzelle.
    • 2A-2C veranschaulichen verschiedene Ansichten einiger Ausführungsformen eines dreidimensionalen (3D) Speicherarrays aufweisend MFMIS-Speicherzellen wie in 1A-1C eingerichtet.
    • 3A-3E veranschaulichen Querschnittsansichten verschiedener alternativer Ausführungsformen des 3D-Speicherarrays der 2A-2C.
    • 4A-4C veranschaulichen verschiedene Ansichten einiger Ausführungsformen einer integrierten Schaltung (IC) aufweisend das 3D-Speicherarray der 2A-2C.
    • 5 veranschaulicht eine perspektivische Ansicht einiger Ausführungsformen eines Paares benachbarter Zeilen in dem 3D-Speicherarray der 4A-4C.
    • 6A und 6B veranschaulichen Querschnittsansichten einiger alternativer Ausführungsformen der IC der 4A-4C, in welchen Wortleitungen an einer Unterseite des 3D-Speicherarrays und an einer Oberseite des 3D-Speicherarrays liegen.
    • 7A und 7B veranschaulichen Querschnittsansichten einiger alternativer Ausführungsformen der IC der 6A-6C.
    • 8A und 8B bis 15A und 15B, 16A-16, 17A und 17B veranschaulichen eine Reihe von Ansichten einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC aufweisend ein 3D-Speicherarray von MFMIS-Speicherzellen.
    • 18 veranschaulicht ein Blockdiagramm einiger Ausführungsformen des Verfahrens von 8A und 8B bis 15A und 15B, 16A-16C, 17A und 17B.
    • 19A und 19B bis 24A und 24B, 25A-25C, 26A und 26B veranschaulichen eine Reihe von Ansichten einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC aufweisend ein 3D-Speicherarray von MFMIS-Speicherzellen, in welchen Wortleitungen an einer Unterseite des 3D-Speicherarrays und an einer Oberseite des 3D-Speicherarrays liegen.
    • 27 zeigt ein Blockdiagramm einiger Ausführungsformen der Verfahren von 19A und 19B durch 24A und 24B, 25A-25C und 26A und 26B.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Offenbarung bietet viele verschiedene Ausführungsformen oder Beispiele für die Umsetzung verschiedener Merkmale dieser Offenbarung. Zur Vereinfachung der vorliegenden Offenbarung werden im Folgenden spezifische Beispiele für Komponenten und Anordnungen beschrieben. Es handelt sich dabei freilich nur um Beispiele, die nicht einschränkend sein sollen. Beispielsweise kann die Bildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt gebildet werden, und kann auch Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal gebildet sein können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Ferner können Bezugszeichen in den verschiedenen Beispielen in der vorliegenden Offenbarung wiederholt werden. Diese Wiederholung dient dem Zweck der Einfachheit und Klarheit und schreibt an sich keine Beziehung zwischen den verschiedenen Ausführungsformen und/oder Konfigurationen vor, die hierin diskutiert sind.
  • Ferner können hier der Einfachheit halber räumlich relative Begriffe wie „unten“, „unter“, „abwärts“, „oben“, „über“, „aufwärts“ und dergleichen verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem oder mehreren anderen Elementen oder Merkmal(en) wie in den Zeichnungen dargestellt zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Zeichnungen dargestellten Ausrichtung verschiedene Ausrichtungen der Vorrichtung in Benutzung oder Betrieb umfassen. Das Vorrichtung kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die hier verwendeten räumlich relativen Deskriptoren können ebenfalls entsprechend interpretiert werden.
  • In einigen Ausführungsformen weist eine dreidimensionale Speichervorrichtung (3D-Speichervorrichtung) mehrere Metall-Ferroelektrik-Isolator-Halbleiter-Speicherzellen (MFIS-Speicherzellen), die mehrere Speicheranordnungen in verschiedenen Höhen definieren. Gemäß einigen Ausführungsformen einer MFIS-Speicherzelle in der 3D-Speichervorrichtung sind ein erster Source/Drain-Bereich, ein Halbleiterkanal und ein zweiter Source/Drain-Bereich vertikal gestapelt und definieren eine gemeinsame Seitenwand. Eine Steuergateelektrode, eine ferroelektrische Schicht und eine Gatedielektrikumschicht erstrecken sich vertikal durch die mehreren Speicheranordnungen entlang der gemeinsamen Seitenwand. Die Gatedielektrikumschicht liegt zwischen der ferroelektrischen Schicht und dem Halbleiterkanal und grenzt an diese an, und die ferroelektrische Schicht liegt zwischen der Steuergateelektrode und der Gatedielektrikumschicht und grenzt an diese an.
  • Während Programmier- und Löschvorgänge werden Programm- und Löschspannungen mit entgegengesetzten Polaritäten über der ferroelektrischen Schicht und die dielektrische Gateschicht angelegt. Die Programmier- und Löschspannungen ändern die Polarität der ferroelektrischen Schicht zwischen einem programmierten und einem gelöschten Zustand, so dass ein Datenbit durch die Polarität dargestellt werden kann. Ferner kann die MFIS-Speicherzelle während Programmier- und Löschvorgänge als ein erster Parallelplattenkondensator und ein zweiter Parallelplattenkondensator modelliert werden, die elektrisch in Reihe geschaltet sind und der ferroelektrischen Schicht und der Gatedielektrikumschicht entsprechen.
  • Eine Herausforderung bei der MFIS-Speicherzelle besteht darin, dass die ferroelektrische Schicht und die Gatedielektrikumschicht die gleichen parallelen Platten (beispielsweise die Steuergateelektrode und den Halbleiterkanal) teilen und somit die gleiche Kondensatorfläche aufweisen können. Die Kondensatorfläche entspricht dem überlappenden Gebiet zwischen der Steuergateelektrode und dem Halbleiterkanal. Ferner kann die ferroelektrische Schicht eine höhere Dielektrizitätskonstante aufweisen als die Gatedielektrikumschicht. Beispielsweise kann die ferroelektrische Schicht eine Dielektrizitätskonstante von größer als etwa 20 oder einen anderen angesichts der verfügbaren Materialien geeigneten Wert aufweisen, während die Gatedielektrikumschicht eine Dielektrizitätskonstante von etwa 3,9 bis 15 oder einen anderen Wert aufweisen kann, der für hohe Zuverlässigkeit und einen hohen zeitabhängigen dielektrischen Durchschlag (time-dependent dielectric breakdown, TDDB) geeignet ist.
  • Für ein Paar von elektrisch in Reihe geschalteten Parallelplattenkondensatoren ist das Verhältnis der elektrischen Felder gleich dem Kehrwert des Verhältnisses von Dielektrizitätskonstanten mal dem Kehrwert des Verhältnisses der Kondensatorflächen. Mit anderen Worten: E1/E2 = (k2 * A2) / (k1 * A1), wobei E für das elektrische Feld, k für die Dielektrizitätskonstante, A für die Kondensatorfläche und der Index einen bestimmten Kondensator bezeichnet. Daher können die Gatedielektrikumschicht und die ferroelektrische Schicht ein hohes elektrisches Feld und ein niedriges elektrisches Feld während der Programmier- und Löschvorgänge aufweisen, aufgrund der gleichen Kondensatorflächen und der höheren Dielektrizitätskonstante an der ferroelektrischen Schicht.
  • Aufgrund des niedrigen elektrischen Feldes über der ferroelektrischen Schicht schaltet die Polarisation der ferroelektrischen Schicht während Programmier- und Löschvorgänge schwach um. Folglich ist die Differenz zwischen den Ausleseströmen entsprechend dem programmierten und dem gelöschten Zustand der ferroelektrischen Schicht gering (beispielsweise das Speicherfenster ist klein). Ferner können die Programmier- und Löschspannungen aufgrund des niedrigen elektrischen Feldes hoch sein, was zu einem hohen Stromverbrauch führen kann. Aufgrund des hohen elektrischen Feldes an der Gatedielektrikumschicht ist die Belastung der Gatedielektrikumschicht hoch. Dies wiederum verschlechtert die Zuverlässigkeit der Gatedielektrikumschicht und des TDDB der Gatedielektrikumschicht. Somit verringern das niedrige elektrische Feld über der ferroelektrischen Schicht und das hohe elektrische Feld an der Gatedielektrikumschicht die Lebensdauer der MFIS-Speicherzelle und die Retention der MFIS-Speicherzelle.
  • Verschiedene Ausführungsformen der vorliegenden Anwendung betreffen eine Metall-Ferroelektrik-Metall-Isolator-Halbleiter-Speichervorrichtung (MFMIS-Speichervorrichtung) sowie ein Verfahren zur Herstellung der MFMIS-Speichervorrichtung. Es ist zu beachten, dass, obwohl MFMIS für Metall-Ferroelektrik-Metall-Isolator-Halbleiter steht, dotiertes Polysilizium und andere geeignete leitende Materialien anstelle von Metall verwendet werden können. Gemäß einigen Ausführungsformen der MFMIS-Speichervorrichtung sind ein erster Source/Drain-Bereich und ein zweiter Source/Drain-Bereich vertikal gestapelt. Eine innere Gateelektrode und ein Halbleiterkanal liegen über dem ersten Source/Drain-Bereich und unter dem zweiten Source/Drain-Bereich. Der Halbleiterkanal erstreckt sich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich, und die innere Gateelektrode ist elektrisch schwebend (floating). Eine dielektrische Gateschicht liegt zwischen der inneren Gateelektrode und dem Halbleiterkanal und grenzt an diese. Eine Steuergateelektrode liegt auf der Seite der inneren Gateelektrode, die dem Halbleiterkanal gegenüberliegt, und ist unbedeckt von dem zweiten Source/Drain-Bereich. Eine ferroelektrische Schicht liegt zwischen der Steuergateelektrode und der inneren Gateelektrode und grenzt an diese an.
  • Während Programm- und Löschvorgänge kann die MFMIS-Speicherzelle als ein erster Parallelplattenkondensator und ein zweiter Parallelplattenkondensator modelliert werden, die elektrisch in Reihe geschaltet sind und der ferroelektrischen Schicht und der Gatedielektrikumschicht entsprechen. Die Steuergateelektrode und die innere Gateelektrode definieren parallele Platten des ersten Kondensators, und die innere Gateelektrode und der Halbleiterkanal definieren parallele Platten des zweiten Kondensators. Daher entspricht die Kondensatorfläche der ferroelektrischen Schicht der Überlappung zwischen der Steuergateelektrode und der inneren Gateelektrode, während die Kondensatorfläche der Gatedielektrikumschicht der Überlappung zwischen der inneren Gateelektrode und dem Halbleiterkanal entspricht. Aufgrund der inneren Gateelektrode weisen der erste Parallelplattenkondensator und der zweite Parallelplattenkondensator jeweils einen unterschiedlichen Satz von Parallelplatten auf und können daher unterschiedliche Kondensatorflächen aufweisen. Falls die innere Gateelektrode weggelassen würde, hätten der erste Parallelplattenkondensator und der zweite Parallelplattenkondensator die gleichen parallelen Platten und somit die gleichen Kondensatorflächen.
  • Wie vorstehend erläutert ist bei einem Paar von elektrisch in Reihe geschalteten Parallelplattenkondensatoren das Verhältnis elektrischer Felder gleich dem Kehrwert des Verhältnisses der Dielektrizitätskonstanten mal dem Kehrwert des Verhältnisses der Kondensatorflächen. Die Anpassung der elektrischen Felder über der ferroelektrischen Schicht und der Gatedielektrikumschicht mittels Dielektrizitätskonstanten kann aufgrund von Beschränkungen durch Material schwierig sein. Hingegen kann die Anpassung der elektrischen Felder über die ferroelektrische Schicht und die Gatedielektrikumschicht mittels der Kondensatorfläche während der Bildung der MFMIS-Speicherzelle durch Anpassung der Abmessungen der Steuergateelektrode, der inneren Gateelektrode und des Halbleiterkanals erzielt werden. Daher können die Abmessungen so angepasst werden, dass das elektrische Feld über der ferroelektrischen Schicht hoch und das elektrische Feld über der Gatedielektrikumschicht niedrig ist.
  • Da die ferroelektrische Schicht ein hohes elektrisches Feld aufweisen kann, kann die Polarisation der ferroelektrischen Schicht während Programmier- und Löschvorgänge stark umschalten. Folglich kann die Differenz zwischen Ausleseströmen in dem programmierten und dem gelöschten Zustand der ferroelektrischen Schicht groß sein (beispielsweise das Speicherfenster kann groß sein). Da die ferroelektrische Schicht ein hohes elektrisches Feld aufweisen kann, können die Programmier- und Löschspannungen niedrig sein und somit kann der Stromverbrauch niedrig sein. Wegen des niedrigen elektrischen Feldes an der Gatedielektrikumschicht kann die Belastung der Gatedielektrikumschicht gering sein. Dies wiederum kann die Zuverlässigkeit der Gatedielektrikumschicht und der TDDB der Gatedielektrikumschicht verbessern. Somit kann eine Anpassung der Abmessungen der Steuergateelektrode und der inneren Gateelektrode die Lebensdauer der MFMIS-Speicherzelle und die Retention der MFMIS-Speicherzelle verbessern.
  • Mit Bezug auf 1A-1C werden verschiedene Ansichten 100A-100C von einigen Ausführungsformen einer MFMIS-Speicherzelle 102 bereitgestellt. 1A entspricht einer Querschnittsansicht 100A entlang der Linie A in 1C, während 1B einer Querschnittsansicht 100B entlang der Linie B in 1C entspricht. Ferner entspricht 1C einer Draufsicht 100C. Die MFMIS-Speicherzelle 102 kann beispielsweise ein MFMIS-Feldeffekttransistor (FET) oder eine andere geeignete Halbleitervorrichtung mit einem MFMIS-Stapel sein oder eine solche aufweisen.
  • Ein Halbleiterkanal 104, eine Gatedielektrikumschicht 106 und eine innere Gateelektrode 108 liegen über einem unteren Source/Drain-Bereich 110l und unter einem oberen Source/Drain-Bereich 110u. Der Halbleiterkanal 104, die dielektrische Gateschicht 106, die innere Gateelektrode 108, der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u definieren eine gemeinsame Seitenwand 112, die einer Steuergateelektrode 114 und einer ferroelektrischen Schicht 116 gegenüberliegt. In einigen Ausführungsformen ist die gemeinsame Seitenwand 112 flach und/oder glatt. Die Steuergateelektrode 114 und die ferroelektrische Schicht 116 erstrecken sich entlang der gemeinsamen Seitenwand 112 von einer unteren Fläche des unteren Source/Drain-Bereichs 110l bis zu einer oberen Fläche des oberen Source/Drain-Bereichs 110u.
  • Die ferroelektrische Schicht 116 trennt die Steuergateelektrode 114 von der gemeinsamen Seitenwand 112 und weist eine Polarität auf, die ein Datenbit repräsentiert. Während Programmier- und Löschvorgänge werden der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u elektrisch parallel geschaltet und als Proxy für den Halbleiterkanal 104 verwendet. Eine Programmspannung wird von der Steuergateelektrode 114 an den Halbleiterkanal 104 angelegt (beispielsweise über den unteren Source/Drain-Bereich 110l und den oberen Source/Drain-Bereich 110u), um die Polarität auf einen programmierten Zustand einzustellen. Ferner wird eine Löschspannung mit einer der Programmspannung entgegengesetzten Polarität von der Steuergateelektrode 114 an den Halbleiterkanal 104 angelegt (beispielsweise über den unteren Source/Drain-Bereich 110l und den oberen Source/Drain-Bereich 110u), um die Polarität auf einen gelöschten Zustand einzustellen. Der programmierte Zustand kann beispielsweise eine binäre „1“ darstellen, während der gelöschte Zustand beispielsweise eine binäre „0“ darstellen kann, oder umgekehrt.
  • Die ferroelektrische Schicht 116 schirmt ein von der Steuergateelektrode 114 erzeugtes elektrisches Feld so ab, dass die MFMIS-Speicherzelle 102 eine programmierte Schwellenspannung aufweist, wenn die Polarität in dem programmierten Zustand ist, und eine gelöschte Schwellenspannung aufweist, wenn die Polarität in dem gelöschten Zustand ist. Daher wird die Steuergateelektrode 114 während der Lesevorgänge mit einer Lesespannung zwischen der programmierten Schwellenspannung und der gelöschten Schwellenspannung vorgespannt und der Widerstand des Halbleiterkanals 104 wird gemessen. Je nachdem, ob der Halbleiterkanal 104 leitend ist, ist die Polarität entweder in dem programmierten oder dem gelöschten Zustand.
  • Da der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u während Programmier- und Löschvorgänge elektrisch parallel geschaltet sind, kann die MFMIS-Speicherzelle 102 als ein Metall-Isolator-Halbleiter-Parallelplattenkondensator (MIS-Parallelplattenkondensator) CMIS (kurz für MIS-Kondensator) und ein ferroelektrischer Parallelplattenkondensator CFE (kurz für ferroelektrischen Kondensator) modelliert werden, die während Programmier- und Löschvorgänge elektrisch in Reihe geschaltet sind. Die innere Gateelektrode 108 und der Halbleiterkanal 104 definieren jeweils parallele Platten des MIS-Kondensators CMIS , die parallel zur Querschnittsansicht 100B in 1B verlaufen, und die Gatedielektrikumschicht 106 definiert einen Isolator des MIS-Kondensators CMIS . In einigen Ausführungsformen definiert eine Grenzflächenschicht (nicht abgebildet) auf dem Halbleiterkanal 104 zwischen der Gatedielektrikumschicht 106 und dem Halbleiterkanal 104 ebenfalls den Isolator des MIS-Kondensators CMIS . Ferner definieren die innere Gateelektrode 108 und die Steuergateelektrode 114 parallele Platten des ferroelektrischen Kondensators CFE , die parallel zu der Querschnittsansicht 100B in 1B verlaufen, und die ferroelektrische Schicht 116 definiert einen Isolator des ferroelektrischen Kondensators CFE .
  • Eine Kondensatorfläche eines Parallelplattenkondensators entspricht der Überlappung zwischen gegenüberliegenden Oberflächen der parallelen Platten, wenn die gegenüberliegenden Flächen auf eine zweidimensionale (2D) Ebene projiziert werden, die parallel zu den gegenüberliegenden Flächen liegt. Daher entspricht die Kondensatorfläche des MIS-Kondensators CMIS der Überlappung zwischen gegenüberliegenden Oberflächen der inneren Gateelektrode 108 und des Halbleiterkanals 104, wenn die gegenüberliegenden Oberflächen auf eine zweidimensionale (2D) Ebene projiziert werden, die parallel zu den gegenüberliegenden Oberflächen liegt. In ähnlicher Weise entspricht die Kondensatorfläche des ferroelektrischen Kondensators CFE der Überlappung zwischen gegenüberliegenden Oberflächen und der inneren Gateelektrode 108 und der Steuergateelektrode 114, wenn die gegenüberliegenden Oberflächen auf eine 2D-Ebene projiziert werden, die parallel zu den gegenüberliegenden Oberflächen liegt.
  • Aufgrund der inneren Gateelektrode 108 können der ferroelektrische Kondensator CFE und der MIS-Kondensator CMIS unterschiedliche Kondensatorflächen aufweisen. Falls die innere Gateelektrode 108 weggelassen würde, würden der ferroelektrische Kondensator CFE und der MIS-Kondensator CMIS die gleichen parallelen Platten gemeinsam nutzen und daher die gleichen Kondensatorflächen aufweisen. Ferner kann die MFMIS-Speicherzelle 102, wie nachstehend beschrieben, durch ein Verfahren gebildet werden, bei dem eine Breite Wcg der Steuergateelektrode 114 und eine Breite Wig der inneren Gateelektrode 108 unabhängig voneinander definiert werden können. Dies wiederum ermöglicht die Anpassung der Kondensatorflächen des ferroelektrischen Kondensators CFE und des MIS-Kondensators CMIS .
  • Da der ferroelektrische Kondensator CFE und der MIS-Kondensator CMIS elektrisch in Reihe geschaltet sind, ist ein Verhältnis der elektrischen Felder (beispielsweise EFE/EMIS) für den ferroelektrischen Kondensator CFE und den MIS-Kondensator CMIS gleich dem Kehrwert des Verhältnisses der Dielektrizitätskonstanten (beispielsweise kMIS/kFE) mal dem Kehrwert des Verhältnisses der Kondensatorflächen (beispielsweise AMIS/AFE). Mit anderen Worten gilt: EFE/EMIS = (kMIS * AMIS) / (kFE * AFE), wobei E für das elektrische Feld, k für die Dielektrizitätskonstante, A für die Kondensatorfläche und der Index für einen bestimmten Kondensator (beispielsweise CFE oder CMIS ) steht. Somit kann das Verhältnis der elektrischen Felder durch das Verhältnis der Dielektrizitätskonstanten und/oder das Verhältnis der Kondensatorflächen angepasst werden.
  • Eine Dielektrizitätskonstante ist ein materialabhängiger Parameter, so dass Einschränkungen durch das Material die Möglichkeit einschränken können, das Verhältnis der elektrischen Felder (beispielsweise EFE/EMIS) basierend auf dem Verhältnis der Dielektrizitätskonstanten (beispielsweise kMIS/kFE) anzupassen. Beispielsweise kann die ferroelektrische Schicht 116 eine Dielektrizitätskonstante von größer als etwa 20 oder einen anderen angesichts der verfügbaren Materialien geeigneten Wert aufweisen, während die GateDielektrikumschicht 106 eine Dielektrizitätskonstante von etwa 3,9 bis 15 oder einen anderen Wert aufweisen kann, der für hohe Zuverlässigkeit und eine hohe TDDB geeignet ist. Wie vorstehend erläutert können die Kondensatorflächen allerdings durch ein Verfahren zur Bildung der MFMIS-Speicherzelle 102 angepasst werden. Daher kann das Verhältnis der elektrischen Felder (beispielsweise EFE/EMIS) während der Verfahren zur Bildung der MFMIS-Speicherzelle 102 auf der Grundlage des Verhältnisses der Kondensatorflächen (beispielsweise AMIS/AFE) angepasst werden.
  • Da das Verhältnis der elektrischen Felder (beispielsweise EFE/EMIS) während des Verfahrens zur Bildung der MFMIS-Speicherzelle 102 angepasst werden kann, kann die ferroelektrische Schicht 116 ein hohes elektrisches Feld während Programmier- und Löschvorgänge aufweisen, während die dielektrische Gateschicht 106 ein niedriges elektrisches Feld während Programmier- und Löschvorgänge aufweisen kann. Ferner kann die ferroelektrische Schicht 116 einen hohen Spannungsabfall während Programmier- und Löschvorgänge aufweisen, während die dielektrische Gateschicht 106 einen niedrigen Spannungsabfall während Programmier- und Löschvorgänge aufweisen kann. Da die ferroelektrische Schicht 116 ein hohes elektrisches Feld aufweisen kann, kann die Polarisation der ferroelektrischen Schicht 116 während Programmier- und Löschvorgänge stark umschalten. Folglich kann die Differenz zwischen den Ausleseströmen in dem programmierten Zustand und dem gelöschten Zustand der ferroelektrischen Schicht 116 groß sein (beispielsweise das Speicherfenster kann groß sein). Da die ferroelektrische Schicht 116 ein hohes elektrisches Feld aufweisen kann, können die Programmier- und Löschspannungen niedrig sein und somit kann der Stromverbrauch niedrig sein. Da die Gatedielektrikumschicht 106 ein niedriges elektrisches Feld aufweisen kann, kann die Belastung der Gatedielektrikumschicht 106 gering sein. Dies wiederum kann die Zuverlässigkeit der Gatedielektrikumschicht 106 und der TDDB der Gatedielektrikumschicht 106 verbessern. Somit kann die Lebensdauer der MFMIS-Speicherzelle 102 und die Retention der MFMIS-Speicherzelle 102 verbessert werden.
  • Mit Bezug auf 1B überlappt die innere Gateelektrode 108 den Halbleiterkanal 104 vollständig, so dass ein Oberflächenbereich der inneren Gateelektrode 108 die Kondensatorfläche des MIS-Kondensators CMIS definiert. Ferner ist eine Höhe Hig der inneren Gateelektrode 108 kleiner als eine Höhe Hcg der Steuergateelektrode 114 und die Breite Wcg der Steuergateelektrode 114 ist kleiner als die Breite Wig der inneren Gateelektrode 108, so dass die Kondensatorfläche des ferroelektrischen Kondensators CFE durch die Breite Wcg der Steuergateelektrode 114 und die Höhe Hig der inneren Gateelektrode 108 begrenzt wird. Somit weisen der MIS-Kondensator CMIS und der ferroelektrische Kondensator CFE die gleiche Kondensatorflächenhöhe auf, und der ferroelektrische Kondensator CFE weist eine geringere Kondensatorflächenbreite als der MIS-Kondensator CMIS auf.
  • Da der ferroelektrische Kondensator und der MIS-Kondensator die gleiche Kondensatorflächenhöhe aufweisen, kann das Verhältnis der elektrischen Felder (beispielsweise EFE/EMIS) vereinfacht und gleich (kMIS * WMIS ) / (kFE * WFE ) sein, wobei WFE die Breite Wcg der Steuergateelektrode 114 und WMIS die Breite Wig der inneren Gateelektrode 108 ist. Da der MIS-Kondensator CMIS und der ferroelektrische Kondensatoren CFE die gleichen Kondensatorflächenhöhen aufweisen und der ferroelektrische Kondensator CFE eine geringere Kondensatorflächenbreite als der MIS-Kondensator CMIS aufweist, ist die Kondensatorfläche des ferroelektrischen Kondensators CFE außerdem kleiner als die Kondensatorfläche des MIS-Kondensators CMIS . Daher begünstigt das Verhältnis der Kondensatorflächen (beispielsweise AMIS/AFE) ein höheres elektrisches Feld an der ferroelektrischen Schicht 116 als an der Gatedielektrikumschicht 106. Wie vorstehend erläutert erhöht ein höheres elektrisches Feld an der ferroelektrischen Schicht 116 die Lebensdauer der MFMIS-Speicherzelle 102 und die Retention der MFMIS-Speicherzelle 102.
  • Mit Bezug im Allgemeinen auf 1A-1C erstreckt sich der Halbleiterkanal 104 von dem unteren Source/Drain-Bereich 110l bis zu dem oberen Source/Drain-Bereich 110u. Ferner ist der Halbleiterkanal 104 um Ecken der Gatedielektrikumschicht 106 gewickelt, von einer Seitenwand der Gatedielektrikumschicht 106 zu einer oberen Oberfläche der Gatedielektrikumschicht 106 und einer unteren Oberfläche der Gatedielektrikumschicht 106. In einigen Ausführungsformen weist der Halbleiterkanal 104 ein umgekehrtes C-förmiges Profil auf. Andere geeignete Profile sind jedoch möglich. Der Halbleiterkanal 104 kann beispielsweise dotiert oder undotiert sein und kann beispielsweise Polysilizium und/oder ein oder mehrere andere geeignete Halbleitermaterialien sein oder enthalten.
  • Der untere Source/Drain-Bereiche 110l und der obere Source/Drain-Bereich 110u sind dotiert und können beispielsweise Polysilizium und/oder andere geeignete Halbleitermaterialien sein oder enthalten. In einigen Ausführungsformen sind, oder enthalten, der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u dotiertes Polysilizium mit einem ersten Dotierungstyp, und der Halbleiterkanal 104 ist, oder enthält, dotiertes Polysilizium mit einem zweiten, dem ersten Dotierungstyp entgegengesetzten Dotierungstyp. In einigen anderen Ausführungsformen sind, oder enthalten, der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u dotiertes Polysilizium, und der Halbleiterkanal 104 ist undotiertes Polysilizium.
  • Die Gatedielektrikumschicht 106 ist um Ecken der inneren Gateelektrode 108 gewickelt, von einer Seitenwand der inneren Gateelektrode 108 und zu einer oberen Fläche der inneren Gateelektrode 108 und einer unteren Fläche der inneren Gateelektrode 108. In einigen Ausführungsformen weist die Gatedielektrikumschicht 106 ein umgekehrtes C-förmiges Profil auf. Andere geeignete Profile sind jedoch möglich. Die Gatedielektrikumschicht 106 kann beispielsweise Siliziumoxid (beispielsweise SiO2), Siliziumnitrid (beispielsweise Si3N4), Siliziumoxynitrid (beispielsweise SiON), Aluminiumoxid (z.B, Al2O3), Hafniumoxid (beispielsweise HfO2), Lanthanoxid (beispielsweise La2O3), Zirkoniumoxid (beispielsweise ZrO2), einige andere geeignete Dielektrika oder eine beliebige Kombination der Vorgenannten enthalten.
  • In einigen Ausführungsformen weist die Gatedielektrikumschicht 106 eine Dielektrizitätskonstante auf, die kleiner als diejenige der ferroelektrischen Schicht 116 ist, so dass das Verhältnis der Dielektrizitätskonstanten (beispielsweise kMIS/kFE) ein höheres elektrisches Feld an der Gatedielektrikumschicht 106 als an der ferroelektrischen Schicht 116 während Programm- und Löschvorgänge begünstigt. Wie vorstehend erläutert, kann dies die Lebensdauer und/oder die Retention der MFMIS-Speicherzelle 102 verschlechtern. Daher wird in einigen dieser Ausführungsformen das Verhältnis der Kondensatorflächen (beispielsweise AMIS/AFE) so angepasst, dass es dem Verhältnis der Dielektrizitätskonstanten (beispielsweise kMIS/kFE) entgegenwirkt, so dass die ferroelektrische Schicht 116 ein höheres elektrisches Feld während Programmier- und Löschvorgänge aufweist als die Gatedielektrikumschicht 106. In einigen Ausführungsformen ist, oder enthält, die Gatedielektrikumschicht 106 ein high-k-dielektrisches Material, das eine Dielektrizitätskonstante von mehr als etwa 3,9 oder einen anderen geeigneten Wert aufweist. In einigen Ausführungsformen weist die Gatedielektrikumschicht 106 eine Dielektrizitätskonstante von etwa 3,9 bis 15 oder einen anderen geeigneten Wert auf. Wenn die Dielektrizitätskonstante größer als etwa 15 oder ein anderer geeigneter Wert ist, kann der Leckstrom hoch sein und/oder die Zuverlässigkeit der Gatedielektrikumschicht 106 kann gering sein. Beispielsweise kann eine TDDB der Gatedielektrikumschicht 106 niedrig sein. Wenn die Dielektrizitätskonstante kleiner als etwa 3,9 oder ein anderer geeigneter Wert ist, kann das Verhältnis der Dielektrizitätskonstanten (beispielsweise kMIS/kFE) ein höheres elektrisches Feld an der Gatedielektrikumschicht 106 als an der ferroelektrischen Schicht 116 derart begünstigen, dass es schwierig sein kann, das höhere elektrische Feld mittels des Verhältnisses der Kondensatorflächen (beispielsweise AMIS/AFE) zu kompensieren.
  • Die innere Gateelektrode 108 ist elektrisch schwebend und kann beispielsweise Titannitrid, dotiertes Polysilizium (beispielsweise N+ oder P+), Tantalnitrid, Wolfram, ein anderes geeignetes leitfähiges Material oder eine Kombination der Vorgenannten sein oder enthalten. In einigen Ausführungsformen liegen die innere Gateelektrode 108, die Gatedielektrikumschicht 106 und der Halbleiterkanal 104 vollständig unter dem oberen Source/Drain-Bereich 110u und/oder vollständig über dem unteren Source/Drain-Bereich 110l.
  • Die Steuergateelektrode 114 und die ferroelektrische Schicht 116 liegen auf einer Seite der schwebenden Gateelektrode 108, die der Gatedielektrikumschicht 106 und dem Halbleiterkanal 104 gegenüberliegt. Ferner liegen die Steuergateelektrode 114 und die ferroelektrische Schicht 116 auf den Seiten des unteren Source/Drain-Bereichs 110l und des oberen Source/Drain-Bereichs 110u. Somit sind die Steuergateelektrode 114 und die ferroelektrische Schicht 116 nicht durch den obere Source/Drain-Bereich 110u bedeckt (unbedeckt von diesem). Die Steuergateelektrode 114 kann beispielsweise Titannitrid, dotiertes Polysilizium (beispielsweise N+ oder P+), Tantalnitrid, Wolfram, ein anderes geeignetes leitfähiges Material oder eine Kombination der Vorgenannten sein oder enthalten. Die ferroelektrische Schicht 116 kann beispielsweise Hafniumoxid (beispielsweise HfO2) sein oder enthalten, das dotiert ist mit: 1) Aluminium zu weniger als etwa 20 Atomprozent; 2) Silizium zu weniger als etwa 5 Atomprozent; 3) Zirkonium zu weniger als etwa 50 Atomprozent; 4) Lanthan zu weniger als etwa 50 Atomprozent; 5) Strontium zu weniger als etwa 50 Atomprozent; oder 5) einem anderen geeigneten Element. Zusätzlich oder alternativ kann die ferroelektrische Schicht 116 beispielsweise ein anderes geeignetes ferroelektrisches Material sein oder enthalten.
  • Die ferroelektrische Schicht 116, der Halbleiterkanal 104, die Gatedielektrikumschicht 106 und die innere Gateelektrode 108 weisen individuelle Dicken seitlich (beispielsweise in X-Richtung) innerhalb der Querschnittsansicht in 1A auf. Die ferroelektrische Schicht 116 kann beispielsweise eine individuelle Dicke von etwa 3 bis 15 nm aufweisen. Der Halbleiterkanal 104 kann beispielsweise eine individuelle Dicke von etwa 5 bis 7 nm oder eine andere geeignete Dicke aufweisen. Die Gatedielektrikumschicht 106 kann beispielsweise eine individuelle Dicke von etwa 1 bis 5 nm oder eine andere geeignete Dicke aufweisen. Die innere Gateelektrode 108 kann beispielsweise eine individuelle Dicke von etwa 4 bis 24 nm oder eine andere geeignete Dicke aufweisen. Der Halbleiterkanal 104, die Gatedielektrikumschicht 106 und die innere Gateelektrode 108 können beispielsweise zusammen eine Dicke von etwa 10 bis 30 nm aufweisen.
  • Eine dielektrische Struktur 118 umgibt die MFMIS-Speicherzelle 102. Die dielektrische Struktur 118 trennt den unteren Source/Drain-Bereich 110l und den oberen Source/Drain-Bereich 110u voneinander und trennt, wie nachfolgend gezeigt, die MFMIS-Speicherzelle 102 von anderen MFMIS-Speicherzellen, wenn die MFMIS-Speicherzelle 102 in ein Speicherarray integriert ist. Es ist zu beachten, dass ein Teil der dielektrischen Struktur 118, die den unteren Source/Drain-Bereich 110l und den obere Source/Drain-Bereich 110u voneinander trennt, auch als Source/Drain-Dielektrikumschicht bezeichnet werden kann. Die dielektrische Struktur 118 kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum sein oder enthalten.
  • Mit Bezug auf 2A-2C sind verschiedene Ansichten 200A-200C einiger Ausführungsformen eines 3D-Speicherarrays 202 bereitgestellt, die mehrere MFMIS-Speicherzellen 102 wie in 1A-1C eingerichtet aufweisen. 2A entspricht einer Querschnittsansicht 200A entlang der Linie A' in 2C. 2B entspricht einer Querschnittsansicht 200B entlang der Linie B' in 2C. 2C entspricht einer Draufsicht 200C entlang der Linie C in 2A und 2B. Das 3D-Speicherarray 202 kann beispielsweise eine hohe Speicherdichte sowie eine hohe Zuverlässigkeit (beispielsweise hohe Ausdauer und hohe Retention) für Anwendungen mit hoher Geschwindigkeit und geringem Stromverbrauch liefern.
  • Die MFMIS-Speicherzellen 102 sind in ein erstes Speicherarray 204a und ein zweites Speicherarray 204b gruppiert. Das erste Speicherarray 204a und das zweite Speicherarray 204b sind vertikal über einem dielektrischen Substrat 206 gestapelt, und das zweite Speicherarray 204b liegt über dem ersten Speicherarray 204a. Das erste Speicherarray 204a und das zweite Speicherarray 204b weisen das gleiche Layout auf und verfügen jeweils über 9 Zeilen und 8 Spalten. In alternativen Ausführungsformen können das erste Speicherarray 204a und das zweite Speicherarray 204b mehr oder weniger Zeilen und/oder mehr oder weniger Spalten aufweisen. Zwecks der Übersichtlichkeit sind die Zeilen und Spalten nicht mit einzelnen Bezugszeichen versehen. Es ist dennoch zu beachten, dass die Zeilen in X-Richtung verlaufen (beispielsweise seitlich in der Querschnittsansicht 200A von 2A), während die Spalten in Y-Richtung verlaufen (beispielsweise seitlich in der Querschnittsansicht 200B von 2B).
  • Mehrere Steuergateelektroden 114 und eine ferroelektrische Schicht 116 erstrecken sich durch das erste Speicherarray 204a und das zweite Speicherarray 204b und definieren teilweise die MFMIS-Speicherzellen 102. Ferner werden die Steuergateelektroden 114 und die ferroelektrische Schicht 116 von MFMIS-Speicherzellen in dem ersten Speicherarray 204a und von MFMIS-Speicherzellen in dem zweiten Speicherarray 204b gemeinsam genutzt. Beispielsweise kann sich jede MFMIS-Speicherzelle in dem ersten Speicherarray 204a eine Steuergateelektrode und die ferroelektrische Schicht 116 mit einer darüberliegenden MFMIS-Speicherzelle in dem zweiten Speicherarray 204b teilen. Die ferroelektrische Schicht 116 kann beispielsweise von mehreren MFMIS-Speicherzellen gemeinsam genutzt werden, weil die Polarisation der ferroelektrischen Schicht 116 auf eine MFMIS-Speicherzelle festgelegt wird, an der die Polarisation auftritt.
  • Die MFMIS-Speicherzellen 102 sind ferner in Paare 208 von benachbarten MFMIS-Speicherzellen (beispielsweise MFMIS-Paare 208) entlang jeweiliger Zeilen gruppiert. Die MFMIS-Speicherzellen in jedem der MFMIS-Paare 208 nutzen eine zugehörige der Steuergateelektroden 114 gemeinsam. Eine MFMIS-Speicherzelle auf der rechten Seite einer zugehörigen Steuergateelektrode ist wie in 1A-1C dargestellt und beschrieben. Eine MFMIS-Speicherzelle auf der linken Seite einer zugehörigen Steuergateelektrode ist wie in 1A-1C dargestellt und beschrieben mit der Ausnahme, dass 1A horizontal entlang der Z-Achse und 1C horizontal entlang der Y-Achse zu spiegeln sind. 1B bleibt gleich unabhängig davon, ob eine MFMIS-Speicherzelle auf der linken oder rechten Seite einer zugehörigen Steuergateelektrode liegt.
  • Die MFMIS-Paare 208 sind so angeordnet, dass ein MFMIS-Paar alle zwei Spalten entlang jeder Zeile und jede zweite Zeile entlang jeder Spalte auftritt. Ferner sind die MFMIS-Paare 208 entlang benachbarter Spalten und benachbarter Zeilen versetzt angeordnet, so dass sich ein Zwischenabstand (pitch) Py der MFMIS-Paare 208 in Y-Richtung über eine Zeile erstreckt und sich ein Abstand Px der MFMIS-Paare 208 in X-Richtung über zwei Spalten erstreckt. In einigen Ausführungsformen weisen die Steuergateelektroden 114 in der Y-Richtung individuelle Breiten Wcg auf, die weniger als etwa die Hälfte des Zwischenabstands Py in Y-Richtung betragen.
  • Mehrere Halbleiterkanäle 104, mehrere dielektrische Gateschichten 106, mehrere untere Source/Drain-Bereiche 110l und mehrere obere Source/Drain-Bereiche 110u definieren teilweise die MFMIS-Speicherzellen 102. Es ist zu beachten, dass „untere“ und „obere“ relativ zu den jeweiligen MFMIS-Speicherzellen 102 für den unteren Source/Drain-Bereich 110l und den oberen Source/Drain-Bereich 110u sind. Die Halbleiterkanäle 104, die dielektrischen Gateschichten 106 und der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u erstrecken sich demnach entlang der Spalten und werden von den MFMIS-Speicherzellen in den jeweiligen Spalten gemeinsam genutzt. Ein Halbleiterkanal kann beispielsweise von mehreren MFMIS-Speicherzellen gemeinsam genutzt werden, weil ein von einer MFMIS-Speicherzelle erzeugtes elektrisches Feld auf die MFMIS-Speicherzelle festgelegt ist. In alternativen Ausführungsformen sind die Halbleiterkanäle 104 und/oder die dielektrischen Gateschichten 106 individuell für die MFMIS-Speicherzellen 102 und werden daher nicht von MFMIS-Speicherzellen gemeinsam genutzt.
  • Mehrere innere Gateelektroden 108 definieren teilweise die MFMIS-Speicherzellen 102. Die inneren Gateelektroden 108 sind individuell für die MFMIS-Speicherzellen 102 und werden daher nicht von den MFMIS-Speicherzellen gemeinsam genutzt. In einigen Ausführungsformen sind die inneren Gateelektroden 108 entlang jeweiliger Spalten um einen Abstand Di voneinander getrennt, der weniger als etwa die Hälfte des Zwischenabstands Py in Y-Richtung beträgt.
  • Wie mit Bezug auf 1A-1C erläutert, können die inneren Gateelektroden 108 verwendet werden, um die elektrischen Felder über die dielektrische Gateschicht 106 und die ferroelektrische Gateschicht 116 anzupassen, so dass die ferroelektrischen Schichten 116 höhere elektrische Felder als die dielektrischen Gateschichten 106 während Programmier- und Löschvorgänge aufweisen. Beispielsweise können die inneren Gateelektroden 108 individuelle Breiten Wig größer als die individuellen Breiten Wcg der Steuergateelektroden 114 aufweisen, um höhere elektrische Felder an den ferroelektrischen Schichten 116 als an den Gatedielektrikumschichten 106 zu begünstigen. Höhere elektrische Felder an den ferroelektrischen Schichten 116 als an den dielektrischen Gateschichten 106 können die Lebensdauer und/oder die Retention der MFMIS-Speicherzellen 102 verbessern.
  • Mehrere Metallleitungen 210 definieren die Bit-Leitung BL und die Source-Leitungen SL. Die Bit-Leitung BL erstrecken sich jeweils entlang der Spalten und liegen jeweils auf den oberen Oberflächen der oberen Source/Drain-Bereiche 110u und sind elektrisch mit diesen gekoppelt. Die Source-Leitungen SL erstrecken sich jeweils entlang der Spalten und sind jeweils auf den unteren Flächen der unteren Source/Drain-Bereiche 110l und mit diesen elektrisch gekoppelt. In alternativen Ausführungsformen sind die Bit-Leitungen BL und die Source-Leitungen SL vertauscht. Die Metallleitungen 210 weisen kleinere Widerstände auf als der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u, und sind durch zugehörige Metallschichten 212 und zugehörige Sperrschichten 214 definiert. Die Sperrschichten 214 sind eingerichtet, die Diffusion von Material aus den Metallschichten 212 in die darüber- und/oder darunterliegende Struktur zu verhindern. Die Metallschichten 212 können beispielsweise Wolfram und/oder ein anderes geeignetes Metall und andere geeignete Metalle sein oder enthalten. Die Sperrschichten 214 können beispielsweise Titannitrid (beispielsweise TiN), Wolframnitrid (beispielsweise WN), ein oder mehrere andere geeignete Sperrmaterialien oder einer Kombination der Vorgenannten sein oder enthalten.
  • Mehrere Array-Dielektrikumschichten 216 liegen jeweils über dem ersten Speicherarray 204a und dem zweiten Speicherarray 204b auf den Bit-Leitungen BL. Die Array-Dielektrikumschichten 216 sind ein anderes Material als das dielektrische Substrat 206 und können beispielsweise Siliziumnitrid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten. Eine dielektrische Struktur 118 umgibt die MFMIS-Speicherzellen 102 und trennt die MFMIS-Speicherzellen 102 voneinander. Ferner trennt die dielektrische Struktur 118 den unteren Source/Drain-Bereich 110l und den oberen Source/Drain-Bereich 110u voneinander.
  • Während 2A-2C ein 3D-Speicherarray mit zwei Speicherarray-Ebenen veranschaulichen, sind weitere Speicherarray-Ebenen möglich. Beispielsweise kann das zweite Speicherarray 204b zusammen mit den jeweiligen Metallleitungen und der jeweiligen dielektrischen Schicht des Arrays über dem zweiten Speicherarray 204b wiederholt werden. Während 2A-2C ein 3D-Speicherarray mit zwei Speicherarray-Ebenen zeigen, kann auch ein zweidimensionales (2D) Speicherarray mit einer einzigen Speicherarray-Ebene verwendet werden. Beispielsweise kann das zweite Speicherarray 204b mit den zugehörigen Metallleitungen und der zugehörigen dielektrischen Schicht des Arrays weggelassen werden.
  • Mit Bezug auf 3A wird eine Querschnittsansicht 300A einiger alternativer Ausführungsformen des 3D-Speicherarrays von 2A bereitgestellt, in der die Metallleitungen 210 weggelassen sind. Somit dienen die unteren Source/Drain-Bereiche 110l als die Source-Leitungen SL und die oberen Source/Drain-Bereiche 110u als die Bit-Leitungen BL. Dies kann zwar die Materialkosten und/oder die Herstellungskomplexität verringern, kann jedoch zu erhöhter Spannungsabfälle entlang der Source-Leitungen SL und der Bit-Leitungen BL führen, da der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u höhere Widerstände als die Metallleitungen 210 aufweisen können. Solche erhöhten Spannungsabfälle können die Größe des 3D-Speicherarrays einschränken und/oder zu einem erhöhten Stromverbrauch führen.
  • Mit Bezug auf 3B ist eine Querschnittsansicht 300B einiger alternativer Ausführungsformen des 3D-Speicherarrays von 2A bereitgestellt, in der Dummy-Strukturen 302 an den Seitenwänden der Metallleitungen 210 liegen, um die Metallleitungen 210 vor Oxidation zu schützen. Eine solche Oxidation kann beispielsweise vor und/oder während der Abscheidung von ferroelektrischem Material auftreten, aus dem die ferroelektrische Schicht 116 gebildet wird. Die Oxidation kann die Widerstände der Metallleitungen 210 erhöhen und dadurch den Spannungsabfall entlang der Metallleitungen 210 erhöhen. Dies kann wiederum den Stromverbrauch erhöhen und/oder die Größe des 3D-Speicherarrays einschränken. Wenn die Oxidation stark genug ist, kann dies außerdem zum Ausfall der Vorrichtung führen.
  • Die Dummy-Strukturen 302 weisen jeweilige Dummy-Halbleiterkanäle 304, jeweilige Dummy-Gatedielektrikumschichten 306 und jeweilige innere Dummy-Gateelektroden 308 auf. Die Dummy-Halbleiterkanäle 304, die dielektrischen Gate-Dummy-Schichten 306 und die inneren Dummy-Gateelektroden 308 sind als die Halbleiterkanäle 104, die dielektrischen Gateschichten 106 und die inneren Gateelektroden 108 beschrieben. Dies kann beispielsweise auf die Bildung durch den gleichen oder einen ähnlichen Prozess zurückzuführen sein.
  • In einigen Ausführungsformen weisen die Dummy-Strukturen 302 individuelle Breiten Wdmy auf, die gleich oder im Wesentlichen gleich den individuellen Breiten Wmis der entsprechenden MIS-Strukturen sind, welche durch die Halbleiterkanäle 104, die dielektrischen Gateschichten 106 und die inneren Gateelektroden 108 definiert sind. In alternativen Ausführungsformen weisen die Dummy-Strukturen 302 individuelle Breiten Wdmy auf, die verschieden (beispielsweise größer oder kleiner) von den individuellen Breiten Wmis der entsprechenden MIS-Strukturen sind, welche durch die Halbleiterkanäle 104, die dielektrischen Gateschichten 106 und die inneren Gateelektroden 108 definiert sind. Die unterschiedlichen Breiten können beispielsweise durch unterschiedliche Ätzprozesse bei der Bildung der Ausnehmungen, innerhalb derer die Dummy-Strukturen 302 und die MIS-Strukturen gebildet werden, und/oder beispielsweise durch unterschiedliche Ätzraten bei der Bildung der Ausnehmungen bedingt sein. Für die unterschiedlichen Breiten sind aber auch andere geeignete Gründe denkbar.
  • Mit Bezug auf 3C wird eine Querschnittsansicht 300C einiger alternativer Ausführungsformen des 3D-Speicherarrays in 2A bereitgestellt, in der mehrere Silizid-Leitungen 310 anstelle der mehreren Metallleitungen 210 verwendet wird. Daher werden die Source-Linien SL und die Bit-Linien BL durch die Silizid-Leitungen 310 definiert.
  • Wie vorstehend mit Bezug auf 3B erläutert, kann eine Oxidation der Metallleitungen 210 auftreten, ohne dass Dummy-Strukturen 302 die Seitenwände der Metallleitungen 210 schützen. Eine solche Oxidation kann sich wiederum negativ auf die Leistung des 3D-Speicherarrays auswirken. Die Silizid-Leitungen 310 können eine vergleichbare Beständigkeit wie die Metallleitungen 210 aufweisen und daher eine vergleichbare Leistung wie die Metallleitungen 210 erbringen. Ferner können die Silizid-Leitungen 310 eine geringere Reaktivität gegenüber Sauerstoff aufweisen als die Metallleitungen 210. Daher können durch Ersetzen der Metallleitungen 210 durch die Silizid-Leitungen 310 die mit der Oxidation verbundenen Herausforderungen ohne die Dummy-Strukturen 302 gemildert werden. Ferner können die Dummy-Strukturen 302 die Bildung des 3D-Speicherarrays noch komplexer gestalten, so dass das Weglassen der Dummy-Strukturen 302 die Kosten senken kann und/oder die Ausbeute erhöhen kann.
  • Mit Bezug auf 3D ist eine Querschnittsansicht 300D einiger alternativer Ausführungsformen des 3D-Speicherarrays in 3C bereitgestellt, in der der untere Source/Drain-Bereich 110l und der obere Source/Drain-Bereich 110u weggelassen sind. Stattdessen werden die Silizid-Leitungen 310 als Source/Drain-Bereiche für die MFMIS-Speicherzellen 102 verwendet.
  • Mit Bezug auf 3E ist eine Querschnittsansicht 300E einiger alternativer Ausführungsformen des 3D-Speicherarrays in 2A dargestellt, in der die dielektrischen Gateschichten 106 für die MFMIS-Speicherzellen 102 individuell sind und daher nicht gemeinsam von den MFMIS-Speicherzellen entlang jeweiliger Spalten genutzt werden. Folglich sind die dielektrischen Gateschichten nicht mehr sichtbar in Lücken 312 zwischen den MFMIS-Paaren 208. In alternativen Ausführungsformen sind auch die Halbleiterkanäle 104 individuell für die MFMIS-Speicherzellen 102 und wären daher nicht mehr sichtbar in den Lücken 312 zwischen den MFMIS-Paaren 208.
  • Während 3A-3E Querschnittsansichten 300A-300E einiger alternativer Ausführungsformen des 3D-Speicherarrays von 2A in X-Richtung zeigen, ist es denkbar, dass die Draufsichten der alternativen Ausführungsformen wie in 2C dargestellt sein können. Beispielsweise kann 2C entlang der Linie C in einer der 3A-3E aufgenommen sein. Ferner ist es zu beachten, dass die Querschnittsansichten der alternativen Ausführungsformen in Y-Richtung wie in 2B dargestellt sein können mit der Ausnahme, dass die vertikalen Schichtstapel modifiziert wären, um den 3A-3E zu entsprechen.
  • Mit Bezug auf 4A-4C werden verschiedene Ansichten 400A-400C einiger Ausführungsformen einer integrierten Schaltung (IC) mit dem 3D-Speicherarray 202 in 2A-2C bereitgestellt. 4A entspricht einer Querschnittsansicht 400A entlang der Linie D in 4C, und 4B entspricht einer Querschnittsansicht 400B entlang der Linie E in 4C. Ferner entspricht 4C einer Draufsicht 400C entlang der Linie F in 4A und 4B.
  • Das 3D-Speicherarray 202 liegt über einem Halbleitersubstrat 402 innerhalb einer Zwischenverbindungsstruktur 404. Das Halbleitersubstrat 402 kann beispielsweise ein Massensubstrat aus monokristallinem Silizium und/oder einem anderen geeigneten Typ Halbleitersubstrat sein oder solches enthalten. Die Zwischenverbindungsstruktur 404 weist eine Zwischenverbindungsdielektrikumschicht 406, mehrere Drähte 408 und mehrere Durchkontaktierungen 410 auf. Die Drähte 408 und die Durchkontaktierungen 410 sind abwechselnd in der Zwischenverbindungsdielektrikumschicht 406 gestapelt, um leitfähige Pfade über und unter dem 3D-Speicherarray 202 zu definieren. Die Zwischenverbindungsdielektrikumschicht 406 kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum sein oder enthalten. Die Drähte 408 und die Durchkontaktierungen 410 können beispielsweise Metall und/oder ein oder mehrere andere geeignete leitfähige Materialien sein oder enthalten.
  • Die mehreren Drähte 408 definiert mehrere obere Wortleitungsdrähte TWL, die über dem 3D-Speicherarray 202 liegen und sich dementsprechend entlang der Zeilen des 3D-Speicherarrays 202 erstrecken. Ferner definieren die mehreren Durchkontaktierungen 410 obere Elektrodendurchkontaktierungen TEV, die sich entsprechend von den Steuergateelektroden 114 bis zu den oberen Wortleitungen TWL erstrecken. Die oberen Wortleitungen TWL und die oberen Elektrodendurchkontaktierungen TEV koppeln somit elektrisch mit Steuergateelektroden in jeweiligen Zeilen an und verbinden diese elektrisch miteinander.
  • Halbleitervorrichtungen 412 sind auf dem Halbleitersubstrat 402, zwischen dem Halbleitersubstrat 402 und der Zwischenverbindungsstruktur 404. Die Halbleitervorrichtungen 412 weisen zugehörige Paare von Source/Drain-Bereichen 414, zugehörige Gateelektroden 416 und zugehörige dielektrische Gateschichten 418 auf. Die Gateelektroden 416 entsprechen den Paaren von Source/Drain-Bereichen 414 und sind seitlich zwischen den Source/Drain-Bereichen der jeweiligen Paare angeordnet. Die Gatedielektrikumschicht 418 liegt unter den Gateelektroden 416, um die Gateelektroden 416 von dem Halbleitersubstrat 402 zu trennen. Die Halbleitervorrichtungen 412 können beispielsweise um Metalloxid-Halbleiter-FETs (MOSFETs) oder andere geeignete Halbleitervorrichtungen sein. Ferner können die Halbleitervorrichtungen 412 beispielsweise Lese- und Schreibschaltungen für das 3D-Speicherarray 202 implementieren.
  • Eine Grabenisolationsstruktur 420 erstreckt sich in das Halbleitersubstrat 402, um eine elektrische Isolation zwischen den Halbleitervorrichtungen 412 und anderen Halbleitervorrichtungen (nicht abgebildet) auf dem Halbleitersubstrat 402 zu schaffen. Die Grabenisolationsstruktur 420 kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten. Weiterhin kann die Grabenisolationsstruktur 420 beispielsweise eine flache Grabenisolationsstruktur (STI) und/oder eine andere geeignete Art von Grabenisolationsstruktur sein oder enthalten.
  • Während das 3D-Speicherarray 202 in 4A-4C gemäß 2A-2C eingerichtet ist, kann das 3D-Speicherarray 202 alternativ gemäß einer von 3A-3E oder gemäß einem anderen geeigneten 3D-Speicherarray eingerichtet werden.
  • Mit Bezug auf 5 ist eine perspektivische Ansicht 500 einiger Ausführungsformen eines Paares von benachbarten Zeilen in dem 3D-Speicherarray 202 in 4A-4C bereitgestellt. Die Zeilen weisen entsprechende obere Wortzeilen TWL mit Indices auf, die bestimmte Zeilennummern bezeichnen, beginnend bei Zeile m, wobei m ein ganzzahliger Wert ist. Die Spalten weisen korrespondierende Bit-Leitung BL und entsprechende Source-Leitungen SL mit Indices auf, die spezifische Spaltennummern bezeichnen, die bei Spalte n beginnen, wobei n ein ganzzahliger Wert ist.
  • Die oberen Wortleitungen TWL erstrecken sich entlang der Zeilen und sind über die Steuergateelektroden 114 in den jeweiligen Zeilen elektrisch mit den MFMIS-Speicherzellen 102 in den jeweiligen Zeilen gekoppelt. Die Bit-Leitung BL und die Source-Leitungen SL erstrecken sich entsprechend entlang der Spalten und sind über den untere Source/Drain-Bereich 110l und den obere Source/Drain-Bereich 110u (siehe beispielsweise 4A-4C) in den jeweiligen Spalten elektrisch mit den MFMIS-Speicherzellen 102 in den jeweiligen Spalten gekoppelt. Gemeinsam erleichtern die oberen Wortleitungen TWL, die Bit-Leitung BL und die Source-Leitungen SL Lese- und Schreibvorgänge auf den MFMIS-Speicherzellen 102.
  • Mit Bezug auf die 6A und 6B sind Querschnittsansichten 600A, 600B einiger alternativer Ausführungsformen des ICs der 4A-4C bereitgestellt, in denen Wortleitungen elektrisch mit den Steuergateelektroden 114 jeweils an einer Unterseite des 3D-Speicherarrays 202 und einer Oberseite des 3D-Speicherarrays 202 verbunden sind. Die Querschnittsansicht 600A von 6A entspricht der Querschnittsansicht 400A in 4A, und die Querschnittsansicht 600B von 6B entspricht der Querschnittsansicht 400B in 4B.
  • Steuergateelektroden bei geradzahligen Zeilen koppeln elektrisch an untere Wortleitungen BWL an einer Unterseite des 3D-Speicherarrays 202 und Steuergateelektroden an ungeradzahligen Zeilen koppeln elektrisch an obere Wortleitungen TWL an einer Oberseite des 3D-Speicherarrays 202, oder umgekehrt. Ferner weisen die Steuergateelektroden 114 unterschiedliche Querschnittsprofile auf, je nachdem, ob sie mit oberen oder unteren Wortleitungen elektrisch gekoppelt sind. Steuergateelektroden, die elektrisch mit den unteren Wortleitungen BWL gekoppelt sind, weisen Vorsprünge auf, die hin zu den unteren Wortleitungen BWL hervorstehen und die untere Elektrodenkontakte BEV definieren. Steuergateelektroden, die elektrisch mit den oberen Wortleitungen TWL gekoppelt sind, weisen keine nach oben und unten gerichteten Vorsprünge auf und sind durch obere Elektrodendurchkontaktierungen TEV elektrisch mit den oberen Wortleitungen TWL gekoppelt.
  • Durch Aufteilen der Wortleitungen zwischen der Unterseite des 3D-Speicherarrays 202 und der Oberseite des 3D-Speicherarrays 202 kann ein Abstand der Wortleitungen in Y-Richtung (beispielsweise in die Seite hinein und aus der Seite heraus; siehe beispielsweise 4C) verringert werden. Einschränkungen bei Design hinsichtlich des Zwischenabstands (pitch) der Wortleitungen können den Zwischenabstand ansonsten begrenzen. Durch die Verringerung des Abstands der Wortleitungen kann die Verkleinerung des 3D-Speicherarrays 202 verbessert werden.
  • Mit Bezug auf die 7A und 7B ist eine Querschnittsansicht 700A, 700B einiger alternativer Ausführungsformen der IC in 6A und 6B bereitgestellt, in denen die unteren Elektrodendurchkontaktierungen BEV unabhängig von den Steuergateelektroden 114 sind. Die Steuergateelektroden 114 weisen das gleiche oder im Wesentlichen das gleiche Profil auf, unabhängig davon, ob sie mit oberen oder unteren Wortleitungen elektrisch gekoppelt sind. Ferner erstrecken sich die Steuergateelektroden 114 durch eine dielektrische Deckschicht 702 zwischen dem 3D-Speicherarray 202 und den unteren Elektrodendurchkontaktierungen BEV. Steuergateelektroden, die elektrisch mit den unteren Wortleitungen BWL gekoppelt sind, erstrecken sich durch die dielektrische Deckschicht 702 und zu den unteren Elektrodendurchkontaktierungen BEV. Steuergateelektroden, die elektrisch mit den oberen Wortleitungen TWL gekoppelt sind, erstrecken sich durch die dielektrische Deckschicht 702 bis zu der Zwischenverbindungsdielektrikumschicht 406. Die dielektrische Deckschicht 702 kann beispielsweise Siliziumnitrid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten.
  • Mehrere Abstandshalter 704 trennen die Steuergateelektroden 114 von den ferroelektrischen Schichten 116, und die dielektrische Struktur 118 steht durch die dielektrische Deckschicht 702 bis zu der Zwischenverbindungsdielektrikumschicht 406 hervor. Die Abstandshalter 704 können beispielsweise Siliziumnitrid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten.
  • Wie nachstehend gezeigt, können die Abstandshalter 704 durch einen selbstausrichtenden Prozess gebildet und mit einer oberen der Array-Dielektrikumschichten 216 als Maske verwendet werden, um Öffnungen zu bilden, in denen die Steuergateelektroden 114 gebildet werden. Dies kann zu einer Verringerung der Anzahl der verwendeten Fotomasken bei der Bildung des 3D-Speicherarrays 202 führen. Da die Photolithographie teuer ist, kann die Reduzierung zu einer erheblichen Kosteneinsparung führen. Ferner schützen die Abstandshalter 704 die ferroelektrische Schicht 116 wie nachstehend gezeigt und bilden gleichzeitig Öffnungen, in denen die Steuergateelektroden 114 gebildet werden. Dies wiederum verringert die Wahrscheinlichkeit einer Beschädigung der ferroelektrischen Schicht 116 und kann somit die Leistung der MFMIS-Speicherzellen 102 verbessern. Ferner können die Seitenverhältnisse (beispielsweise das Verhältnis von Höhe zu Breite) der Öffnungen, in denen die Steuergateelektroden 114 gebildet werden, durch die Bildung der unteren Elektrodendurchkontaktierungen BEV unabhängig von den Steuergateelektroden 114 verringert werden. Dies wiederum kann die Komplexität des zur Bildung der Öffnungen verwendeten Ätzvorgangs verringern und das Prozessfenster (beispielsweise die Elastizität) vergrößern.
  • Während die Ausführungsformen der IC in 6A, 6B, 7A und 7B nicht mit Draufsichten versehen sind, ist es denkbar, dass die Draufsicht 400C in 4C mit einigen Modifikationen repräsentativ für derartige Draufsichten ist. Die oberen Elektrodendurchkontaktierungen TEV und die oberen Wortleitungen TWL bei geradzahligen Zeilen oder ungeradzahligen Zeilen, aber nicht beide zugleich, entsprechen stattdessen den unteren Elektrodendurchkontaktierungen BEV und den unteren Wortleitungen BWL und sollten daher durchsichtig („in Phantom“) dargestellt werden. Ferner können die Größen der Elektrodendurchkontaktierungen und/oder die Formen der Elektrodendurchkontaktierungen unterschiedlich sein. Somit können die Querschnittsansichten 600A, 700A in 6A und 7A beispielsweise entlang der Linie D in 4C (wie oben modifiziert) und die Querschnittsansichten 600B, 700B in 6B und 7B beispielsweise entlang der Linie E in 4C (wie vorstehend modifiziert) aufgenommen sein.
  • Mit Bezug auf 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B wird eine Reihe von Ansichten einiger Ausführungsformen eines Verfahrens zur Herstellung einer IC mit einem 3D-Speicherarray von MFMIS-Speicherzellen bereitgestellt. Zeichnungen mit dem Suffix B veranschaulichen Querschnittsansichten entlang der Linie A'' in gleichnumerierten Zeichnungen mit dem Suffix A. Falls vorhanden, veranschaulichen Zeichnungen mit dem Suffix C Querschnittsansichten entlang der Linie B'' in gleichnumerierten Zeichnungen mit dem Suffix A. Zeichnungen mit dem Suffix A veranschaulichen Draufsichten entlang der Linie G, G' oder G'' (je nachdem, was vorhanden ist) in gleichnumerierten Zeichnungen mit dem Suffix B und, falls vorhanden, in gleichnumerierten Zeichnungen mit dem Suffix C. Das Verfahren wird anhand von Ausführungsformen der IC in 4A-4C veranschaulicht, kann aber auch andere geeignete Ausführungsformen bilden.
  • Wie in der Draufsicht und den Querschnittsansichten 800A, 800B in 8A und 8B dargestellt, werden ein Halbleitervorrichtung 412 und eine Grabenisolationsstruktur 420 auf einem Halbleitersubstrat 402 gebildet. Die Halbleitervorrichtung 412 weist ein Paar von Source/Drain-Bereichen 414, eine Gateelektrode 416 und eine Gatedielektrikumschicht 418 auf. Die Gateelektrode 416 und die Gatedielektrikumschicht 418 sind zwischen den Source/Drain-Bereichen 414 gestapelt. Die Grabenisolationsstruktur 420 umgibt die Halbleitervorrichtung 412, um die Halbleitervorrichtung 412 elektrisch von anderen Halbleitervorrichtungen (nicht abgebildet) zu isolieren.
  • In der Draufsicht und den Querschnittsansichten 800A, 800B in 8A und 8B ist ferner eine Zwischenverbindungsstruktur 404 teilweise über der Halbleitervorrichtung 412 und dem Halbleitersubstrat 402 ausgebildet. Die Zwischenverbindungsstruktur 404 weist eine untere Zwischenverbindungsdielektrikumschicht 406a, mehrere untere Drähte 408a und mehrere untere Durchkontaktierungen 410a. Die unteren Drähte 408a und die unteren Durchkontaktierungen 410a sind abwechselnd in der unteren Zwischenverbindungsdielektrikumschicht 406a gestapelt und definieren leitfähige Pfade, die von der Halbleitervorrichtung 412 und anderen Halbleitervorrichtungen (nicht abgebildet) auf dem Halbleitersubstrat 402 führen.
  • Wie durch die Draufsicht und die Querschnittsansichten 900A, 900B der 9A und 9B veranschaulicht, werden ein erster Speicherfilm 902a und ein zweiter Speicherfilm 902b über der Zwischenverbindungsstruktur 404 abgeschieden (siehe beispielsweise 8A und 8B). Zur besseren Veranschaulichung ist nur ein oberer Abschnitt der Zwischenverbindungsstruktur 404 dargestellt, der der unteren dielektrischen Schicht 406a entspricht. Der Rest der Zwischenversbindungsstruktur 404 ist in 8A und 8B dargestellt. Die ersten und zweiten Speicherfilme 902a, 902b weisen jeweilige Sperrschichten 214, jeweilige Metallschichten 212, jeweilige Source/Drain-Schichten 904, jeweilige Source/Drain-Dielektrikumschichten 118a und jeweilige Array-Dielektrikumschichten 216 auf, die vertikal gestapelt sind.
  • Die Metallschichten 212 sind jeweils sandwichartig zwischen zwei der Sperrschichten 214 angeordnet, und die Sperrschichten 214 sind eingerichtet, die Diffusion von Material aus jeweiligen Metallschichten nach außen zu verhindern. Die Source/Drain-Dielektrikumschichten 118a sind jeweils zwischen zwei der Source/Drain-Schichten 904 sandwichartig angeordnet und die beiden Source/Drain-Schichten sind jeweils sandwichartig zwischen zwei der Metallschichten 212 angeordnet. Die Array-Dielektrikumschichten 216 sind ein anderes Material als ein Material der unteren Zwischenverbindungsdielektrikumschicht 406a an einer oberen Oberfläche der unteren Zwischenverbindungsdielektrikumschicht 406a. Ferner liegen die Array-Dielektrikumschichten 216 jeweils auf einer Oberseite des ersten Speicherfilms 902a und des zweiten Speicherfilms 902b.
  • In einigen Ausführungsformen sind, oder enthalten, die Source/Drain-Schichten 904 dotiertes Polysilizium und/oder ein anderes geeignetes Halbleitermaterial. In einigen Ausführungsformen sind, oder enthalten, die Source/Drain-Dielektrikumschichten 118a Siliziumoxid und/oder ein oder mehrere andere geeignete Dielektrika. In einigen Ausführungsformen sind, oder enthalten, die Metallschichten 212 Wolfram und/oder ein oder andere geeignete Metalle. In einigen Ausführungsformen sind, oder enthalten, die Sperrschichten 214 aus Titannitrid, Wolframnitrid, ein oder mehrere andere geeigneten Sperrmaterialien für die Metallschichten 212 oder einer Kombination der Vorgenannten. In einigen Ausführungsformen sind, oder enthalten, die Array-Dielektrikumschichten 216 Siliziumnitrid und/oder ein oder mehrere andere geeignete Dielektrika.
  • Während zwei Speicherfilme über der Zwischenverbindungsstruktur 404 gestapelt abgeschieden sind, können in alternativen Ausführungsformen mehr oder weniger Speicherfilme abgeschieden werden. Beispielsweise kann der zweite Speicherfilm 902b weggelassen werden, so dass nur ein einziger Speicherfilm abgeschieden sein kann. Als weiteres Beispiel kann der zweite Speicherfilm 902b wiederholt abgeschieden werden, so dass drei oder mehr Speicherfilme abgeschieden sein können. In alternativen Ausführungsformen können die Sperrschichten 214 und die Metallschichten 212 weggelassen werden, um ein 3D-Speicherarray gemäß 3A auszubilden. In alternativen Ausführungsformen können Silizidschichten anstelle der Sperrschichten 214 und der Metallschichten 212 abgeschieden werden, um ein 3D-Speicherarray gemäß 3C auszubilden. In alternativen Ausführungsformen können Silizidschichten anstelle der Sperrschichten 214, der Metallschichten 212 und der Source/Drain-Schichten 904 abgeschieden werden, um ein 3D-Speicherarray gemäß 3D auszubilden.
  • Wie durch die Drauf- und Querschnittsansichten 1000A, 1000B in 10A und 10B veranschaulicht, werden der erste Speicherfilm 902a und der zweite Speicherfilm 902b strukturiert, um mehrere Gräben 1002 auszubilden. Die Gräben 1002 sind seitlich parallel in einer Richtung (beispielsweise einer Y-Richtung) quer zu der Querschnittsansicht 1000A in 10A verlängert. In einigen Ausführungsformen ist die Richtung diejenige Richtung, in der sich die Spalten des zu bildenden 3D-Speicherarrays erstrecken und/oder die Gräben 1002 die gleichen oder im Wesentlichen die gleichen Abmessungen aufweisen. Ferner teilt die Strukturierung die Source/Drain-Schichten 904 in untere Source/Drain-Bereiche 110l und obere Source/Drain-Bereiche 110u und teilt die Metallschichten 212 und die Sperrschichten 214 in Metallleitungen 210. Die unteren Source/Drain-Bereiche 110l sind an den unteren Seiten der jeweiligen Source/Drain-Dielektrikumschichten , und die oberen Source/Drain-Bereiche 110u sind an den oberen Seiten der jeweiligen Source/Drain-Dielektrikumschichten. Die Strukturierung kann beispielsweise durch einen Photolithographieprozess/Ätzprozess und/oder einen anderen geeigneten Strukturierungsprozess erfolgen. Der Photolithographieprozess/Ätzprozess kann beispielsweise durch Trockenätzen und/oder einen anderen geeigneten Ätzprozess erfolgen.
  • Wie durch die Drauf- und Querschnittsansichten 1100A, 1100B in 11A und 11B veranschaulicht, werden die Source/Drain-Dielektrikumschichten 118a seitlich durch die Gräben 1002 ausgenommen. Der Ausnehmungsvorgang nimmt die Seitenwände der Source/Drain-Dielektrikumschichten 118a relativ zu den benachbarten Seitenwänden der unteren und oberen Source/Drain-Bereiche 110l, 110u aus, um Ausnehmungen 1102 mit einer seitlichen Tiefe D2 zu bilden. Es ist zu beachten, dass die Ausnehmungen 1102 in 11A durchsichtig dargestellt sind. In einigen Ausführungsformen beträgt die seitliche Tiefe D2 etwa 10 bis 30 nm, etwa 10 bis 20 nm, etwa 20 bis 30 nm oder eine andere geeignete Tiefe. Die seitliche Ausnehmung kann beispielsweise durch Nassätzen und/oder eine andere geeignete Art von Ätzen erfolgen.
  • In alternativen Ausführungsformen werden die Metallleitungen 210 zusätzlich seitlich durch die Gräben 1002 ausgenommen, um ein 3D-Speicherarray gemäß 3B auszubilden. Dieser zusätzliche Ausnehmungsvorgang nimmt die Seitenwände der Metallleitungen 210 relativ zu den benachbarten Seitenwänden der unteren und oberen Source/Drain-Bereiche 110l, 110u aus, um zusätzliche Ausnehmungen zu bilden. Die zusätzlichen Ausnehmungen werden dann auf die gleiche Weise ausgefüllt, wie nachfolgend für die Ausnehmungen 1102 beschrieben.
  • Wie durch die Draufsicht und den Querschnittsansichten 1200A, 1200B der 12A und 12B veranschaulicht, werden eine Halbleiterschicht 1202, eine Gatedielektrikumschicht 106 und eine innere Elektrodenschicht 1204 (zusammen die Ausnehmungsschichten) gebildet, die die Gräben 1002 (siehe beispielsweise 11A und 11B) und die Ausnehmungen 1102 (siehe beispielsweise 11A und 11B) ausfüllen. Die Halbleiterschicht 1202 und die Gatedielektrikumschicht 106 werden gebildet, so dass sie die Gräben 1002 und die Ausnehmungen 1102 auskleiden und teilweise füllen (siehe beispielsweise 11A und 11B). Ferner trennt die Halbleiterschicht 1202 die Gatedielektrikumschicht 106 von dem ersten Speicherfilm 902a und dem zweiten Speicherfilm 902b. Die innere Elektrodenschicht 1204 wird gebildet und füllt einen Rest der Gräben 1002 und der Ausnehmungen 1102 über der Gatedielektrikumschicht 106.
  • In einigen Ausführungsformen beträgt die Dicke Ts der Halbleiterschicht 1202 etwa 5 bis 7 nm und/oder einen geeigneten Wert. In einigen Ausführungsformen ist die Halbleiterschicht 1202 ferner dotiert oder undotiert und/oder ist, oder enthält, Polysilizium und/oder ein oder mehrere andere geeignete Halbleitermaterialien. In einigen Ausführungsformen beträgt die Dicke Tgd der Gatedielektrikumschicht 106 etwa 1 bis 5 nm und/oder einen anderen geeigneten Wert. In einigen Ausführungsformen ist, oder enthält, die Gatedielektrikumschicht 106 ferner Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Aluminiumoxid, Hafniumoxid, Lanthanoxid, Zirkoniumoxid, ein oder mehrere andere geeignete Dielektrika oder eine Kombination der Vorgenannten. In einigen Ausführungsformen ist, oder enthält, die innere Elektrodenschicht 1204 Titannitrid, dotiertes Polysilizium, Tantalnitrid, Wolfram, ein anderes geeignetes leitfähiges Material oder eine Kombination der Vorgenannten.
  • Ein Verfahren zum Bilden der Ausnehmungsschichten kann beispielsweise umfassen: 1) Abscheiden der Halbleiterschicht 1202; 2) Abscheiden der Gatedielektrikumschicht 106; 3) Abscheiden der inneren Elektrodenschicht 1204; und 4) Durchführen einer Planarisierung in die Ausnehmungsschichten, bis die Array-Dielektrikumschicht 216 des zweiten Speicherfilms 902b erreicht ist. Alternativ können andere geeignete Prozesse die Ausnehmungsschichten bilden. Die Planarisierung kann beispielsweise durch ein chemischmechanisches Polieren (CMP) oder eine andere geeignete Planarisierung durchgeführt werden.
  • Wie durch die Draufsicht und Querschnittsansichten 1300A, 1300B in 13A und 13B veranschaulicht, werden die Gräben 1002 freigelegt. Die Ausnehmungen 1102 (siehe beispielsweise 11A und 11B) sind jedoch nicht oder nur minimal freigelegt. Auf diese Weise werden mehrere Halbleiterkanäle 104, die auf die Ausnehmungen 1102 festgelegt sind, aus der Halbleiterschicht 1202 gebildet (siehe beispielsweise 12A und 12B). Ferner werden die innere Elektrodenschicht 1204 und die Gatedielektrikumschicht 106 jeweils in mehrere innere Elektrodensegmente und mehrere Gatedielektrikumsegmente teilt, die in den Ausnehmungen 1102 lokalisiert sind. Das Freilegen kann beispielsweise durch Trockenätzen und/oder eine andere geeignete Art von Ätzen durchgeführt werden. Alternativ können beispielsweise auch andere geeignete Prozesse zur Freilegung der Gräben 1002 durchgeführt werden. In einigen Ausführungsformen wird die Array-Dielektrikumschicht 216 des zweiten Speicherfilms 902b als Maske während des Ätzvorgangs verwendet.
  • Wie durch die Draufsicht und den Querschnittsansichten 1400A, 1400B in 14A und 14B veranschaulicht, werden beim Füllen der Gräben 1002 eine ferroelektrische Schicht 116 und eine Steuerelektrodenschicht 1402 gebildet (zusammen die Grabenschichten). Die ferroelektrische Schicht 116 wird gebildet, so dass sie die Gräben 1002 auskleidet und teilweise füllt, und die Steuerelektrodenschicht 1402 wird gebildet, so dass sie einen Rest der Gräben 1002 über der ferroelektrischen Schicht 116 füllt. In einigen Ausführungsformen ist, oder enthält, die Steuerelektrodenschicht 1402 Titannitrid, dotiertes Polysilizium, Tantalnitrid, Wolfram, ein anderes geeignetes leitfähiges Material oder eine Kombination der Vorgenannten. In einigen Ausführungsformen ist die ferroelektrische Schicht 116 dotiertes Hafniumoxid (beispielsweise dotiert mit Aluminium, Silizium, Zirkonium, Lanthan, Strontium oder ähnlichem) und/oder ein oder mehrere andere geeignete ferroelektrische Materialien.
  • Ein Prozess zur Bildung der Grabenschichten kann beispielsweise umfassen: 1) Abscheiden der ferroelektrischen Schicht 116; 2) Abscheiden der Steuerelektrodenschicht 1402 über der ferroelektrischen Schicht 116; und 3) Durchführen einer Planarisierung in die Steuerelektrodenschicht 1402, bis die ferroelektrische Schicht 116 erreicht ist. Alternativ können andere geeignete Prozesse die Grabenschichten bilden. Die Planarisierung kann beispielsweise durch ein CMP oder eine andere geeignete Planarisierung durchgeführt werden.
  • Wie durch die Draufsicht und die Querschnittsansicht 1500A, 1500B in 15A und 15B veranschaulicht, wird eine erste Zwischengatedielektrikumschicht 118b gebildet, die sich durch die Steuerelektrodenschicht 1402 erstreckt und die Steuerelektrodenschicht 1402 in mehrere Steuergateelektroden 114 teilt. Die erste Zwischengatedielektrikumschicht 118b kann beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum und andere geeignete Dielektrika sein oder enthalten. Die Steuergateelektroden 114 sind in mehreren Zeilen und mehreren Spalten angeordnet, so dass eine Steuergateelektrode in jeder zweiten Spalte entlang jeder Zeile vorkommt und dass eine Steuergateelektrode in jeder zweiten Zeile entlang jeder Spalte vorkommt. Ferner sind die Steuergateelektroden 114 entlang benachbarter Spalten und benachbarter Zeilen versetzt angeordnet, so dass ein Zwischenabstand (pitch) Py der Steuergateelektroden 114 in Y-Richtung sich über eine Zeile erstreckt, und dass sich ein Zwischenabstand (pitch) Px der Steuergateelektroden 114 in X-Richtung über eine Spalte erstreckt. In einigen Ausführungsformen weisen die Steuergateelektroden 114 individuelle Breiten Wcg auf, die weniger als etwa die Hälfte des Zwischenabstands Py der Steuergateelektroden 114 in Y-Richtung betragen.
  • Ein Prozess zur Bildung der ersten dielektrischen Zwischen-Gateschicht 118b kann beispielsweise umfassen: 1) Strukturieren der Steuerelektrodenschicht 1402, um Öffnungen zu bilden, die die Steuerelektrodenschicht 1402 in die Steuergateelektroden 114 teilen; 2) Abscheiden einer dielektrischen Schicht, die die Öffnungen füllt; und 3) Durchführen einer Planarisierung in die dielektrische Schicht, bis die ferroelektrische Schicht 116 freigelegt ist. In alternativen Ausführungsformen wird die erste dielektrische Schicht 118b durch einen anderen geeigneten Prozess zwischen den Gateelektroden gebildet. Die Strukturierung kann beispielsweise durch einen Photolithographieprozess/Ätzprozess und/oder einen anderen geeigneten Strukturierungsprozess erfolgen. Der Photolithographieprozess/Ätzprozess kann beispielsweise die ferroelektrische Schicht 116 als Ätzstopp verwenden und/oder kann beispielsweise Trockenätzen und/oder eine andere geeignete Art von Ätzen verwenden.
  • Wie durch die Draufsicht und im Querschnitt 1600A-1600C in 16A-16C veranschaulicht, wird eine zweite Zwischengatedielektrikumschicht 118c gebildet, die sich durch die innere Elektrodenschicht 1204, die ferroelektrische Schicht 116 und die erste Zwischengatedielektrikumschicht 118b erstreckt. Die zweite Zwischengatedielektrikumschicht 118c weist mehrere dielektrische Segmente 1602 auf, die die innere Elektrodenschicht 1204 in mehrere innere Gateelektroden 108 teilt. Die dielektrischen Segmente 1602 sind so angeordnet, dass sie sich entlang jeder Zeile und entlang jeder Spalte mit den Steuergateelektroden 114 abwechseln. In einigen Ausführungsformen weisen die dielektrischen Segmente 1602 individuelle Breiten Wd , die weniger als etwa die Hälfte des Zwischenabstands Py in Y-Richtung betragen, und/oder getrennte innere Gateelektroden auf, die in einer Spalte bei einem Abstand D1 benachbart sind, der weniger als etwa die Hälfte des Zwischenabstands Py in Y-Richtung beträgt. Die zweite Zwischengatedielektrikumschicht 118c und damit die dielektrischen Segmente 1602 können beispielsweise Siliziumoxid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten.
  • Ein Prozess zur Bildung der zweiten dielektrischen Zwischen-Gateschicht 118c kann beispielsweise umfassen: 1) Strukturieren der inneren Elektrodenschicht 1204, der ferroelektrischen Schicht 116 und der ersten Zwischengatedielektrikumschicht 118b, um Öffnungen zu bilden, die die innere Elektrodenschicht 1204 in die inneren Gateelektroden 108 teilen; 2) Abscheiden einer dielektrischen Schicht, die die Öffnungen füllt; und 3) Durchführen einer Planarisierung in die dielektrische Schicht, bis die ferroelektrische Schicht 116 freigelegt ist. In alternativen Ausführungsformen wird die zweite Zwischengatedielektrikumschicht 118c durch einen anderen geeigneten Prozess gebildet. Die Strukturierung kann beispielsweise durch einen Photolithographieprozess/Ätzprozess und/oder einen anderen geeigneten Strukturierungsprozess erfolgen. Der Photolithographieprozess/Ätzprozess kann beispielsweise die untere Zwischenverbindungsdielektrikumschicht 406a als Ätzstopp verwenden und/oder kann beispielsweise Trockenätzen und/oder eine andere geeignete Art von Ätzen verwenden.
  • Die Bildung der zweiten Zwischengatedielektrikumschicht 118c und die Aufteilung der inneren Elektrodenschicht 1204 in die mehreren inneren Gateelektroden 108 vollendet ein erstes Speicherarray 204a und ein zweites Speicherarray 204b. Das erste Speicherarray 204a und das zweite Speicherarray 204b sind vertikal über der unteren Zwischenverbindungsdielektrikumschicht 406a gestapelt und enthalten mehrere MFMIS-Speicherzellen 102. Jede der MFMIS-Speicherzellen 102 weist eine einzelne innere Gateelektrode der inneren Gateelektroden 108 und weist ferner einen lokalisierten Abschnitt der ferroelektrischen Schicht 116 auf. Der lokalisierte Abschnitt der ferroelektrischen Schicht 116 weist eine Polarität auf, die ein Datenbit darstellt.
  • Während der Programm- und Löschoperationen für eine der MFMIS-Speicherzellen 102 kann die MFMIS-Speicherzelle als ein MIS-Parallelplattenkondensator (kurz MIS-Kondensator) und ein ferroelektrischer Parallelplattenkondensator (kurz ferroelektrischer Kondensator) modelliert werden, die elektrisch in Reihe geschaltet sind. Die innere Gateelektrode 108 der MFMIS-Speicherzelle und der Halbleiterkanal 104 der MFMIS-Speicherzelle definieren parallele Platten des MIS-Kondensators, und die Gatedielektrikumschicht 106 definiert einen Isolator des MIS-Kondensators. Die innere Gateelektrode 108 und die Steuergateelektrode 114 der MFMIS-Speicherzelle definieren parallele Platten des ferroelektrischen Kondensators, und die ferroelektrische Schicht 116 definiert einen Isolator des ferroelektrischen Kondensators. Sowohl in dem MIS-Kondensator als auch in dem ferroelektrischen Kondensator liegen die parallelen Platten parallel zur Querschnittsansicht 1600C von 16C.
  • Eine Kondensatorfläche eines Parallelplattenkondensators entspricht der Überlappung zwischen gegenüberliegenden Oberflächen und der parallelen Platten, wenn die gegenüberliegenden Oberflächen auf eine zweidimensionale (2D) Ebene projiziert werden, die parallel zu den gegenüberliegenden Oberflächen liegt. Aufgrund der inneren Gateelektroden 108 können die ferroelektrischen Kondensatoren der MFMIS-Speicherzellen 102 andere Kondensatorflächen aufweisen als die MIS-Kondensatoren der MFMIS-Speicherzellen 102. Würde man die inneren Gateelektroden 108 weglassen, würden die ferroelektrischen Kondensatoren und die MIS-Kondensatoren die gleichen parallelen Platten teilen und damit die gleichen Kondensatorflächen teilen. Ferner, wie vorstehend erläutert, ermöglichen die Vorgänge in 15A, 15B und 16A-16C, die individuellen Breiten Wcg der Steuergateelektroden 114 und die individuellen Breiten Wig der inneren Gateelektroden 108 unabhängig voneinander zu definieren. Beispielsweise können die Vorgänge in 15A und 15B verwendet werden, um die individuellen Breiten Wcg der Steuergateelektroden 114 zu definieren, während die Vorgänge in 16A-16C verwendet werden können, um die individuellen Breiten Wcg der inneren Gateelektroden 108 zu definieren. Somit können die Kondensatorflächen des ferroelektrischen Kondensators und des MIS-Kondensators unabhängig voneinander über die individuellen Breiten Wig , Wcg der inneren Gateelektrode 108 und der Steuergateelektrode 114 angepasst werden.
  • Da der ferroelektrische Kondensator und der MIS-Kondensator für eine beliebige der MFMIS-Speicherzellen 102 während Programmier- und Löschvorgänge elektrisch in Reihe geschaltet sind, ist ein Verhältnis der elektrischen Felder für den ferroelektrischen Kondensator und den MIS-Kondensator gleich dem Kehrwert des Verhältnisses der Dielektrizitätskonstanten mal dem Kehrwert des Verhältnisses der Kondensatorflächen. Somit kann das Verhältnis der elektrischen Felder durch das Verhältnis der Dielektrizitätskonstanten und/oder das Verhältnis der Kondensatorflächen angepasst werden. Eine Dielektrizitätskonstante ist ein materialabhängiger Parameter, so dass Einschränkungen durch Material die Anpassung des Verhältnisses der elektrischen Felder auf der Basis der Dielektrizitätskonstanten einschränken können. Die individuellen Breiten Wig , Wcg der inneren Gateelektrode 108 und der Steuergateelektrode 114 und damit die Kondensatorflächen können allerdings durch das Verfahren zur Bildung der MFMIS-Speicherzellen 102 angepasst werden. Daher kann das Verhältnis der elektrischen Felder während des Verfahrens zur Bildung der MFMIS-Speicherzellen 102 auf der Grundlage der Kondensatorflächen angepasst werden.
  • Da das Verhältnis der elektrischen Felder angepasst werden kann, kann die ferroelektrische Schicht 116 ein hohes elektrisches Feld während Programmier- und Löschvorgänge aufweisen, während die dielektrische Gateschicht 106 ein niedriges elektrisches Feld während Programmier- und Löschvorgänge aufweisen kann. Da die ferroelektrische Schicht 116 ein hohes elektrisches Feld aufweisen kann, kann die Polarisation der ferroelektrischen Schicht 116 während Programmier- und Löschvorgänge stark umschalten. Folglich kann die Differenz zwischen den Ausleseströmen in dem programmierten und dem gelöschten Zustand der ferroelektrischen Schicht 116 groß sein (beispielsweise kann das Speicherfenster groß sein). Da die ferroelektrische Schicht 116 ein hohes elektrisches Feld aufweisen kann, können die Programmier- und Löschspannungen niedrig sein und somit kann der Stromverbrauch niedrig sein. Da die Gatedielektrikumschicht 106 ein niedriges elektrisches Feld aufweisen kann, kann die Belastung der Gatedielektrikumschicht 106 gering sein. Dies wiederum kann die Zuverlässigkeit der Gatedielektrikumschicht 106 und die TDDB der Gatedielektrikumschicht 106 verbessern. Somit können die Lebensdauer der MFMIS-Speicherzellen 102 und die Retention der MFMIS-Speicherzellen 102 verbessert werden.
  • Wie durch die Draufsicht und die Querschnittsansichten 1700A, 1700B in 17A und 17B veranschaulicht, wird die Zwischenverbindungsstruktur 404 vollendet. Eine obere Zwischenverbindungsdielektrikumschicht 406b wird über dem ersten Speicherarray 204a und dem zweiten Speicherarray 204b gebildet, und mehrere obere Drähte 408b und mehrere obere Durchkontaktierungen 410b werden in der oberen Zwischenverbindungsdielektrikumschicht 406b gestapelt gebildet. Mindestens einige der oberen Drähte 408b definieren obere Wortleitungen TWL, und mindestens einige der oberen Durchkontaktierungen 410b definieren obere Elektrodendurchkontaktierungen TEV. Die oberen Wortleitungen TWL erstrecken sich entlang der Zeilen der Steuergateelektroden 114, und die oberen Elektrodendurchkontaktierungen TEV erstrecken sich von den oberen Wortleitungen TWL zu den Steuergateelektroden 114.
  • Während 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B mit Bezug auf verschiedene Ausführungsformen eines Verfahrens beschrieben sind, ist es denkbar, dass die Strukturen, die in 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B veranschaulicht sind, nicht auf das Verfahren beschränkt sind, sondern unabhängig von dem Verfahren sein können. Während 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B als eine Reihe von Vorgängen beschrieben sind, ist es denkbar, dass die Reihenfolge der Vorgänge in anderen Ausführungsformen verändert werden kann. Während 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B einen bestimmten Satz von Vorgängen veranschaulichen und beschreiben, können einige Vorgänge, die veranschaulicht und/oder beschrieben sind, in anderen Ausführungsformen weggelassen sein. Ferner können Vorgänge, die nicht veranschaulicht und/oder beschrieben sind, in anderen Ausführungsformen enthalten sein.
  • Mit Bezug auf 18 wird ein Blockdiagramm 1800 mit einigen Ausführungsformen des Verfahrens in 8A und 8B bis 15A und 15B, 16A-16C und 17A und 17B bereitgestellt.
  • Bei 1802 wird eine Verbindungsstruktur teilweise über einer Halbleitervorrichtung und einem Halbleitersubstrat gebildet. Siehe beispielsweise 8A und 8B.
  • Bei 1804 wird ein Speicherfilm über der Zwischenverbindungsstruktur abgeschieden, wobei der Speicherfilm ein Paar von Source/Drain-Schichten und eine Source/Drain-Dielektrikumschicht zwischen den Source/Drain-Schichten aufweist. Siehe beispielsweise 9A und 9B.
  • Bei 1806 wird der Speicherfilm strukturiert, um mehrere Gräben zu bilden, die sich in einer ersten Richtung parallel seitlich erstrecken. Siehe beispielsweise 10A und 10B.
  • Bei 1808 werden die Seitenwände der Source/Drain-Dielektrikumschicht in den Gräben seitlich in einer zweiten Richtung quer zu der ersten Richtung ausgenommen, um Ausnehmungen zu bilden. Siehe beispielsweise 11A und 11B.
  • Bei 1810 werden eine Halbleiterschicht und eine Gatedielektrikumschicht abgeschieden, die die Gräben und Ausnehmungen auskleiden und teilweise füllen. Siehe beispielsweise 12A und 12B.
  • Bei 1812 wird eine innere Elektrodenschicht abgeschieden, die einen Rest der Gräben und Ausnehmungen füllt. Siehe beispielsweise 12A und 12B.
  • Bei 1814 werden die Halbleiterschicht, die Gatedielektrikumschicht und die innere Elektrodenschicht strukturiert, um die Gräben freizulegen, während die Halbleiterschicht, die Gatedielektrikumschicht und die innere Elektrodenschicht in den Ausnehmungen verbleiben. Siehe beispielsweise 13A und 13B.
  • Bei 1816 wird eine ferroelektrische Schicht abgeschieden, die die Gräben auskleidet und teilweise füllt. Siehe beispielsweise 14A und 14B.
  • Bei 1818 wird eine Steuerelektrodenschicht abgeschieden, die einen Rest der Gräben füllt. Siehe beispielsweise 14A und 14B.
  • Bei 1820 wird die Steuerelektrodenschicht strukturiert, um die Steuerelektrodenschicht in mehrere Steuergateelektroden in mehreren Zeilen und mehreren Spalten zu teilen. Siehe beispielsweise 15A und 15B.
  • Bei 1822 wird die innere Elektrodenschicht strukturiert, um die innere Elektrodenschicht in mehrere innere Gateelektroden zu teilen, die in den Ausnehmungen lokalisiert sind. Siehe beispielsweise 16A-16C.
  • Bei 1824 wird die Verbindungsstruktur über dem Speicherfilm und den Steuergateelektroden vollendet. Siehe beispielsweise 17A und 17B.
  • Während das Blockdiagramm 1800 in 18 hierin als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben ist, ist die veranschaulichte Anordnung solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinne zu interpretieren. Beispielsweise können einige Vorgänge in unterschiedlicher Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als hierin veranschaulicht und/oder beschrieben auftreten. Ferner ist es möglich, dass nicht alle dargestellten Vorgänge erforderlich sind, um einen oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu implementieren, und ein oder mehrere der hier dargestellten Vorgänge können in einem oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • Mit Bezug auf 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B ist eine Reihe von Ansichten einiger Ausführungsformen eines Verfahrens zur Bildung einer IC vorgesehen, die ein 3D-Speicherarray aus MFMIS-Speicherzellen aufweist, in welchem Wortleitungen jeweils an einer Unterseite und einer Oberseite des 3D-Speicherarrays liegen. Zeichnungen, die mit dem Suffix B gekennzeichnet sind, veranschaulichen Querschnittsansichten entlang der Linie A''' in gleichnumerierten Zeichnungen mit dem Suffix A. Falls vorhanden, veranschaulichen Zeichnungen, die mit dem Suffix C gekennzeichnet sind, Querschnittsansichten entlang der Linie B''' in gleichnumerierten Zeichnungen mit dem Suffix A. Zeichnungen mit dem Suffix A veranschaulichen Draufsichten entlang der Linie H, H', H'' (je nachdem, was vorhanden ist) in gleichnumerierten Zeichnungen mit dem Suffix B und, wo vorhanden, gleichnumerierten Zeichnungen mit dem Suffix C. Das Verfahren wird anhand von Ausführungsformen der IC in 7A und 7B veranschaulicht, kann aber auch andere geeignete Ausführungsformen bilden.
  • Wie durch die Drauf- und Querschnittsansichten 1900A, 1900B in 19A und 19B veranschaulicht, werden eine Halbleitervorrichtung 412 und eine Grabenisolationsstruktur 420 auf einem Halbleitersubstrat 402 gebildet, wie in 8A und 8B veranschaulicht und beschrieben.
  • Wie auch durch die Drauf- und Querschnittsansichten 1900A, 1900B in 19A und 19B veranschaulicht, wird eine Zwischenverbindungsstruktur 404 teilweise über der Halbleitervorrichtung 412 und dem Halbleitersubstrat 402 gebildet. Die Zwischenverbindungsstruktur 404 weist eine untere Zwischenverbindungsdielektrikumschicht 406a, eine dielektrische Deckschicht 702, mehrere untere Drähte 408a und mehrere untere Durchkontaktierungen 410a auf. Die unteren Drähte 408a und die unteren Durchkontaktierungen 410a sind abwechselnd in der unteren Zwischenverbindungsdielektrikumschicht 406a gestapelt und definieren leitfähige Pfade, die von der Halbleitervorrichtung 412 und anderen Halbleitervorrichtungen (nicht abgebildet) auf dem Halbleitersubstrat 402 führen. Ferner definieren die unteren Drähte 408a untere Wortleitungen BWL auf einer Oberseite der Zwischenverbindungsstruktur 404, und die unteren Durchkontaktierungen 410a definieren untere Elektrodendurchkontaktierungen BEV, die über den unteren Wortleitungen BWL liegen. Die dielektrische Deckschicht 702 bedeckt die untere Zwischenverbindungsdielektrikumschicht 406a und die unteren Elektrodendurchkontaktierungen BEV.
  • Wie durch die Drauf- und Querschnittsansichten 2000A, 2000B in 20A und 20B veranschaulicht, werden die Vorgänge in 9A und 9B bis 13A und 13B durchgeführt. Es ist zu beachten, dass der Einfachheit halber nur ein oberer Abschnitt der Zwischenverbindungsstruktur 404 gezeigt ist. Der Rest der Zwischenverbindungsstruktur 404 ist in 19A und 19B dargestellt.
  • Gemäß den Vorgängen in 9A und 9B bis 13A und 13B werden ein erster Speicherfilm 902a und ein zweiter Speicherfilm 902b über der Zwischenverbindungsstruktur 404 abgeschieden, wie in 9A und 9B veranschaulicht und beschrieben. Der erste Speicherfilm 902a und der zweite Speicherfilm 902b sind strukturiert, um mehrere Gräben 1002 zu bilden, wie in 10A und 10B veranschaulicht und beschrieben. Die Source/Drain-Dielektrikumschichten 118a sind durch die Gräben 1002 seitlich ausgenommen, um Ausnehmungen 1102 zu bilden, wie in 11A und 11B veranschaulicht und beschrieben. Eine Halbleiterschicht 1202, eine Gatedielektrikumschicht 106 und eine innere Elektrodenschicht 1204 werden gebildet und füllen die Gräben 1002 (siehe beispielsweise 11A und 11B) und die Ausnehmungen 1102 (siehe beispielsweise 11A und 11B), wie in 12A und 12B veranschaulicht und beschrieben. Die Gräben 1002 werden freigelegt, wie in 13A und 13B beschrieben.
  • Wie durch die Drauf- und den Querschnittsansichten 2100A, 2100B in 21A und 21B veranschaulicht, wird eine ferroelektrische Schicht 116 abgeschieden, die die Gräben 1002 auskleidet und teilweise füllt. Ferner wird eine Abstandhalterschicht 2102 über der ferroelektrischen Schicht 116 abgeschieden, die die Gräben 1002 auskleidet und teilweise füllt. Die Abstandhalterschicht 2102 kann beispielsweise Siliziumnitrid und/oder ein anderes geeignetes Dielektrikum/andere geeignete Dielektrika sein oder enthalten.
  • Wie durch die Drauf- und Querschnittsansicht 2200A, 2200B in 22A und 22B veranschaulicht, wird ein Ätzprozess in die Abstandhalterschicht 2102, die ferroelektrische Schicht 116 und die dielektrische Deckschicht 702 durchgeführt, um die Gräben 1002 bis zu den unteren Elektrodendurchkontaktierungen BEV zu verlängern. Zunächst wird die Abstandhalterschicht 2102 zurückgeätzt und Abstandshalter 704 werden aus der Abstandhalterschicht 2102 an den Seitenwänden der Gräben 1002 gebildet. Danach dienen die Abstandshalter 704 und die Array-Dielektrikumschicht 216 des zweiten Speicherfilms 902b als Maske, während durch die dielektrische Deckschicht 702 und die ferroelektrische Schicht 116 geätzt wird. Diese beiden Schritte des Ätzprozesses können beispielsweise durch einen gleichen Ätzvorgang oder durch verschiedene Ätzvorgänge durchgeführt werden.
  • In alternativen Ausführungsformen kann ein Photolithographie-Ätzprozess anstelle der Bildung der Abstandhalterschicht 2102 in 21A und 21B und der anschließenden Durchführung des Ätzprozesses in 22A und 22B durchgeführt werden, um Öffnungen an Böden der Gräben 1002 zu bilden, die sich zu den unteren Elektrodendurchkontaktierungen BEV erstrecken. Das Verfahren kann dann wie im Folgenden beschrieben fortfahren. Diese alternativen Ausführungsformen können beispielsweise verwendet werden, um die IC gemäß den Ausführungsformen in 6A und 6B zu bilden.
  • Wie durch die Drauf- und Querschnittsansichten 2300A, 2300B in 23A und 23B veranschaulicht, wird eine Steuerelektrodenschicht 1402 gebildet, die die Gräben 1102 füllt, wie in 14A und 14B veranschaulicht und beschrieben.
  • Wie durch die Drauf- und Querschnittsansichten 2400A, 2400B in 24A und 24B veranschaulicht, wird eine erste Zwischengatedielektrikumschicht 118b gebildet, die sich durch die Steuerelektrodenschicht 1402 erstreckt und die Steuerelektrodenschicht 1402 in mehrere Steuergateelektroden 114 teilt, wie in 15A und 15B veranschaulicht und beschrieben.
  • Wie durch die Drauf- und Querschnittsansichten 2500A-2500C in 25A-25C veranschaulicht, wird eine zweite Zwischengatedielektrikumschicht 118c gebildet, die sich durch die innere Elektrodenschicht 1204, die ferroelektrische Schicht 116, die Abstandshalter 704 und die erste Zwischengatedielektrikumschicht 118b erstreckt, wie in 16A und 16B veranschaulicht und beschrieben. Die zweite Zwischengatedielektrikumschicht 118c teilt die innere Elektrodenschicht 1204 in mehrere innere Gateelektroden 108.
  • Die Bildung der zweiten Zwischengatedielektrikumschicht 118c und die Aufteilung der inneren Elektrodenschicht 1204 in die mehreren inneren Gateelektroden 108 vollendet ein erstes Speicherarray 204a und ein zweites Speicherarray 204b. Das erste Speicherarray 204a und das zweite Speicherarray 204b sind vertikal über der unteren Zwischengatedielektrikumschicht 406a gestapelt und enthalten mehrere MFMIS-Speicherzellen 102. Jede der MFMIS-Speicherzellen 102 weist eine individuelle innere Gateelektrode der inneren Gateelektroden 108 auf und weist ferner einen lokalisierten Abschnitt der ferroelektrischen Schicht 116 auf. Der lokalisierte Abschnitt der ferroelektrischen Schicht 116 weist eine Polarität auf, die ein Datenbit darstellt.
  • Wie durch die Draufsicht und die Querschnittsansichten 2600A, 2600B in 26A und 26B veranschaulicht, wird die Zwischenverbindungsstruktur 404 wie in 17A und 17B veranschaulicht und beschrieben vollendet. Im Gegensatz zu 17A und 17B werden die oberen Wortleitungen TWL und die oberen Elektrodendurchkontaktierungen TEV bei geradzahligen Zeilen oder ungeradzahligen Zeilen gebildet, aber nicht bei beiden.
  • Während 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B mit Bezug auf verschiedene Ausführungsformen eines Verfahrens beschrieben sind, ist es denkbar, dass die Strukturen, die in 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B gezeigt sind, nicht auf das Verfahren beschränkt sind, sondern unabhängig von dem Verfahren sein können. Während 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B als eine Reihe von Vorgängen beschrieben werden, ist es denkbar, dass die Reihenfolge der Vorgänge in anderen Ausführungsformen verändert werden kann. Während 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B eine spezifische Reihe von Vorgängen veranschaulichen und beschreiben, können einige Vorgänge, die veranschaulicht und/oder beschrieben sind, in anderen Ausführungsformen weggelassen sein. Ferner können Vorgänge, die nicht veranschaulicht und/oder beschrieben sind, in anderen Ausführungsformen enthalten sein.
  • Mit Bezug auf 27 wird ein Blockdiagramm 2700 mit einigen Ausführungsformen des Verfahrens in 19A und 19B bis 24A und 24B, 25A-25C und 26A und 26B bereitgestellt.
  • Bei 2702 wird eine Verbindungsstruktur teilweise über einer Halbleitervorrichtung und einem Halbleitersubstrat gebildet, wobei die Verbindungsstruktur untere Elektrodendrähte und untere Elektrodendurchkontaktierungen aufweist, die über den unteren Elektrodendrähten an einer Oberseite der Verbindungsstruktur liegen. Siehe beispielsweise 19A und 19B.
  • Bei 2704 wird ein Speicherfilm über der Zwischenverbindungsstruktur abgeschieden, wobei der Speicherfilm ein Paar von Source/Drain-Schichten und eine Source/Drain-Dielektrikumschicht zwischen den Source/Drain-Schichten aufweist. Siehe beispielsweise 20A und 20B.
  • Bei 2706 wird der Speicherfilm strukturiert, um mehrere Gräben zu bilden, die sich parallel seitlich in einer ersten Richtung erstrecken. Siehe beispielsweise 20A und 20B.
  • Bei 2708 werden die Seitenwände der Source/Drain-Dielektrikumschicht in den Gräben seitlich in einer zweiten Richtung quer zu der ersten Richtung ausgenommen, um Ausnehmungen zu bilden. Siehe beispielsweise 20A und 20B.
  • Bei 2710 werden eine Halbleiterschicht, eine Gatedielektrikumschicht und eine innere Elektrodenschicht abgeschieden, die die Gräben und Ausnehmungen ausfüllen. Siehe beispielsweise 20A und 20B.
  • Bei 2712 werden die Halbleiterschicht, die Gatedielektrikumschicht und die innere Elektrodenschicht strukturiert, um die Gräben freizulegen, während die Halbleiterschicht, die Gatedielektrikumschicht und die innere Elektrode in den Ausnehmungen verbleiben. Siehe beispielsweise 20A und 20B.
  • Bei 2714 werden eine ferroelektrische Schicht und eine Abstandhalterschicht abgeschieden, die die Gräben auskleiden und teilweise ausfüllen. Siehe beispielsweise 21A und 21B.
  • Bei 2716 wird ein Ätzvorgang durchgeführt, um die Abstandhalterschicht zurückzuätzen und die Gräben zu den unteren Elektrodendurchkontaktierungen zu verlängern. Siehe beispielsweise 22A und 22B.
  • Bei 2718 wird eine Steuerelektrodenschicht abgeschieden, die die Gräben füllt. Siehe beispielsweise 23A und 23B.
  • Bei 2720 wird die Steuerelektrodenschicht strukturiert, um die Steuerelektrodenschicht in mehrere Steuergateelektroden in mehreren Zeilen und mehreren Spalten zu teilen. Siehe beispielsweise 24A und 24B.
  • Bei 2722 wird die innere Elektrodenschicht strukturiert, um die innere Elektrodenschicht in mehrere innere Gateelektroden zu teilen, die in den Ausnehmungen lokalisiert sind. Siehe beispielsweise 25A-25C.
  • Bei 2724 wird die Verbindungsstruktur über dem Speicherfilm und der Steuergateelektroden vollendet. Siehe beispielsweise 26A und 26B.
  • Während das Blockdiagramm 2700 in 27 hierin als eine Reihe von Vorgängen oder Ereignissen veranschaulicht und beschrieben ist, ist die veranschaulichte Anordnung solcher Vorgänge oder Ereignisse nicht in einem einschränkenden Sinne zu interpretieren. Beispielsweise können einige Vorgänge in unterschiedlicher Reihenfolge und/oder gleichzeitig mit anderen Vorgängen oder Ereignissen als wie hierin veranschaulicht und/oder beschriebenen vorkommen. Ferner ist es möglich, dass nicht alle dargestellten Vorgänge erforderlich sind, um einen oder mehrere Aspekte oder Ausführungsformen der hierin enthaltenen Beschreibung zu implementieren, und ein oder mehrere der hier dargestellten Vorgänge können in einer oder mehreren separaten Vorgängen und/oder Phasen ausgeführt werden.
  • In einigen Ausführungsformen schafft die vorliegende Offenbarung eine Speichervorrichtung aufweisend: einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der über dem ersten Source/Drain-Bereich liegt; eine innere Gateelektrode und einen Halbleiterkanal, die über dem ersten Source/Drain-Bereich liegen und unter dem zweiten Source/Drain-Bereich liegen, wobei sich der Halbleiterkanal von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich erstreckt; eine dielektrische Gateelektrodenschicht zwischen der inneren Gateelektrode und dem Halbleiterkanal und an diese angrenzend; eine Steuergateelektrode auf einer Seite der inneren Gateelektrode gegenüber dem Halbleiterkanal und unbedeckt von dem zweiten Source/Drain-Bereich; und eine ferroelektrische Schicht zwischen der Steuergateelektrode und der inneren Gateelektrode und an diese angrenzend. In einigen Ausführungsformen weist die Steuergateelektrode eine erste Seitenwand auf, die der inneren Gateelektrode zugewandt ist, wobei die innere Gateelektrode eine zweite Seitenwand aufweist, die der Steuergateelektrode zugewandt ist, und wobei die erste Seitenwand und die zweite Seitenwand unterschiedliche Breiten aufweisen. In einigen Ausführungsformen weist die erste Seitenwand eine Breite auf, die geringer ist als die der zweiten Seitenwand. In einigen Ausführungsformen ist eine Höhe der Steuergateelektrode größer als eine vertikale Trennung zwischen einer oberen Oberfläche des zweiten Source/Drain-Bereichs und einer unteren Fläche des ersten Source/Drain-Bereichs. In einigen Ausführungsformen ist die Gatedielektrikumschicht um eine Ecke der inneren Gateelektrode gewickelt, von einer Seitenwand der inneren Gateelektrode zu einer oberen Oberfläche der inneren Gateelektrode. In einigen Ausführungsformen weist der Halbleiterkanal ein C-förmiges Profil auf, das um eine Seite der inneren Gateelektrode gewickelt ist. In einigen Ausführungsformen weist die Speichervorrichtung ferner auf: eine zweite innere Gateelektrode auf einer Seite der Steuergateelektrode gegenüber der der ferroelektrischen Schicht; und eine zweite ferroelektrische Schicht zwischen der zweiten inneren Gateelektrode und der Steuergateelektrode und an diese angrenzend.
  • In einigen Ausführungsformen schafft die vorliegende Offenbarung eine weitere Speichervorrichtung aufweisend: einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der über dem ersten Source/Drain-Bereich liegt; eine erste Gateelektrode und eine Halbleiterschicht vertikal zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei die erste Gateelektrode elektrisch schwebend ist; eine dielektrische Gateelektrodenschicht, die seitlich zwischen der ersten Gateelektrode und der Halbleiterschicht liegt und an diese angrenzt, wobei die erste Gateelektrode, die Halbleiter- und die dielektrischen Gateelektrodeschichten und der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich eine gemeinsame Seitenwand definieren; eine ferroelektrische Schicht, die die gemeinsame Seitenwand auskleidet; und eine zweite Gateelektrode, die an die ferroelektrische Schicht auf einer Seite der ferroelektrischen Schicht gegenüber der gemeinsamen Seitenwand angrenzt. In einigen Ausführungsformen sind die erste Gateelektrode und die zweite Gateelektrode und die Halbleiterschicht seitlich in einer ersten Richtung beabstandet, wobei die erste Gateelektrode und die zweite Gateelektrode unterschiedliche Breiten in einer zweiten Richtung orthogonal zu der ersten Richtung aufweisen. In einigen Ausführungsformen weisen die erste Gateelektrode und die zweite Gateelektrode eine erste Seitenwand und eine zweite Seitenwand auf, die einander zugewandt sind, wobei die zweite Seitenwand einen Oberflächenbereich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich aufweist, der kleiner ist als ein Oberflächenbereich der ersten Seitenwand. In einigen Ausführungsformen wird die gemeinsame Seitenwand teilweise durch einzelne Seitenwände des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs und eine individuelle Seitenwand der ersten Gateelektrode definiert, wobei die ferroelektrische Schicht auf den individuellen Seitenwänden des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs und der einzelnen Seitenwand der ersten Gateelektrode liegt. In einigen Ausführungsformen bedeckt der zweite Source/Drain-Bereich die erste Gateelektrode und die Halbleiterschicht vollständig. In einigen Ausführungsformen weist die Speichervorrichtung ferner auf: eine erste Speicherzelle, die durch die ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich, die erste Gateelektrode und die zweite Gateelektrode und die Halbleiterschicht definiert ist; und eine zweite Speicherzelle, die über der ersten Speicherzelle liegt und die zweite Gateelektrode mit der ersten Speicherzelle teilt.
  • In einigen Ausführungsformen schafft die vorliegende Offenbarung einen Speicher aufweisend: Abscheiden eines Speicherfilms über einem Substrat, wobei der Speicherfilm ein Paar von Source/Drain-Schichten und eine Source/Drain-Dielektrikumschicht zwischen den Source/Drain-Schichten aufweist; Durchführen eines ersten Ätzens in den Speicherfilm, um einen Graben durch den Speicherfilm zu bilden; Ausnehmen einer Seitenwand der Source/Drain-Dielektrikumschicht relativ zu den Seitenwänden der Source/Drain-Schichten durch den Graben, um eine Ausnehmung zu bilden; Abscheiden einer Halbleiterschicht, die die Ausnehmung und den Graben auskleidet; Abscheiden einer ersten Elektrodenschicht, die die Ausnehmung und den Graben über der Halbleiterschicht füllt; Durchführen eines zweiten Ätzens in die Halbleiterschicht und die erste Elektrodenschicht, um die Halbleiterschicht und die erste Elektrodenschicht aus dem Graben zu entfernen; Abscheiden einer ferroelektrischen Schicht, die den Graben auskleidet und ferner die erste Elektrodenschicht und die Halbleiterschicht an der Ausnehmung auskleidet; und Abscheiden einer zweiten Elektrodenschicht, die den Graben über der ferroelektrischen Schicht füllt. In einigen Ausführungsformen umfasst das Verfahren ferner: Durchführen eines dritten Ätzens in die zweite Elektrodenschicht, um eine Steuergateelektrode zu bilden, die an die erste Elektrodenschicht angrenzt; und Durchführen eines vierten Ätzens in die erste Elektrodenschicht, um eine schwebende Gateelektrode zu bilden, die in der Ausnehmung lokalisiert ist. In einigen Ausführungsformen bildet das dritte Ätzen die Steuergateelektrode mit einer Seitenwand, die der Ausnehmung mit einer ersten Breite zugewandt ist, wobei das vierte Ätzen die schwebende Gateelektrode mit einer Seitenwand bildet, die der Steuergateelektrode mit einer zweiten Breite zugewandt ist, welche größer als die erste Breite ist. In einigen Ausführungsformen umfasst das Verfahren ferner das Abscheiden einer High-k-Gatedielektrikumschicht, die die Ausnehmung und den Graben zwischen dem Abscheiden der Halbleiterschicht und dem Abscheiden der ersten Elektrodenschicht auskleidet. In einigen Ausführungsformen wird die Halbleiterschicht auf der Seitenwand der Source/Drain-Dielektrikumschicht und den Seitenwänden der Source/Drain-Schichten abgeschieden und anschließend durch das zweite Ätzen von den Seitenwänden der Source/Drain-Schichten entfernt, wobei die ferroelektrische Schicht auf der Seitenwand der Source/Drain-Dielektrikumschicht und den Seitenwänden der Source/Drain-Schichten abgeschieden wird. In einigen Ausführungsformen weist der Speicherfilm ein Paar von zweiten Source/Drain-Schichten auf, die über dem Paar von Source/Drain-Schichten liegen, und weist ferner eine zweite Source/Drain-Dielektrikumschicht zwischen den zweiten Source/Drain-Schichten auf, wobei die Ausnehmung eine Seitenwand der zweiten Source/Drain-Dielektrikumschicht relativ zu Seitenwänden der zweiten Source/Drain-Schichten durch den Graben hindurch ausnimmt, um eine zweite Ausnehmung zu bilden. In einigen Ausführungsformen nimmt der Ausnehmungsvorgang eine zweite Seitenwand der Source/Drain-Dielektrikumschicht relativ zu den zweiten Seitenwänden der Source/Drain-Schichten durch den Graben aus, um eine zweite Ausnehmung zu bilden, wobei die zweite Ausnehmung auf einer Seite des Grabens gegenüber der Ausnehmung liegt.
  • Die vorstehenden Ausführungsformen umreißen die Merkmale verschiedener Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte sich darüber im Klaren sein, dass die vorliegende Offenbarung ohne weiteres als Grundlage für die Gestaltung oder Änderung anderer Prozesse und Strukturen verwendet werden können, um die gleichen Zwecke zu verwirklichen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erreichen. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen und dass verschiedene Änderungen, Substitutionen und Modifikationen vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Speichervorrichtung aufweisend: einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der über dem ersten Source/Drain-Bereich liegt; eine innere Gateelektrode und einen Halbleiterkanal, die über dem ersten Source/Drain-Bereich liegen und unter dem zweiten Source/Drain-Bereich liegen, wobei sich der Halbleiterkanal von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich erstreckt; eine Gatedielektrikumschicht zwischen der inneren Gateelektrode und dem Halbleiterkanal und an diese angrenzend; eine Steuergateelektrode auf einer Seite der inneren Gateelektrode gegenüber dem Halbleiterkanal und unbedeckt von der zweiten Source/Drain-Bereich; und eine ferroelektrische Schicht zwischen der Steuergateelektrode und der inneren Gateelektrode und an diese angrenzend.
  2. Speichervorrichtung nach Anspruch 1, wobei die Steuergateelektrode eine erste Seitenwand aufweist, die der inneren Gateelektrode zugewandt ist, wobei die innere Gateelektrode eine zweite Seitenwand aufweist, die der Steuergateelektrode zugewandt ist, und wobei die erste Seitenwand und die zweite Seitenwand unterschiedliche Breiten aufweisen.
  3. Speichervorrichtung nach Anspruch 2, wobei die erste Seitenwand eine Breite aufweist, die kleiner als die der zweiten Seitenwand ist.
  4. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei eine Höhe der Steuergateelektrode größer ist als eine vertikale Trennung zwischen einer oberen Oberfläche des zweiten Source/Drain-Bereichs und einer unteren Fläche des ersten Source/Drain-Bereichs.
  5. Speichervorrichtung nach einem der vorhergehenden Ansprüche, wobei die dielektrische Gateschicht um eine Ecke der inneren Gateelektrode von einer Seitenwand der inneren Gateelektrode zu einer oberen Fläche der inneren Gateelektrode gewickelt ist.
  6. Speichervorrichtung nach einem der vorstehenden Ansprüche, wobei der Halbleiterkanal ein C-förmiges Profil aufweist, das um eine Seite der inneren Gateelektrode gewickelt ist.
  7. Speicherbaustein nach einem der vorhergehenden Ansprüche, weiter umfassend: eine zweite innere Gateelektrode auf einer Seite der Steuergateelektrode gegenüber der ferroelektrischen Schicht; und eine zweite ferroelektrische Schicht zwischen der zweiten inneren Gateelektrode und der Steuergateelektrode und an diese angrenzend.
  8. Speichervorrichtung aufweisend: einen ersten Source/Drain-Bereich und einen zweiten Source/Drain-Bereich, der über dem ersten Source/Drain-Bereich liegt; eine erste Gateelektrode und eine Halbleiterschicht vertikal zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, wobei die erste Gateelektrode elektrisch schwebend ist; eine Gatedielektrikumschicht, die seitlich zwischen der ersten Gateelektrode und der Halbleiterschicht liegt und an diese angrenzt, wobei die erste Gateelektrode, die Halbleiterschicht und die Gatedielektrikumschicht und der erste Source/Drain-Bereich und der zweite Source/Drain-Bereich eine gemeinsame Seitenwand definieren; eine ferroelektrische Schicht, die die gemeinsame Seitenwand auskleidet; und eine zweite Gateelektrode, die an die ferroelektrische Schicht auf einer Seite der ferroelektrischen Schicht gegenüber der gemeinsamen Seitenwand angrenzt.
  9. Speichervorrichtung nach Anspruch 8, wobei die erste Gateelektrode und die zweite Gateelektrode und die Halbleiterschicht seitlich in einer ersten Richtung beabstandet sind, und wobei die erste Gateelektrode und die zweite Gateelektrode unterschiedliche Breiten in einer zweiten Richtung orthogonal zu der ersten Richtung aufweisen.
  10. Speichervorrichtung nach Anspruch 8 oder 9, wobei die erste Gateelektrode und die zweite Gateelektrode eine erste Seitenwand und eine zweite Seitenwand aufweisen, die einander zugewandt sind, wobei die zweite Seitenwand einen Oberflächenbereich von dem ersten Source/Drain-Bereich zu dem zweiten Source/Drain-Bereich aufweist, der kleiner als ein Oberflächenbereich der ersten Seitenwand ist.
  11. Speichervorrichtung nach einem der Ansprüche 8 bis 10, wobei die gemeinsame Seitenwand teilweise durch individuelle Seitenwände des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs und eine individuelle Seitenwand der ersten Gateelektrode definiert ist, und wobei die ferroelektrische Schicht auf den individuellen Seitenwänden des ersten Source/Drain-Bereichs und des zweiten Source/Drain-Bereichs und der einzelnen Seitenwand der ersten Gateelektrode liegt.
  12. Speichervorrichtung nach einem der Ansprüche 8 bis 11, wobei der zweite Source/Drain-Bereich die erste Gateelektrode und die Halbleiterschicht vollständig bedeckt.
  13. Speichervorrichtung nach einem der Ansprüche 8 bis 12, weiter aufweisend: eine erste Speicherzelle, die durch den ersten Source/Drain-Bereich und den zweiten Source/Drain-Bereich, die erste Gateelektrode und die zweite Gateelektrode und die Halbleiterschicht definiert ist; und eine zweite Speicherzelle, die über der ersten Speicherzelle liegt und die zweite Gateelektrode mit der ersten Speicherzelle teilt.
  14. Verfahren zum Bilden einer Speichervorrichtung, umfassend: Abscheiden eines Speicherfilms über einem Substrat, wobei der Speicherfilm ein Paar von Source/Drain-Schichten und eine Source/Drain-Dielektrikumschicht zwischen den Source/Drain-Schichten aufweist; Durchführen eines ersten Ätzens in den Speicherfilm, um einen Graben durch den Speicherfilm zu bilden; Ausnehmen einer Seitenwand der Source/Drain-Dielektrikumschicht relativ zu den Seitenwänden der Source/Drain-Schichten durch den Graben, um eine Ausnehmung zu bilden; Abscheiden einer Halbleiterschicht, die die Ausnehmung und den Graben auskleidet; Abscheiden einer ersten Elektrodenschicht, die die Ausnehmung und den Graben über der Halbleiterschicht füllt; Durchführen eines zweiten Ätzens in die Halbleiterschicht und die erste Elektrodenschicht, um die Halbleiterschicht und die erste Elektrodenschicht von dem Graben zu entfernen; Abscheiden einer ferroelektrischen Schicht, die den Graben auskleidet und ferner die erste Elektrodenschicht und die Halbleiterschicht bei der Ausnehmung auskleidet; und Abscheiden einer zweiten Elektrodenschicht, die den Graben über der ferroelektrischen Schicht füllt.
  15. Verfahren nach Anspruch 14, ferner umfassend: Durchführen eines dritten Ätzens in die zweite Elektrodenschicht, um eine Steuergateelektrode zu bilden, die an die erste Elektrodenschicht angrenzt; und Durchführen eines vierten Ätzens in die erste Elektrodenschicht, um eine schwebende Gateelektrode zu bilden, die in der Ausnehmung lokalisiert ist.
  16. Verfahren nach Anspruch 15, wobei das dritte Ätzen die Steuergateelektrode mit einer Seitenwand bildet, die der Ausnehmung mit einer ersten Breite zugewandt ist, und wobei das vierte Ätzen die schwebende Gateelektrode mit einer Seitenwand bildet, die der Steuergateelektrode mit einer zweiten Breite zugewandt ist, die größer als die erste Breite ist.
  17. Verfahren nach einem der Ansprüche 14 bis 16, ferner umfassend: Abscheiden einer High-k-Gatedielektrikumschicht, die die Ausnehmung und den Graben zwischen dem Abscheiden der Halbleiterschicht und der Abscheiden der ersten Elektrodenschicht auskleidet.
  18. Verfahren nach einem der Ansprüche 14 bis 17, wobei die Halbleiterschicht auf der Seitenwand der Source/Drain-Dielektrikumschicht und den Seitenwänden der Source/Drain-Schichten abgeschieden wird und anschließend durch das zweite Ätzen von den Seitenwänden der Source/Drain-Schichten entfernt wird, und wobei die ferroelektrische Schicht auf der Seitenwand der Source/Drain-Dielektrikumschicht und den Seitenwänden der Source/Drain-Schichten abgeschieden wird.
  19. Verfahren nach einem der Ansprüche 14 bis 18, wobei der Speicherfilm ein Paar von zweiten Source/Drain-Schichten aufweist, die über dem Paar von Source/Drain-Schichten liegen, und ferner eine zweite Source/Drain-Dielektrikumschicht zwischen den zweiten Source/Drain-Schichten aufweist, und wobei das Ausnehmen eine Seitenwand der zweiten Source/Drain-Dielektrikumschicht relativ zu Seitenwänden der zweiten Source/Drain-Schichten durch den Graben hindurch ausnimmt, um eine zweite Ausnehmung zu bilden.
  20. Verfahren nach einem der Ansprüche 14 bis 19, wobei das Ausnehmen eine zweite Seitenwand der Source/Drain-Dielektrikumschicht relativ zu zweiten Seitenwänden der Source/Drain-Schichten durch den Graben ausnimmt, um eine zweite Ausnehmung zu bilden, und wobei die zweite Ausnehmung auf einer Seite des Grabens gegenüber der Ausnehmung liegt.
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