DE102018110017B4 - Halbleiterspeichervorrichtung und herstellungsverfahren dafür - Google Patents

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Abstract

Halbleiterspeichervorrichtung, aufweisend:eine leitende Body-Schicht (10), die einen Zellmatrixabschnitt (CR) und einen Peripherieschaltungsabschnitt (PR) aufweist;eine Elektrodenstruktur (ST) auf dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10), wobei die Elektrodenstruktur (ST) eine Mehrzahl von Elektroden (GP) aufweist, die eine auf die andere gestapelt sind;vertikale Strukturen (VS), die durch die Elektrodenstruktur (ST) hindurch verlaufen und mit dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10) verbunden sind;ein Restsubstrat (103) auf dem Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10); undein leitendes Verbindungsmuster (SK), das durch das Restsubstrat (103) verläuft, wobei das leitende Verbindungsmuster (SK) mit dem Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10) verbunden ist, wobei die leitende Body-Schicht (10) Polysilicium aufweist.

Description

  • HINTERGRUND
  • Ausführungsformen der erfinderischen Idee betreffen eine Halbleitervorrichtung und ein Herstellungsverfahren dafür, und genauer eine dreidimensionale (3D), nichtflüchtige Speichervorrichtung und ein Herstellungsverfahren dafür.
  • Halbleitervorrichtungen sind sehr stark integriert worden, um eine hervorragende Leistung und geringe Herstellungskosten zu ermöglichen. Insbesondere kann eine Integrationsdichte von Speichervorrichtungen ein wichtiger Faktor für die Bestimmung ihrer Kosten sein. Die Integrationsdichte herkömmlicher zweidimensionaler (2D) Halbleiterspeichervorrichtungen kann hauptsächlich durch eine Fläche bestimmt werden, die von einer Einheitszelle besetzt wird. Daher kann die Integrationsdichte der herkömmlichen 2D-Halbleiterspeichervorrichtungen von einer Technik, mit der feine Muster gebildet werden können, stark beeinflusst werden. Da jedoch extrem genaue Apparate verwendet werden, um feine Muster herzustellen, wird die Integrationsdichte von 2D-Halbleiterspeichervorrichtungen immer noch höher, kann aber begrenzt sein.
  • US 2016 / 0 307 632 A1 offenbart Halbleitervorrichtungen, die einen peripheren Bereich und einen darauf gestapelten Zellbereich enthalten, und ein Verfahren zur Herstellung derselben. Die Halbleitervorrichtung kann einen peripheren Bereich enthalten, der ein unteres Substrat und eine darauf bereitgestellte periphere Schaltung enthält, und einen Zellenbereich, der ein oberes Substrat und ein darauf bereitgestelltes Zellenfeld enthält. Der Zellenbereich kann auf den peripheren Bereich gestapelt werden. Wenn ein Operationssignal von der Peripherieregion auf die Zellregion angewendet wird, kann zumindest ein Teil der Peripherie- und Zellregionen als Erdungsmuster verwendet werden, an das ein Erdungssignal angelegt wird, wodurch sie sich in einem elektrischen Erdungszustand befinden.
  • KR 10 2011 0 049 187 A offenbart eine dreidimensionale Flash-SpeicherVorrichtung.
  • US 9 543 318 B1 offenbart: Auf einem Substrat wird ein alternierender Stapel aus Isolatorschichten und Schichten aus Abstandsmaterial gebildet. In einem Kontaktbereich, in dem später Kontaktdurchgangsstrukturen gebildet werden sollen, werden gestufte Oberflächen gebildet. Ein epitaktischer Halbleitersockel kann durch einen einzigen epitaktischen Abscheidungsprozess gebildet werden, der nach der Bildung der gestuften Oberflächen und vor der Bildung von Speicheröffnungen ausgeführt wird, oder durch eine Kombination aus einem ersten epitaktischen Abscheidungsprozess, der vor der Bildung von Speicheröffnungen ausgeführt wird, und einem zweiten epitaktischen Abscheidungsprozess, der nach der Bildung der Speicheröffnungen ausgeführt wird. Der epitaktische Halbleitersockel kann eine obere Fläche haben, die sich über einer obersten Fläche des alternierenden Stapels befindet. Die Schichten aus Abstandsmaterial werden als elektrisch leitende Schichten gebildet oder können durch solche ersetzt werden. Anschließend können Rückseitenkontakt-Via-Strukturen gebildet werden.
  • US 2016 / 0 064 041 A1 offenbart eine Halbleiterspeichervorrichtung, die Folgendes enthält: ein Substrat; ein Speicherzellenarray, das eine Mehrzahl von auf dem Substrat gestapelten Speicherzellen enthält; eine isolierende Zwischenschicht, die auf dem Speicherzellenarray bereitgestellt ist; und eine erste Steuerschaltung. Die erste Steuerschaltung enthält einen ersten Transistor und eine erste Halbleiterschicht, wobei die Anzahl von Korngrenzen der ersten Halbleiterschicht nicht geringer ist als die Anzahl von Korngrenzen des Substrats, und die erste Steuerschaltung ist auf der isolierenden Zwischenschicht bereitgestellt und elektrisch mit den Speicherzellen verbunden.
  • US 2014 / 0 038 400 A1 offenbart: Eine dreidimensionale (3D) Halbleitervorrichtung enthält: einen vertikalen Kanal, der sich von einem unteren Ende in der Nähe eines Substrats zu einem oberen Ende erstreckt und eine Mehrzahl von Speicherzellen verbindet, und ein Zellenarray mit der Mehrzahl von Zellen, wobei das Zellenarray in einem Gatestapel aus Schichten mit einer treppenförmigen Struktur angeordnet ist, die auf dem Substrat angeordnet sind. Der Gatestapel enthält eine untere Schicht, die eine untere Auswahlleitung enthält, die mit einem unteren Nicht-Speicher-Transistor in der Nähe des unteren Endes verbunden ist, obere Schichten, die leitende Leitungen enthalten, die jeweils mit einem oberen Nicht-Speicher-Transistor in der Nähe des oberen Endes verbunden sind und als ein einziges leitendes Stück verbunden sind, um eine obere Auswahlleitung zu bilden, und Zwischenschichten, die jeweils eine Wortleitung enthalten und mit einem Zellentransistor verbunden sind, wobei die Zwischenschichten zwischen der unteren Auswahlleitung und der oberen Auswahlleitung angeordnet sind.
  • KURZFASSUNG
  • Ausführungsformen der erfinderischen Konzepte können eine Halbleiterspeichervorrichtung mit verbesserten elektrischen Kennwerten und ein Verfahren zu ihrer Herstellung bereitstellen.
  • Ausführungsformen der erfinderischen Konzepte können auch eine Halbleiterspeichervorrichtung, die in der Lage ist, eine Dicke zu verringern, und ein Verfahren zu ihrer Herstellung bereitstellen.
  • In einem Aspekt kann eine Halbleiterspeichervorrichtung eine leitende Body-Schicht, eine Elektrodenstruktur, eine vertikale Struktur, ein Restsubstrat und ein leitendes Verbindungsmuster aufweisen. Die leitende Body-Schicht kann einen Zellmatrixabschnitt und einen peripheren Schaltungsabschnitt aufweisen. Die Elektrodenstruktur kann sich auf dem Zellmatrixabschnitt der leitenden Body-Schicht befinden und kann mehrere Elektroden aufweisen, die nacheinander eine auf die andere gestapelt sind. Die vertikalen Strukturen können durch die Elektrodenstruktur hindurch verlaufen und können mit dem Zellmatrixabschnitt der leitenden Body-Schicht verbunden sein. Das Restsubstrat kann sich auf dem peripheren Schaltungsabschnitt der leitenden Body-Schicht befinden. Das leitende Verbindungsmuster kann durch das Restsubstrat hindurch verlaufen und kann mit dem peripheren Schaltungsabschnitt der leitenden Body-Schicht verbunden sein, wobei die leitende Body-Schicht Polysilicium aufweist.
  • In einem Aspekt kann eine Halbleiterspeichervorrichtung eine leitende Body-Schicht, eine Elektrodenstruktur, vertikale Strukturen, ein Restsubstrat und ein leitendes Verbindungsmuster aufweisen. Die leitende Body-Schicht kann einen Zellmatrixabschnitt und einen peripheren Schaltungsabschnitt aufweisen, wobei die leitende Body-Schicht Polysilicium aufweist. Der Zellmatrixabschnitt kann einer Zellmatrixregion der Halbleiterspeichervorrichtung entsprechen. Der periphere Schaltungsabschnitt kann einer Peripherieschaltungsregion der Halbleiterspeichervorrichtung entsprechen. Die Elektrodenstruktur kann sich auf dem Zellmatrixabschnitt der leitenden Body-Schicht befinden. Die Elektrodenstruktur kann eine Mehrzahl von Elektroden aufweisen, die nacheinander eine auf die andere gestapelt sind. Die vertikalen Strukturen können durch die Elektrodenstruktur hindurch verlaufen und können mit dem Zellmatrixabschnitt der leitenden Body-Schicht verbunden sein. Das Restsubstrat kann sich auf dem peripheren Schaltungsabschnitt der leitenden Body-Schicht befinden. Das leitende Verbindungsmuster kann durch das Restsubstrat hindurch verlaufen und kann mit der leitenden Body-Schicht verbunden sein. Eine untere Oberfläche des leitenden Verbindungsmusters kann auf einer im Wesentlichen gleichen Höhe liegen wie untere Oberflächen der vertikalen Strukturen.
  • In einem Aspekt kann ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung das Ausbilden eines leitenden Verbindungsmusters in einem oberen Abschnitt einer Peripherieschaltungsregion eines Substrats, das eine Zellmatrixregion und die Peripherieschaltungsregion aufweist, das Entfernen eines oberen Abschnitts des Substrats in der Zellmatrixregion, um einen unteren Abschnitt des Substrats in der Zellmatrixregion freizulegen, das Ausbilden vertikaler Strukturen, die mit dem unteren Abschnitt des Substrats in der Zellmatrixregion verbunden sind, das Entfernen des unteren Abschnitts des Substrats, um Unterseiten der vertikalen Strukturen und eine Unterseite des leitenden Verbindungsmusters freizulegen, und das Ausbilden einer leitenden Body-Schicht, die mit den Unterseiten der vertikalen Strukturen und der Unterseite des leitenden Verbindungsmusters verbunden ist.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN:
  • Die erfinderischen Konzepte werden angesichts der beigefügten Zeichnungen und der begleitenden ausführlichen Beschreibung deutlicher werden.
    • 1 ist ein schematischer Schaltplan, der eine Zellmatrix einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
    • 2A ist eine Draufsicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
    • 2B ist eine Querschnittansicht entlang einer Linie I-I` von 2A.
    • 3A und 3B sind vergrößerte Ansichten einer Region ,A` von 2B zur Darstellung von Halbleiterspeichervorrichtungen gemäß manchen Ausführungsformen von erfinderischen Konzepten.
    • 4A ist eine vergrößerte Ansicht einer Region ,B` von 2B.
    • 4B bis 4F sind vergrößerte Querschnittsansichten, die der Region ,B` von 2B entsprechen, zur Darstellung von Halbleiterspeichervorrichtungen gemäß manchen Ausführungsformen von erfinderischen Konzepten.
    • 5 ist eine Draufsicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
    • 6 bis 14 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
    • 15 bis 17 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
    • 18 bis 20 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
    • 21 ist eine Querschnittsansicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
    • 22A stellt eine Draufsicht dar, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigt.
    • 22B stellt eine Querschnittansicht entlang einer Linie I-I` von 22A dar.
    • 23 bis 30 stellen Querschnittansichten entlang einer Linie I-I` von 22A dar und zeigen ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten.
    • 31 bis 38 stellen Querschnittansichten entlang einer Linie I-I` von 22A dar, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigen.
    • 39 bis 41 stellen Querschnittansichten entlang einer Linie I-I` von 22A dar, die ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigen.
    • 42 bis 43 stellen Querschnittansichten dar, die ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigen.
    • 44 stellt eine Querschnittsansicht dar, die ein Halbleiter-Package gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigt.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Ausführungsformen von erfinderischen Konzepten werden im Folgenden ausführlich unter Bezugnahme auf die begleitenden Zeichnungen beschrieben.
  • 1 ist ein schematischer Schaltplan, der eine Zellmatrix einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
  • Wie in 1 gezeigt ist, kann eine Zellmatrix einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen eine gemeinsame Source-Leitung CSL, eine Mehrzahl von Bit-Leitungen BL und eine Mehrzahl von Zellen-Strings CSTR, die zwischen die gemeinsame Source-Leitung CSL und die Bit-Leitungen BL geschaltet sind, aufweisen.
  • Die gemeinsame Source-Leitung CSL kann eine leitende Schicht, die auf einem Substrat angeordnet ist, oder eine in dem Substrat ausgebildete Dotierungsregion sein. Die Bit-Leitungen BL können leitende Muster (z.B. Metallleitungen) sein, die vertikal von dem Substrat beabstandet sind. Die Bit-Leitungen BL können zweidimensional angeordnet sein, und eine Mehrzahl der Zellen-Strings CSTR können parallel zu den Bit-Leitungen BL geschaltet sein. Die Zellen-Strings CSTR können gemeinsam mit der gemeinsamen Source-Leitung CSL verbunden sein. Anders ausgedrückt kann eine Mehrzahl der Zellen-Strings CSTR zwischen der gemeinsame Source-Leitung CSL und der Mehrzahl von Bit-Leitungen BL angeordnet sein. In manchen Ausführungsformen kann die gemeinsame Source-Leitung CSL in Mehrzahl bereitgestellt sein. In manchen Ausführungsformen kann an die Mehrzahl gemeinsamer Source-Leitungen CSL die gleiche Zellenspannung angelegt werden. In bestimmten Ausführungsformen können die gemeinsamen Source-Leitungen CSL unabhängig voneinander elektrisch gesteuert werden.
  • Jeder von den Zellen-Strings CSTR kann einen Masseauswahltransistor GST, der mit der gemeinsamen Source-Leitung CSL verbunden ist, einen String-Auswahltransistor SST, der mit der Bit-Leitung BL verbunden ist, und eine Mehrzahl von Speicherzellentransistoren MCT, die zwischen den Masse- und String-Auswahltransistoren GST und SST angeordnet sind, aufweisen. Der Masseauswahltransistor GST, die Speicherzellentransistoren MCT und der String-Auswahltransistor SST können in Reihe miteinander verbunden sein.
  • Die gemeinsame Source-Leitung CSL kann gemeinsam mit Sources der Masseauswahltransistoren GST verbunden sein. Eine Masseauswahlleitung GSL, eine Mehrzahl von Wortleitungen WL1 bis WLn und eine String-Auswahlleitung SSL, die zwischen die gemeinsame Source-Leitung CSL und die Bit-Leitungen BL geschaltet sind, können als Gate-Elektrode des Masseauswahltransistors GST, Gate-Elektroden der Speicherzellentransistoren MCT bzw. als Gate-Elektrode des String-Auswahltransistors SST verwendet werden, Jeder von den Speicherzellentransistoren MCT kann ein Datenspeicherelement aufweisen.
  • In manchen Ausführungsformen können sich die Masseauswahlleitung GSL, die Wortleitungen WL1 bis WLn und die String-Auswahlleitung SSL in einer ersten Richtung D1 erstrecken. Die Bit-Leitung BL kann sich in einer zweiten Richtung D2 erstrecken, welche die erste Richtung D1 schneidet. Die Speicherzellentransistoren MCT im selben String können in einer dritten Richtung D3, welche die erste Richtung D 1 und die zweite Richtung D2 schneidet, einer auf den anderen gestapelt sein.
  • 2A ist eine Draufsicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt. 2B ist eine Querschnittsansicht entlang einer Linie I-I` von 2A. 3A und 3B sind vergrößerte Ansichten einer Region ,A` von 2B zur Darstellung von Halbleiterspeichervorrichtungen gemäß manchen Ausführungsformen von erfinderischen Konzepten. 4A ist eine vergrößerte Ansicht einer Region ,B` von 2B.
  • In 2A, 2B, 3A, 3B und 4A ist gezeigt, dass eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen eine Zellmatrixregion CR, eine Verbindungsregion ER und eine Peripherieschaltungsregion PR aufweisen kann. In manchen Ausführungsformen kann die Halbleiterspeichervorrichtung eine Flash-Speichervorrichtung sein. Eine Mehrzahl von Speicherzellen kann in der Zellmatrixregion CR vorgesehen sein. In manchen Ausführungsformen kann die Zellmatrix von 1 in der Zellmatrixregion CR vorgesehen sein.
  • Die Peripherieschaltungsregion PR kann eine Region sein, in der ein Wortleitungstreiber, ein Leseverstärker, Reihen- und Spaltendecodierer und Steuerschaltungen angeordnet sind. Die Peripherieschaltungsregion PR, die auf einer Seite der Zellmatrixregion CR angeordnet ist, ist in 2A als Beispiel dargestellt, um die Erläuterung zu vereinfachen und klarer zu machen. Alternativ dazu kann die Peripherieschaltungsregion PR zusätzlich auf einer anderen Seite (auf anderen Seiten) der Zellmatrixregion CR angeordnet sein. In manchen Ausführungsformen kann die Peripherieschaltungsregion PR die Zellmatrixregion CR umgeben, wenn sie in der Draufsicht betrachtet wird.
  • Die Verbindungsregion ER kann eine Region sein, in der Anschlussflecken zum elektrischen Anschließen von Gate-Elektroden, die weiter unten beschrieben werden, bereitgestellt sind. Di Anschlussflecken können Endabschnitte der Gate-Elektroden sein und bilden eine Stufenform.
  • Ein Restsubstrat 103 kann in der Peripherieschaltungsregion PR bereitgestellt sein, und periphere Transistoren PT können am Restsubstrat 103 bereitgestellt sein. Die peripheren Transistoren PT können Gate-Elektroden PG und eine Gate-Isolierschicht aufweisen. Die peripheren Transistoren PT können einen PMOS-Transistor und/oder einen NMOS-Transistor aufweisen.
  • Das Restsubstrat 103 kann eine vergrabene Isolierschicht BX und eine periphere aktive Schicht UT auf der vergrabenen Isolierschicht BX aufweisen. Das Restsubstrat 103 kann ein Abschnitt eines Halbleiter-auf-Isolator-Substrats sein. Zum Beispiel kann das Restsubstrat 103 eine Struktur aufweisen, die durch Entfernen einer unteren Halbleiterschicht von einem Silizium-auf-Isolator (SOI)-Substrat erhalten wird. Das Restsubstrat 103 kann ferner eine Vorrichtungsisolierschicht 102 aufweisen, die durch die periphere aktive Schicht UT und die vergrabene Isolierschicht BX hindurch verläuft. Zum Beispiel kann die Vorrichtungsisolierschicht 102 ein Siliciumoxid aufweisen. Eine Seitenwand der vergrabenen Isolierschicht BX kann einer Seitenwand von mindestens einer von mehreren Gate-Elektroden, die nachstehend beschrieben werden, zugewandt sein.
  • Das Restsubstrat 103 kann eine obere Oberfläche 103a, auf der die Gate-Elektroden PG der peripheren Transistoren PT ausgebildet sind, und eine untere Oberfläche 103b, die der oberen Oberfläche 103a entgegengesetzt ist, aufweisen. In manchen Ausführungsformen kann ein Abstand zwischen der oberen Oberfläche 103a und der unteren Oberfläche 103b des Restsubstrats 103 (z.B. eine Dicke des Restsubstrats 103) im Bereich von etwa 50 nm bis 1000 µm liegen.
  • Die periphere aktive Schicht UT kann eine im Wesentlichen einkristalline Siliciumschicht sein. In der vorliegenden Beschreibung kann der Begriff ,im Wesentlichen einkristallin' bedeuten, dass keine Korngrenze in einer entsprechenden Schicht oder einem entsprechenden Abschnitt vorhanden ist, die entsprechende Schicht oder der entsprechende Abschnitt aber die gleiche Kristallorientierung aufweist. Außerdem kann der Begriff ,im Wesentlichen einkristallin' auch bedeuten, dass die entsprechende Schicht oder der entsprechende Abschnitt praktisch einkristallin ist, auch wenn lokal eine Korngrenze in der entsprechenden Schicht oder dem entsprechenden Abschnitt vorhanden ist oder auch wenn lokal ein Abschnitt mit einer anderen Kristallorientierung in der entsprechenden Schicht oder dem entsprechenden Abschnitt vorhanden ist. Zum Beispiel kann eine im Wesentlichen einkristalline Schicht eine Mehrzahl von Korngrenzen mit flachen Winkeln aufweisen.
  • Eine Source-Region, eine Drain-Region und eine Kanalregion des peripheren Transistors PT können in der peripheren aktiven Schicht UT ausgebildet sein. Zum Beispiel kann die periphere aktive Schicht UT die Source- und Drain-Regionen aufweisen, die mit p- oder n-Dotanden auf Basis einer Art des peripheren Transistors PT dotiert sind.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann die Peripherieschaltungsregion PR eine leitende Body-Schicht 10 aufweisen, die unter dem Restsubstrat 103 angeordnet ist. Die leitende Body-Schicht 10 kann mit der unteren Oberfläche 103b des Restsubstrats 103 in Berührung stehen. Ausführungsformen von erfinderischen Konzepten sind aber nicht darauf beschränkt. Die leitende Body-Schicht 10 kann ein Halbleitermaterial und/oder ein Metallmaterial aufweisen. Zum Beispiel kann die leitende Body-Schicht 10 eine polykristalline Halbleiterschicht, wie etwa eine Polysiliciumschicht, aufweisen. Jedoch ist das Material der leitenden Body-Schicht 10 nicht auf die Siliciumschicht beschränkt. In bestimmten Ausführungsformen kann die leitende Body-Schicht 10 eine Germaniumschicht oder eine Silicium-Germanium-Schicht aufweisen. Die leitende Body-Schicht 10 kann auch in der Zellmatrixregion CR ebenso wie in der Peripherieschaltungsregion PR bereitgestellt sein. Die leitende Body-Schicht 10 kann einen ersten Leitfähigkeitstyp aufweisen. Zum Beispiel kann der erste Leitfähigkeitstyp p-leitend sein. Die leitende Body-Schicht 10 kann auch so bezeichnet werden, dass sie einen Zellmatrixabschnitt, welcher der Zellmatrixregion CR entspricht, einen peripheren Schaltungsabschnitt, welcher der Peripherieschaltungsregion PR entspricht, und einen Verbindungsabschnitt, welcher der Verbindungsregion ER entspricht, aufweist.
  • Dielektrische Zwischenschichten IL1 und IL2 können bereitgestellt sein, um die peripheren Transistoren PT zu bedecken. Zum Beispiel kann jede von den dielektrischen Zwischenschichten IL1 und IL2 eine Siliciumoxidschicht und/oder eine Siliciumoxynitridschicht aufweisen. Ein Material der dielektrischen Zwischenschicht IL1 kann einem Material der dielektrischen Zwischenschicht IL2 gleich sein oder davon verschieden sein. Periphere Kontakte 165 können durch die dielektrischen Zwischenschichten IL1 und/oder IL2 verlaufen. Manche von den peripheren Kontakten 165 können mit dem peripheren Transistor PT verbunden sein. Eine periphere Leitung PL kann in einer oberen dielektrischen Zwischenschicht IL2 bereitgestellt sein und kann mit dem peripheren Kontakt 165 verbunden sein. Der periphere Kontakt 165 und eine periphere Leitung PL können ein leitendes Material, wie etwa dotiertes Silicium, ein Metall und/oder ein leitendes Metallnitrid aufweisen.
  • Die Zellmatrixregion CR kann Elektrodenstrukturen ST aufweisen, von denen jede Gate-Elektroden GP aufweist, die nacheinander auf die leitende Body-Schicht 10 gestapelt sind. Isolierschichten 120 können zwischen den Gate-Elektroden GP bereitgestellt werden. Anders ausgedrückt können die Gate-Elektroden GP und die Isolierschichten 120 abwechselnd und wiederholt auf die leitende Body-Schicht 10 gestapelt werden. Eine Pufferschicht 111 kann zwischen der leitenden Body-Schicht 10 und einer untersten von den Gate-Elektroden GP bereitgestellt sein. Zum Beispiel können die Isolierschichten 120 und die Pufferschicht 111 eine Siliciumoxidschicht und/oder eine Siliciumoxynitridschicht aufweisen. Die Pufferschicht 111 kann dünner sein als die Isolierschichten 120.
  • In manchen Ausführungsformen kann die unterste Gate-Elektrode einer Gate-Elektrode eines Masseauswahltransistors (z.B. zumindest einem Abschnitt der Masseauswahlleitung GSL von 1) entsprechen, und eine oberste Gate-Elektrode kann einer Gate-Elektrode eines String-Auswahltransistors (z.B. zumindest einem Abschnitt der String-Auswahlleitung SSL von 1) entsprechen. Die Gate-Elektroden zwischen der untersten Gate-Elektrode und der obersten Gate-Elektrode können Zellen-Gate-Elektroden (z.B. zumindest Abschnitten der Wortleitungen WL1 bis WLn von 1) entsprechen. Sechs Gate-Elektroden GP sind in 2B dargestellt. Ausführungsformen erfinderischer Gedanken sind aber nicht darauf beschränkt. In bestimmten Ausführungsformen kann die Anzahl der Gate-Elektroden GP, die in der Elektrodenstruktur ST enthalten sind, sieben oder mehr oder fünf oder weniger sein.
  • Jede von den Gate-Elektroden GP in den Elektrodenstrukturen ST können sich in der ersten Richtung D1 erstrecken. Die Elektrodenstrukturen ST können in der zweiten Richtung D2 voneinander beabstandet sein, mit dazwischen angeordneten Trennungsmustern 145. Anders ausgedrückt können Trenngräben 141 zwischen den Elektrodenstrukturen ST bereitgestellt sein, und die Trennungsmuster 145 können jeweils in den Trenngräben 141 bereitgestellt sein. Jedes von den Trennungsmustern 145 kann sich in der ersten Richtung D1 erstrecken. Zum Beispiel können die Trennungsmuster 145 eine Siliciumoxidschicht und/oder eine Siliciumnitridschicht und/oder eine Siliciumoxynitridschicht aufweisen.
  • Gemeinsame Source-Leitungen 140 können durch die Trennungsmuster 145 verlaufen, so dass sie mit der leitenden Body-Schicht 10 verbunden werden. In manchen Ausführungsformen kann jede von den gemeinsamen Source-Leitungen 140 eine Plattenform aufweisen, die sich in der ersten Richtung D 1 erstreckt, wenn sie in einer Querschnittsansicht betrachtet wird. Alternativ dazu können die gemeinsamen Source-Leitungen 140 eine Mehrzahl von Kontakten aufweisen, die durch ein Trennungsmuster 145 hindurch verlaufen.
  • Die gemeinsamen Source-Leitungen 140 können dotiertes Silicium und/oder Metall und/oder ein leitendes Metallnitrid aufweisen. Wenn die gemeinsamen Source-Leitungen 140 dotiertes Silicium enthalten, können die gemeinsamen Source-Leitungen 140 in manchen Ausführungsformen einen zweiten Leitfähigkeitstyp aufweisen, der von dem ersten Leitfähigkeitstyp der leitenden Body-Schicht 10 verschieden ist. Zum Beispiel kann der zweite Leitfähigkeitstyp n-leitend sein. Wenn die gemeinsamen Source-Leitungen 140 ein Metallmaterial wie Wolfram, Titan, Tantal und/oder irgendein Nitrid davon aufweisen, kann in bestimmten Ausführungsformen eine Metallsilicidschicht (z.B. eine Wolframsilicidschicht) zusätzlich zwischen der leitenden Body-Schicht 10 und den einzelnen gemeinsamen Source-Leitungen 140 bereitgestellt sein.
  • Vertikale Strukturen VS können durch die Elektrodenstrukturen ST verlaufen, so dass sie mit der leitenden Body-Schicht 10 verbunden werden. Jede von den vertikalen Strukturen VS kann eine zylindrische Form aufweisen, deren Breite von oben nach unten zunehmend geringer wird. Die vertikalen Strukturen VS können zweidimensional auf der leitenden Body-Schicht 10 angeordnet sein. In der vorliegenden Beschreibung kann der Begriff ,zweidimensionale Anordnung' bedeuten, dass entsprechende Elemente oder Komponenten in der ersten und der zweiten Richtung D1 und D2 senkrecht zueinander angeordnet sind, so dass sie eine Mehrzahl von Reihen und eine Mehrzahl von Spalten bilden, wenn man sie in der Draufsicht betrachtet. Zum Beispiel kann eine Mehrzahl der vertikalen Strukturen VS, die in der ersten Richtung D1 angeordnet sind, eine Spalte bilden, und die vertikalen Strukturen VS einer Mehrzahl der Spalten können in ein und derselben Elektrodenstruktur ST angeordnet sein. In manchen Ausführungsformen können die vertikalen Strukturen VS von vier Spalten in ein und derselben Elektrodenstruktur ST angeordnet sein, wie in 2A dargestellt ist. Ausführungsformen von erfinderischen Konzepten sind aber nicht darauf beschränkt. In bestimmten Ausführungsformen können die vertikalen Strukturen VS von Spalten, deren Anzahl kleiner oder größer 4 ist, in ein und derselben Elektrodenstruktur ST angeordnet sein. In manchen Ausführungsformen können die vertikalen Strukturen VS, die ungeradzahlige Spalten bilden, so angeordnet sein, dass sie von den vertikalen Strukturen VS, die geradzahlige Spalten bilden, in der ersten Richtung D 1 versetzt sind.
  • Wie in 3A und 3B dargestellt ist, kann jede von den vertikalen Strukturen VS eine Füllungsisolierschicht 139, eine Kanalhalbleiterschicht CP und eine Datenspeicherschicht DS aufweisen. In manchen Ausführungsformen kann die Füllungsisolierschicht 139 eine Form aufweisen, die einem Zylinder ähnelt, und die Kanalhalbleiterschicht CP und die Datenspeicherschicht DS können nacheinander auf einer Seitenwand der Füllungsisolierschicht 139 bereitgestellt sein. Alternativ dazu kann die Füllungsisolierschicht 139 weggelassen werden. Zum Beispiel kann die Füllungsisolierschicht 139 eine Siliciumoxidschicht aufweisen. Die Kanalhalbleiterschicht CP kann ein polykristallines Halbleitermaterial aufweisen. Die Kanalhalbleiterschicht CP kann in einem intrinsischen Zustand sein, der einem undotierten Zustand entspricht, oder kann leicht mit Dotanden des ersten oder des zweiten Leitfähigkeitstyps dotiert sein. Zum Beispiel kann die Kanalhalbleiterschicht CP eine polykristalline Siliciumschicht aufweisen. Alternativ dazu kann die Kanalhalbleiterschicht CP Germanium oder Silicium-Germanium aufweisen. In bestimmten Ausführungsformen kann eine leitende Schicht (z.B. ein Metall, ein leitendes Metallnitrid oder ein Silicid) oder eine Nanostruktur (z.B. Kohlenstoffnanoröhrchen oder Graphen) anstelle der Kanalhalbleiterschicht CP bereitgestellt werden. Die Kanalhalbleiterschicht CP kann die Form einer Röhre haben, deren Boden offen ist.
  • Die Datenspeicherschicht DS kann ein Blockierisolierschicht angrenzend an die Gate-Elektroden GP, eine Tunnelisolierschicht angrenzend an die Kanalhalbleiterschicht CP und eine Ladungsspeicherschicht, die zwischen der Blockierisolierschicht und der Tunnelisolierschicht angeordnet ist, aufweisen. Die Blockierisolierschicht kann eine High-k-Dielektrikumsschicht (z.B. eine Aluminiumoxidschicht oder eine Hafniumoxidschicht) aufweisen. In manchen Ausführungsformen kann die Blockierisolierschicht eine Mehrfachschicht sein, die eine Mehrzahl von Schichten aufweist. Zum Beispiel kann die Blockierisolierschicht eine erste Blockierisolierschicht und eine zweite Blockierisolierschicht aufweisen, und sowohl die erste als auch die zweite Blockierisolierschicht können eine Aluminiumoxidschicht und/oder eine Hafniumoxidschicht aufweisen. Jede von den ersten und zweiten Blockierisolierschichten kann sich vertikal entlang der Kanalhalbleiterschicht CP erstrecken. Alternativ dazu kann sich ein Abschnitt der ersten Blockierisolierschicht zwischen den Gate-Elektroden GP und den Isolierschichten 120 erstrecken.
  • Die Ladungsspeicherschicht kann eine Ladungsfallenschicht oder eine Isolierschicht, die leitende Nano-Dots enthält, aufweisen. Die Ladungsspeicherschicht kann beispielsweise eine Siliciumnitridschicht aufweisen. Die Tunnelisolierschicht kann eine Siliciumoxynitridschicht und/oder eine High-k-Dielektrikumsschicht (z.B. eine Hafniumoxidschicht oder eine Aluminiumoxidschicht) aufweisen. Die Ladungsspeicherschicht und die Tunnelisolierschicht können sich vertikal entlang der Kanalhalbleiterschicht CP erstrecken.
  • Wie in 3A und 3B dargestellt ist, können eine untere Oberfläche DSb der Datenspeicherschicht DS, eine untere Oberfläche CPb der Kanalhalbleiterschicht CP und eine untere Oberfläche 139b der Füllungsisolierschicht 139 im Wesentlichen auf der gleichen Höhe angeordnet sein und/oder können im Wesentlichen auf der gleichen Ebene angeordnet sein. In manchen Ausführungsformen können die untere Oberfläche DSb der Datenspeicherschicht DS, die untere Oberfläche CPb der Kanalhalbleiterschicht CP und die untere Oberfläche 139b der Füllungsisolierschicht 139 mit einer oberen Oberfläche 10a der leitenden Body-Schicht 10 in Berührung stehen. In bestimmten Ausführungsformen können Höhenunterschiede zwischen der unteren Oberfläche DSb der Datenspeicherschicht DS, der unteren Oberfläche CPb der Kanalhalbleiterschicht CP und der unteren Oberfläche 139b der Füllungsisolierschicht 139 existieren, abhängig von einer Art eines Planarisierungsprozesses, der weiter unten beschrieben wird.
  • Die untere Oberfläche CPb der Kanalhalbleiterschicht CP und die obere Oberfläche 10a der leitenden Body-Schicht 10 können im Wesentlichen dieselbe Oberfläche sein. Es kann eine Grenzfläche zwischen der Kanalhalbleiterschicht CP und der leitenden Body-Schicht 10 eingehalten werden. Ausführungsformen von erfinderischen Konzepten sind aber nicht darauf beschränkt. Wie in 3A dargestellt ist, kann eine untere Oberfläche der Pufferschicht 111 mit der oberen Oberfläche 10a der leitenden Body-Schicht 10 in Berührung stehen und kann im Wesentlichen auf der gleichen Höhe angeordnet sein wie die untere Oberfläche DSb der Datenspeicherschicht DS, die untere Oberfläche CPb der Kanalhalbleiterschicht CP und die untere Oberfläche 139b der Füllungsisolierschicht 139. Alternativ dazu kann, wie in 3B dargestellt ist, eine Ätzstoppschicht 113 zwischen der Pufferschicht 111 und der leitenden Body-Schicht 10 bereitgestellt sein. Eine untere Oberfläche der Ätzstoppschicht 113 kann mit der oberen Oberfläche 10a der leitenden Body-Schicht 10 in Berührung stehen und kann im Wesentlichen auf der gleichen Höhe angeordnet sein wie die untere Oberfläche DSb der Datenspeicherschicht DS, die untere Oberfläche CPb der Kanalhalbleiterschicht CP und die untere Oberfläche 139b der Füllungsisolierschicht 139. Zum Beispiel kann die Ätzstoppschicht 113 eine Metalloxidschicht, wie etwa eine Aluminiumoxidschicht aufweisen.
  • Die vertikalen Strukturen VS können in ihren oberen Abschnitten Kontaktfleckmuster 128 aufweisen. Die Kontaktfleckmuster 128 können dotiertes Polysilicium oder ein Metall aufweisen. Seitenwände der Kontaktfleckmuster 128 können mit inneren Seitenwänden der Datenspeicherschichten DS in Berührung stehen.
  • Bit-Leitungen BL können auf den vertikalen Strukturen VS bereitgestellt sein. Jede von den Bit-Leitungen BL kann einer Mehrzahl der vertikalen Strukturen VS gemeinsam sein. Manche von den Bit-Leitungen BL sind in 2A dargestellt, um die Erläuterung und die Darstellung einfach und klar zu halten. Die Bit-Leitungen BL können durch Bit-Leitungskontakte 164 elektrisch mit den vertikalen Strukturen VS verbunden sein. Das Verfahren der Verbindung der Bit-Leitungen BL mit den vertikalen Strukturen VS ist nicht auf 2A und 2B beschränkt, sondern können auf verschiedene Weise modifiziert werden. In bestimmten Ausführungsformen können Sub-Bit-Leitungen zwischen den Bit-Leitungen BL und den Bit-Leitungskontakten 164 bereitgestellt sein. Die Bit-Leitungen BL und die Bit-Leitungskontakte 164 können ein Metall (z.B. Wolfram, Kupfer oder Aluminium) und/oder ein leitendes Metallnitrid (z.B. Titannitrid oder Tantalnitrid) und/oder ein Übergangsmetall (z.B. Titan oder Tantal) aufweisen.
  • Wie in 4A dargestellt ist, kann eine Dicke T3 der leitenden Body-Schicht 10 geringer sein als die Dicke des Restsubstrats 103. In manchen Ausführungsformen kann eine Dicke T2 der vergrabenen Isolierschicht BX größer sein als eine Dicke T3 der leitenden Body-Schicht 10. Zum Beispiel kann die Dicke T2 der vergrabenen Isolierschicht BX im Bereich vom etwa 1,5-Fachen bis zum etwa 5-Fachen der Dicke T3 der leitenden Body-Schicht 10 liegen. Die Dicke T2 der vergrabenen Isolierschicht BX kann größer sein als eine Dicke T1 der peripheren aktiven Schicht UT. Zum Beispiel kann die Dicke T2 der vergrabenen Isolierschicht BX im Bereich vom etwa 1,5-Fachen bis zum etwa 5-Fachen der Dicke T1 der peripheren aktiven Schicht UT liegen. Die Dicke T3 der leitenden Body-Schicht 10 kann größer sein als die Dicke T1 der peripheren aktiven Schicht UT. Zum Beispiel kann die Dicke T3 der leitenden Body-Schicht 10 im Bereich vom etwa 1,1-Fachen bis zum etwa 3-Fachen der Dicke T1 der peripheren aktiven Schicht UT liegen.
  • Die obere Oberfläche 103a des Restsubstrats 103 kann höher sein als die unterste der Gate-Elektroden GP und kann niedriger sein als die oberste der Gate-Elektroden GP. Zum Beispiel kann eine Höhe der oberen Oberfläche der peripheren aktiven Schicht UT höher sein als eine Höhe einer oberen Oberfläche einer ersten Gate-Elektrode GP_L1, die von den Gate-Elektroden GP am nächsten an der leitenden Body-Schicht 10 liegt. Zum Beispiel kann die erste Gate-Elektrode GP_L1 eine untere Auswahl-Gate-Elektrode sein. In manchen Ausführungsformen kann die Höhe der oberen Oberfläche der peripheren aktiven Schicht UT höher sein als eine Höhe einer oberen Oberfläche einer zweiten Gate-Elektrode GP_L2, die von den Gate-Elektroden GP am nächsten an der leitenden Body-Schicht 10 liegt. Alternativ dazu kann die Höhe der oberen Oberfläche der peripheren aktiven Schicht UT geringer sein als die Höhe der oberen Oberfläche der zweiten Gate-Elektrode GP_L2.
  • Ein leitendes Verbindungsmuster SK kann durch das Restsubstrat 103 hindurch verlaufen, so dass es mit der leitenden Body-Schicht 10 verbunden wird. Zum Beispiel kann das leitende Verbindungsmuster SK durch die periphere aktive Schicht UT und die vergrabene Isolierschicht BX verlaufen. Das leitende Verbindungsmuster SK kann in der Peripherieschaltungsregion PR bereitgestellt sein. Das leitende Verbindungsmuster SK kann dotiertes Halbleitermaterial und/oder Metall und/oder ein leitendes Metallnitrid aufweisen. In manchen Ausführungsformen kann das leitende Verbindungsmuster SK einen gleichen Leitfähigkeitstyp aufweisen wie die leitende Body-Schicht 10 (z.B. einen ersten Leitfähigkeitstyp). Zum Beispiel können die leitenden Verbindungsmuster SK polykristallines Silicium aufweisen, das mit p-Dotanden dotiert ist. Eine Breite eines unteren Abschnitts des leitenden Verbindungsmusters SK kann geringer sein als eine Breite eines oberen Abschnitts des leitenden Verbindungsmusters SK. Zum Beispiel kann eine Breite einer oberen Oberfläche SKa des leitenden Verbindungsmusters SK größer sein als eine Breite einer unteren Oberfläche SKb des leitenden Verbindungsmusters SK. Die Form des leitenden Verbindungsmusters SK kann abhängig von einem Ätzprofil einer Lochregion, in der das leitende Verbindungsmuster SK vorgesehen ist, bestimmt werden.
  • Die untere Oberfläche SKb des leitenden Verbindungsmusters SK kann mit der oberen Oberfläche der leitenden Body-Schicht 10 in Berührung stehen. Zum Beispiel kann eine Höhe der unteren Oberfläche SKb des leitenden Verbindungsmusters SK einer Höhe der oberen Oberfläche der leitenden Body-Schicht 10 im Wesentlichen gleich sein. Eine untere Oberfläche SKb des leitenden Verbindungsmusters SK kann auf einer im Wesentlichen gleichen Höhe liegen wie untere Oberflächen der vertikalen Strukturen VS. Zum Beispiel kann die untere Oberfläche SKb des leitenden Verbindungsmusters SK im Wesentlichen auf der gleichen Höhe angeordnet sein wie die untere Oberfläche DSb der Datenspeicherschicht DS, die untere Oberfläche CPb der Kanalhalbleiterschicht CP und die untere Oberfläche 139b der Füllungsisolierschicht 139.
  • Eine obere Oberfläche SKa des leitenden Verbindungsmusters SK kann auf einer im Wesentlichen gleichen Höhe liegen wie die obere Oberfläche des Restsubstrats 103. Zum Beispiel kann eine vertikale Länge h1 des leitenden Verbindungsmusters SK der Dicke des Restsubstrats 103 im Wesentlichen gleich sein.
  • Das leitende Verbindungsmuster SK kann mit mindestens einem der peripheren Kontakte 165 verbunden sein. In manchen Ausführungsformen kann eine gewünschte (und/oder alternativ eine vorgegebene) Spannung durch den peripheren Kontakt 165 und das leitende Verbindungsmuster SK zur leitenden Body-Schicht 10 geliefert werden, wenn die Halbleiterspeichervorrichtung in Betrieb ist. Zum Beispiel kann die gewünschte (und/oder alternativ die vorgegebene) Spannung eine Löschspannung sein.
  • Obere Zwischenverbindungsleitungen ML können auf den Bit-Leitungen BL und der peripheren Leitung PL bereitgestellt sein. Die oberen Zwischenverbindungsleitungen ML können mit den Bit-Leitungen BL und/oder der peripheren Leitung PL durch obere Kontakte 191 verbunden sein. Die oberen Zwischenverbindungsleitungen ML und die oberen Kontakte 191 können ein Metall oder ein Metallnitrid aufweisen.
  • Eine Schutzschicht 193 kann auf den oberen Zwischenverbindungsleitungen ML bereitgestellt sein. Die Schutzschicht 193 kann die obere dielektrische Zwischenschicht IL2 abdecken. Zum Beispiel kann die Schutzschicht 193 eine Siliciumoxidschicht oder eine Siliciumoxynitridschicht aufweisen. Eine Öffnung kann durch die Schutzschicht 193 verlaufen, um die oberen Zwischenverbindungsleitungen ML freizulegen. Jedoch wird die Darstellung der Öffnung weggelassen, um die Erläuterung und die Darstellung zu vereinfachen und klarer zu machen.
  • Die Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten können das leitende Verbindungsmuster SK aufweisen, das mit der leitenden Body-Schicht 10 verbunden ist. Eine gewünschte (und/oder alternativ eine vorgegebene) Spannung kann durch das leitende Verbindungsmuster SK an die leitende Body-Schicht 10 angelegt werden. Außerdem muss das Restsubstrat 103 gemäß manchen Ausführungsformen von erfinderischen Konzepten nicht in der Zellmatrixregion CR und der Verbindungsregion ER der Halbleiterspeichervorrichtung bereitgestellt sein. Die vertikalen Strukturen VS können durch die leitende Body-Schicht 10, die eine relativ geringe Dicke aufweist, mit den gemeinsamen Source-Leitungen 140 verbunden sein. Infolgedessen kann gemäß manchen Ausführungsformen von erfinderischen Konzepten eine Dicke der Halbleiterspeichervorrichtung verringert sein. Somit kann eine Integrationsdichte der Halbleiterspeichervorrichtungen durch Erhöhen der Zahl der Gate-Elektroden, die in der Halbleiterspeichervorrichtung gestapelt sind, und/oder der Zahl eines Gate-Stapels, der eine Mehrzahl der Gate-Elektroden aufweist, erhöht werden.
  • 4B bis 4F sind vergrößerte Querschnittsansichten, die der Region ,B` von 2B entsprechen, zur Darstellung von Halbleiterspeichervorrichtungen gemäß manchen Ausführungsformen von erfinderischen Konzepten. Im Folgenden werden die Beschreibungen der gleichen Elemente oder Komponenten wie in den obigen Ausführungsformen weggelassen, um die Erläuterung zu vereinfachen und klarer zu machen.
  • Wie in 4B gezeigt ist, muss ein Restsubstrat 103 einer Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform, anders als in 4A, keine vergrabene Isolierschicht aufweisen. Zum Beispiel kann das Restsubstrat 103 eine einkristalline Siliciumschicht aufweisen, die keine vergrabene Isolierschicht aufweist. Die Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten kann einen isolierenden Abstandshalter SKs, der zwischen dem leitenden Verbindungsmuster SK und dem Restsubstrat 103 angeordnet ist, aufweisen. Der isolierende Abstandshalter SKs kann Siliciumoxid und/oder Siliciumoxynitrid und/oder Siliciumnitrid aufweisen. Das leitende Verbindungsmuster SK kann durch den isolierenden Abstandshalter SKs elektrisch vom Restsubstrat 103 isoliert sein.
  • Wie in 4C gezeigt ist, kann eine Halbleiterspeichervorrichtung gemäß der vorliegenden Ausführungsform eine Durchgangselektrode VI aufweisen, die durch die leitende Body-Schicht 10 hindurch verläuft, so dass sie mit dem leitenden Verbindungsmuster SK verbunden wird. Die Durchgangselektrode VI kann aus einem Metall und/oder einem leitenden Metallnitrid und/oder einem dotierten Halbleitermaterial gebildet sein. Das leitende Verbindungsmuster SK ist in 4C mit der Durchgangselektrode VI und dem peripheren Kontakt 165 verbunden. Alternativ dazu muss das leitende Verbindungsmuster SK nicht mit dem peripheren Kontakt 165 verbunden sein. Die Durchgangselektrode VI kann in einem Kontaktloch HC bereitgestellt sein, das durch die leitende Body-Schicht 10 hindurch verläuft. Eine Breite eines unteren Abschnitts der Durchgangselektrode VI kann größer sein als eine Breite eines oberen Abschnitts der Durchgangselektrode VI. Eine gewünschte (und/oder alternativ eine vorgegebene) Spannung kann durch die Durchgangselektrode VI und das leitende Verbindungsmuster SK an einen Abschnitt der peripheren aktiven Schicht UT angelegt werden.
  • Wie in 4D, 4E und 4F gezeigt ist, kann eine obere Oberfläche SKa des leitenden Verbindungsmusters SK höher sein als die obere Oberfläche des Restsubstrats 103. In manchen Ausführungsformen kann die obere Oberfläche SKa des leitenden Verbindungsmusters SK, wie in 4D dargestellt ist, tiefer sein als eine obere Oberfläche PGa der Gate-Elektrode PG des peripheren Transistors PT. Eine vertikale Länge h2 des leitenden Verbindungsmusters SK kann größer sein als die Dicke des Restsubstrats 103. In manchen Ausführungsformen kann die obere Oberfläche SKa des leitenden Verbindungsmusters SK, wie in 4E dargestellt ist, im Wesentlichen auf der gleichen Höhe angeordnet sein wie die obere Oberfläche PGa der Gate-Elektrode PG des peripheren Transistors PT. Eine vertikale Länge h3 des leitenden Verbindungsmusters SK kann größer sein als die Dicke des Restsubstrats 103. In manchen Ausführungsformen kann die obere Oberfläche SKa des leitenden Verbindungsmusters SK höher sein als die obere Oberfläche PGa der Gate-Elektrode PG des peripheren Transistors PT. Eine vertikale Länge h4 des leitenden Verbindungsmusters SK kann größer sein als die Dicke des Restsubstrats 103. Die Höhe der oberen Oberfläche SKa des leitenden Verbindungsmusters SK und die vertikale Länge des leitenden Verbindungsmusters SK können abhängig von der Zeit, in der das leitende Verbindungsmuster SK gebildet wird, bestimmt werden, und dies wird im folgenden Herstellungsverfahren ausführlicher beschrieben.
  • 5 ist eine Draufsicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Gedanken darstellt. 6 bis 14 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
  • Wie in 5 und 6 gezeigt ist, können ein Halbleitersubstrat 100 einschließlich einer Zellmatrixregion CR und einer Peripherieschaltungsregion PR bereitgestellt sein. Die Verbindungsregion ER von 2A und 2B wird weggelassen, um die Erläuterung und die Darstellung zu vereinfachen und klarer zu machen. Das Halbleitersubstrat 100 kann ein Halbleiter-auf-Isolator-Substrat sein. Zum Beispiel kann das Halbleitersubstrat 100 ein Silicon-on-Insulator(SOI)-Substrat sein. Das Halbleitersubstrat 100 kann eine untere Halbleiterschicht LS, eine obere Halbleiterschicht US und eine vergrabene Isolierschicht BX zwischen der unteren und der oberen Halbleiterschicht LS und US aufweisen. Die untere Halbleiterschicht LS kann dicker sein als die vergrabene Isolierschicht BX. Die untere Halbleiterschicht LS und die obere Halbleiterschicht US können im Wesentlichen einkristallin sein. Die untere Halbleiterschicht LS und die obere Halbleiterschicht US können Halbleiterschichten sein, die mit Dotanden eines ersten Leitfähigkeitstyps dotiert sind. Der erste Leitfähigkeitstyp kann p-leitend sein.
  • Eine Lochregion HB kann in der Peripherieschaltungsregion PR ausgebildet sein. Eine plane Form der Lochregion HB kann ein Kreisform sein oder kann eine Linienform sein, die sich in einer Richtung erstreckt. Die Lochregion HB kann durch die obere Halbleiterschicht US und die vergrabene Isolierschicht BX verlaufen. Wenn die Lochregion HB ausgebildet ist, kann ein oberer Abschnitt der unteren Halbleiterschicht LS auch geätzt sein. Anders ausgedrückt kann sich die Lochregion HB in den oberen Abschnitt der unteren Halbleiterschicht LS erstrecken.
  • Ein leitendes Verbindungsmuster SK kann in der Lochregion HB ausgebildet sein. In manchen Ausführungsformen kann das Ausbilden des leitenden Verbindungsmusters SK das Ausbilden einer leitenden Schicht, welche die Lochregion HB füllt, und das Durchführen eines Planarisierungsprozesses auf der leitenden Schicht, bis eine obere Oberfläche der oberen Halbleiterschicht US freiliegt, einschließen. Ein unterer Abschnitt SKc des leitenden Verbindungsmusters SK kann in der unteren Halbleiterschicht LS ausgebildet sein.
  • Das leitende Verbindungsmuster SK kann aus dotiertem Halbleitermaterial und/oder Metall und/oder einem leitenden Metallnitrid gebildet sein. Wenn das leitende Verbindungsmuster SK aus einem Halbleitermaterial des Typs P gebildet ist, kann in manchen Ausführungsformen zusätzlich ein Dotandendotierungsprozess durchgeführt werden oder kann zusammen mit dem Abscheidungsprozess durchgeführt werden.
  • Wie in 5 und 7 gezeigt ist, können eine Vorrichtungsisolierschicht 102 und periphere Transistoren PT in der Peripherieschaltungsregion PR ausgebildet sein. Die Vorrichtungsisolierschicht 102 kann durch die obere Halbleiterschicht US und die vergrabene Isolierschicht BX verlaufen. Eine untere Oberfläche der Vorrichtungsisolierschicht 102 kann in der vorliegenden Ausführungsform mit einer oberen Oberfläche der unteren Halbleiterschicht LS zusammenfallen. Alternativ dazu können die untere Oberfläche der Vorrichtungsisolierschicht 102 von der oberen Oberfläche der unteren Halbleiterschicht LS beabstandet sein. Eine periphere Störstellenregion 171 von 5 kann in der oberen Halbleiterschicht US der Peripherieschaltungsregion PR ausgebildet sein. Ein Leitfähigkeitstyp der peripheren Störstellenregion 171 kann abhängig von einer Art der peripheren Transistoren PT bestimmt werden. Eine untere Oberfläche der peripheren Störstellenregion 171 kann einer unteren Oberfläche der oberen Halbleiterschicht US entsprechen. Das Ausbilden der peripheren Transistoren PT kann das Ausbilden einer Gate-Elektrode PG auf der peripheren Störstellenregion 171 einschließen. Eine obere Oberfläche der Gate-Elektrode PG kann höher sein als eine obere Oberfläche des leitenden Verbindungsmusters SK.
  • Nach dem Ausbilden der peripheren Transistoren PT kann eine erste dielektrische Zwischenschicht 131 ausgebildet werden, um das Halbleitersubstrat 100 abzudecken. Zum Beispiel kann die erste dielektrische Zwischenschicht 131 aus einer Siliciumoxidschicht gebildet werden. Ein oberer Abschnitt 100u des Halbleitersubstrats 100 in der Zellmatrixregion CR kann entfernt werden, um eine Aussparungsregion RR zu bilden. In manchen Ausführungsformen können die obere Halbleiterschicht US und die vergrabene Isolierschicht BX in der Zellmatrixregion CR entfernt werden. Infolgedessen kann eine obere Oberfläche 100b der unteren Halbleiterschicht LS der Zellmatrixregion CR freiliegen. Im Folgenden wird ein Abschnitt der oberen Halbleiterschicht US, die in der Peripherieschaltungsregion PR verbleibt, als periphere aktive Schicht UT bezeichnet. Das Ausbilden der Aussparungsregion RR kann das Ausbilden eines Maskenmusters, das die Zellmatrixregion CR auf dem Halbleitersubstrat 100 freilegt, und das Ätzen der ersten dielektrischen Zwischenschicht 131 und des Halbleitersubstrats 100 unter Verwendung des Maskenmusters als Ätzmaske einschließen. Der Ätzprozess kann eine Mehrzahl von Trocken- und/oder Nassätzprozessen einschließen.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann die Ätzstoppschicht 113, die unter Bezugnahme auf 3B beschrieben wurde, auf dem Halbleitersubstrat 100 ausgebildet werden. Die Ätzstoppschicht 113 kann auf die Zellmatrixregion CR beschränkt sein. Die Ätzstoppschicht 113 kann aus einem Material gebildet sein, das eine Ätzselektivität in Bezug auf sowohl die Isolierschichten 120 als auch auf Opferschichten 125, die weiter unten beschrieben werden, aufweist. Zum Beispiel kann die Ätzstoppschicht 113 eine Metalloxidschicht, wie etwa eine Aluminiumoxidschicht aufweisen. Alternativ dazu kann die Ätzstoppschicht 113 weggelassen werden. Die Ätzstoppschicht 113 kann im vorliegenden Schritt ausgebildet werden oder kann nach dem Ausbilden einer Pufferschicht 111, die weiter unten beschrieben wird, ausgebildet werden.
  • Wie in 5 und 8 gezeigt ist, kann eine Pufferschicht 111 in der Zellmatrixregion CR ausgebildet werden, und dann können Opferschichten 125 und Isolierschichten 120 abwechselnd und wiederholt auf der Pufferschicht 111 ausgebildet werden. Die Pufferschicht 111 kann eine Siliciumoxidschicht sein. Zum Beispiel kann die Pufferschicht 111 anhand eines thermischen Oxidationsprozesses ausgebildet werden. Die Opferschichten 125 können aus einem Material gebildet sein, das eine Ätzselektivität in Bezug auf die Isolierschichten 120 aufweist. Anders ausgedrückt können die Opferschichten 125 aus einem Material gebildet werden, das geätzt werden kann, während ein Ätzen der Isolierschichten 120 in einem Prozess des Ätzens der Opferschichten 125 unter Verwendung einer gewünschten (und/oder alternativ einer vorgegebenen) Ätzrezeptur minimiert werden kann.
  • Die Ätzselektivität kann quantitativ anhand eines Verhältnisses einer Ätzrate der Isolierschichten 120 zu einer Ätzrate der Opferschichten 125 ausgedrückt werden, In manchen Ausführungsformen kann das Verhältnis der Ätzrate der Isolierschichten 120 zur Ätzrate der Opferschichten 125 im Bereich von 1:10 bis 1:200 (insbesondere von 1:30 bis 1:100) liegen. Zum Beispiel kann jede von den Opferschichten 125 eine Siliciumnitridschicht, eine Siliciumoxynitridschicht oder eine Polysiliciumschicht sein, und jede von den Isolierschichten 120 kann eine Siliciumoxidschicht sein. Die Opferschichten 125 und die Isolierschichten 120 können beispielsweise unter Verwendung eines chemischen Gasphasenabscheidungs(CVD)-verfahrens ausgebildet werden. Die Opferschichten 125 und die Isolierschichten 120 der Peripherieschaltungsregion PR kann entfernt werden. Danach kann eine zweite dielektrische Zwischenschicht 132 ausgebildet werden, um die Peripherieschaltungsregion PR abzudecken. Zum Beispiel kann die zweite dielektrische Zwischenschicht 132 eine Siliciumoxidschicht aufweisen.
  • Wie in 5 und 9 gezeigt ist, können vertikale Strukturen VS ausgebildet so ausgebildet werden, dass sie durch die Opferschichten 125 und die Isolierschichten 120 verlaufen. Die vertikalen Strukturen VS können mit der unteren Halbleiterschicht LS verbunden sein. Die Ausbildung der vertikalen Strukturen VS kann das Ausbilden vertikaler Löcher CH, die durch die Opferschichten 125 und die Isolierschichten 120 verlaufen, und das Halbleitersubstrat 100 freizulegen, durch einen anisotropen Ätzprozess und das anschließende Abscheiden einer Datenspeicherschicht DS, einer Kanalhalbleiterschicht CP und einer Füllungsisolierschicht 139 in den vertikalen Löchern CH einschließen. Die Datenspeicherschicht DS, die Kanalhalbleiterschicht CP und die Füllungsisolierschicht 139 können im Wesentlichen die gleichen sein wie sie unter Bezugnahme auf 3A und 3B beschrieben wurden, und können unter Verwendung eines CVD-Verfahrens und7oder eines Atomlagenabscheidungs (ALD)-Verfahrens oder eines Sputter-Verfahrens ausgebildet werden. Die Datenspeicherschicht DS und die Kanalhalbleiterschicht CP können formangeglichen entlang einer Seitenwand und einer unteren Oberfläche der einzelnen vertikalen Löcher CH ausgebildet werden. Die Füllungsisolierschicht 139 kann die vertikalen Löcher CH vollständig ausfüllen. Obere Abschnitte der Füllungsisolierschicht 139 und der Kanalhalbleiterschicht CP können entfernt werden, um eingetiefte Regionen in den vertikalen Löchern CH zu bilden, und Kontaktfleckmuster 128 können ausgebildet werden, um die eingetieften Regionen in den vertikalen Löchern CH auszufüllen. Die Kontaktfleckmuster 128 können aus dotiertem Polysilicium oder einem Metall gebildet werden.
  • Untere Abschnitte VS_B der vertikalen Strukturen VS können in das Halbleitersubstrat 100, z.B. in einem oberen Abschnitt der unteren Halbleiterschicht LS eingeführt werden. Anders ausgedrückt können im Prozess des Ausbildens der vertikalen Löcher CH die untere Oberflächen der vertikalen Löcher CH wegen eines Überätzens niedriger sein als die obere Oberfläche 100b der unteren Halbleiterschicht LS. Infolgedessen können die unteren Abschnitte VS_B der vertikalen Strukturen VS in der unteren Halbleiterschicht LS vergraben werden. Die Datenspeicherschicht DS kann einen unteren Abschnitt der Kanalhalbleiterschicht CP im unteren Abschnitt VS_B der einzelnen vertikalen Strukturen VS umgeben. Die Kanalhalbleiterschicht CP kann von der unteren Halbleiterschicht LS durch die Datenspeicherschicht DS beabstandet werden.
  • Wie in 5 und 10 gezeigt ist, können Trenngräben 141 ausgebildet werden, die durch die Opferschichten 125 und dann durch die Isolierschichten 120 verlaufen. Die Trenngräben 141 können die obere Oberfläche 100b der unteren Halbleiterschicht LS freilegen. Alternativ dazu kann die Pufferschicht 111 oder die Ätzstoppschicht 113 von 3B in den Trenngräben 141 verbleiben. Die Trenngräben 141 können anhand eines anisotropen Ätzprozesses gebildet werden.
  • Wie in 5 und 11 gezeigt ist, können die Opferschichten 125 durch Gate-Elektroden GP ersetzt werden. Anders ausgedrückt können die Opferschichten 125, die durch die Trenngräben 141 freigelegt werden, entfernt werden, und dann können die Gate-Elektroden GP in leeren Regionen ausgebildet werden, die durch das Entfernen der Opferschichten 125 ausgebildet wurde. Zum Beispiel kann das Entfernen der Opferschichten 125 unter Verwendung einer Ätzlösung durchgeführt werden, die Phosphorsäure einschließt. Gemäß manchen Ausführungsformen kann eine Blockierisolierschicht formangleichend in den durch das Entfernen der Opferschichten 125 ausgebildeten leeren Regionen ausgebildet werden, bevor die Gate-Elektroden GP ausgebildet werden.
  • Trennungsmuster 145 und gemeinsamen Source-Leitungen 140 können in den Trenngräben 141 ausgebildet werden. Die gemeinsamen Source-Leitungen 140 können durch die Trennungsmuster 145 verlaufen, so dass sie mit dem Halbleitersubstrat Schicht 100 verbunden werden. In manchen Ausführungsformen kann jede von den gemeinsamen Source-Leitungen 140 in einer ersten Richtung D 1 in einer Plattenform ausgebildet werden, wenn sie in einer Querschnittsansicht betrachtet wird. In manchen Ausführungsformen können die Trennungsmuster 145 in Form von Abstandhaltern ausgebildet werden, die Seitenwände der Trenngräben 141 bedecken, und die gemeinsamen Source-Leitungen 140 können so ausgebildet werden, dass sie die Trenngräben 141 füllen. Alternativ dazu können Kontaktlöcher so ausgebildet werden, dass sie durch die Trennungsmuster 145 hindurch verlaufen, und dann können die gemeinsamen Source-Leitungen 140 so ausgebildet werden, dass sie die Kontaktlöcher fülle. Die Trennungsmuster 145 können aus einer Siliciumoxidschicht und/oder einer Siliciumnitridschicht und/oder einer Siliciumoxynitridschicht ausgebildet werden. Die gemeinsamen Source-Leitungen 140 können aus dotiertem Silicium und/oder Metall und/oder einem leitenden Metallnitrid ausgebildet werden.
  • Wenn die gemeinsamen Source-Leitungen 140 dotiertes Silicium enthalten, können die gemeinsamen Source-Leitungen 140 in manchen Ausführungsformen in-situ mit Dotanden eines zweiten Leitfähigkeitstyps dotiert sein, der von dem ersten Leitfähigkeitstyp der unteren Halbleiterschicht LS verschieden ist. Zum Beispiel kann der zweite Leitfähigkeitstyp n-leitend sein.
  • Eine dritte dielektrische Zwischenschicht 135 und eine vierte dielektrische Zwischenschicht 136 können so ausgebildet werden, dass sie die Zellmatrixregion CR und die Peripherieschaltungsregion PR bedecken. Bit-Leitungskontakte 164 können so ausgebildet werden, dass sie durch die dritte dielektrische Zwischenschicht 135 verlaufen, und können mit den vertikalen Strukturen VS verbunden sein. Periphere Kontakte 165 können so ausgebildet werden, dass sie durch die ersten bis dritten dielektrischen Zwischenschichten 131, 132 und 135 der Peripherieschaltungsregion PR verlaufen. Zumindest manche von den peripheren Kontakten 165 können mit den peripheren Transistoren PT verbunden werden. Zumindest manche von den peripheren Kontakten 165 können mit dem leitenden Verbindungsmusters SK verbunden werden. Bit-Leitungen BL und periphere Leitungen PL können in der vierten dielektrischen Zwischenschichten 136 ausgebildet werden. Eine fünfte dielektrische Zwischenschicht 137 kann so ausgebildet werden, dass sie die Bit-Leitungen BL und die peripheren Leitungen PL bedeckt. Jede von den dritten bis fünften dielektrischen Zwischenschichten 135, 136 und 137 kann aus einer Siliciumoxidschicht gebildet werden. Die Bit-Leitungen BL, die peripheren Leitungen PL und die Kontakte 164 und 165 können aus einem Metall (z.B. Wolfram, Kupfer oder Aluminium) und/oder einem leitenden Metallnitrid (z.B. Titannitrid oder Tantalnitrid) und/oder einem Übergangsmetall (z.B. Titan oder Tantal) gebildet werden.
  • Wie in 5 und 12 gezeigt ist, kann ein Prozess zum Entfernen der unteren Halbleiterschicht LS durchgeführt werden. Ein Trägersubstrat CS kann auf der fünften dielektrischen Zwischenschicht 137 bereitgestellt werden, und dann können das Halbleitersubstrat 100 und das Trägersubstrat CS umgedreht werden, so dass eine untere Oberfläche des Halbleitersubstrats 100 nach oben gewandt ist. Der Prozess des Entfernens der unteren Halbleiterschicht LS kann in dem Zustand durchgeführt werden, in dem die untere Oberfläche des Halbleitersubstrats 100 nach oben gewandt ist. Das Trägersubstrat CS kann ein isolierendes Substrat wie etwa ein Glassubstrat sein oder kann ein leitendes Substrat wie etwa ein Metallsubstrat sein. In manchen Ausführungsformen kann das Trägersubstrat CS mit einem Klebeband und/oder einer dazwischen angeordneten Haftschicht adhäsiv an der fünften dielektrischen Zwischenschicht 137 befestigt werden.
  • Der Prozess des Entfernens der unteren Halbleiterschicht LS kann einen chemisch-mechanischen Polier(CMP)-Prozess einschließen. Die Kanalhalbleiterschicht CP kann durch den Prozess des Entfernens der unteren Halbleiterschicht LS freigelegt werden. Anders ausgedrückt kann im Prozess des Entfernens der unteren Halbleiterschicht LS der Abschnitt der Datenspeicherschicht DS, der die Kanalhalbleiterschicht CP umgibt, entfernt werden, um einen Endabschnitt der Kanalhalbleiterschicht CP freizulegen. In manchen Ausführungsformen kann der Prozess des Entfernens der unteren Halbleiterschicht LS durchgeführt werden, bis die unteren Abschnitte VS_B der vertikalen Strukturen VS von 11 entfernt sind
  • Das Halbleitersubstrat 100 kann durch den Prozess des Entfernens der unteren Halbleiterschicht LS von der Zellmatrixregion CR entfernt werden. Somit kann in der Zellmatrixregion CR die Pufferschicht 111 freigelegt werden oder die Ätzstoppschicht 113 von 3B kann freigelegt werden. Ein Abschnitt des Halbleitersubstrats 100 aufgrund des Prozesses des Ausbildens der eingetieften Region RR, der unter Bezugnahme auf 7 beschrieben wurde, in der Peripherieschaltungsregion PR zurückbleiben. Im Folgenden wird der verbliebene Abschnitt des Halbleitersubstrats 100 als ,Restsubstrat` 103 bezeichnet. Das Restsubstrat 103 kann eine freiliegende untere Oberfläche 103b und eine der unteren Oberfläche 103b entgegengesetzte obere Oberfläche 103a aufweisen. Die untere Oberfläche 103b des Restsubstrats 103 kann eine untere Oberfläche der vergrabenen Isolierschicht BX sein. Die obere Oberfläche 103a des Restsubstrats 103 kann eine obere Oberfläche der peripheren aktiven Schicht UT sein.
  • Der untere Abschnitt SKc des leitenden Verbindungsmusters SK kann im Prozess des Entfernens der unteren Halbleiterschicht LS ebenfalls entfernt werden. Infolgedessen kann eine untere Oberfläche SKb des leitenden Verbindungsmusters SK im Wesentlichen auf der gleichen Höhe angeordnet werden wie die obere Oberfläche des Restsubstrats 103. In manchen Ausführungsformen kann die untere Oberfläche SKb des leitenden Verbindungsmusters SK im Wesentlichen auf der gleichen Höhe angeordnet werden wie eine untere Oberfläche (z.B. eine freiliegende Oberfläche) der Kanalhalbleiterschicht CP.
  • Wie in 5 und 13 gezeigt ist, kann eine leitende Body-Schicht 10 so ausgebildet werden, dass sie die Zellmatrixregion CR und die Peripherieschaltungsregion PR umgibt. Die leitende Body-Schicht 10 kann ein Halbleitermaterial und/oder ein Metallmaterial aufweisen. Zum Beispiel kann die leitende Body-Schicht 10 aus Polysilicium gebildet werden. Die leitende Body-Schicht 10 kann in situ mit Dotanden des ersten Leitfähigkeitstyps dotiert sein. Die leitende Body-Schicht 10 kann anhand eines CVD-Verfahrens oder eines ALD-Verfahrens gebildet werden. In manchen Ausführungsformen kann die Bildung der leitenden Body-Schicht 10 das Bilden einer amorphen Siliciumschicht und das Durchführen eines thermischen Behandlungsprozesses an der amorphen Siliciumschicht einschließen. Der thermische Behandlungsprozess kann bei einer Temperatur von etwa 700 Grad Celsius bis etwa 1000 Grad Celsius durchgeführt werden. Zum Beispiel kann eine Dicke der leitenden Body-Schicht 10 in einem Bereich von etwa 5 nm bis etwa 100 µm liegen.
  • Die leitende Body-Schicht 10 kann auf der unteren Oberfläche 103b des Restsubstrats 103 in der Peripherieschaltungsregion PR ausgebildet werden. Die leitende Body-Schicht 10 kann mit der unteren Oberfläche SKb des leitenden Verbindungsmusters SK verbunden sein. Die leitende Body-Schicht 10 kann mit den Kanalhalbleiterschichten CP in der Zellmatrixregion CR verbunden sein. Zum Beispiel kann die leitende Body-Schicht 10 in direktem Kontakt mit den Kanalhalbleiterschichten CP stehen. Nach der Ausbildung der leitenden Body-Schicht 10 kann ein Planarisierungsprozess, wie etwa ein CMP-Prozess, an der leitenden Body-Schicht 10 durchgeführt werden. Alternativ dazu muss der Planarisierungsprozess nicht durchgeführt werden.
  • Wie in 5 und 14 gezeigt ist, kann ein Prozess zum Entfernen des Trägersubstrats CS durchgeführt werden. Danach können folgende Prozesse durchgeführt werden, um den Prozess des Herstellens der Halbleiterspeichervorrichtung abzuschließen.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann das Halbleitersubstrat 100 in der Zellmatrixregion CR entfernt werden und gleichzeitig können die Kanalhalbleiterschichten CP freigelegt werden. Somit kann die leitende Body-Schicht 10 ohne einen zusätzlichen Ätzprozess mit den Kanalhalbleiterschichten CP verbunden werden. Infolgedessen können die Herstellungsprozesse der Halbleiterspeichervorrichtung vereinfacht werden.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann ein Abschnitt des Halbleitersubstrats 100 in der Peripherieschaltungsregion PR entfernt werden und gleichzeitig kann das leitende Verbindungsmuster SK freigelegt werden. Somit kann die leitende Body-Schicht 10 ohne einen zusätzlichen Ätzprozess mit dem leitenden Verbindungsmusters SK verbunden werden.
  • 15 bis 17 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
  • Wie in 5 und 15 gezeigt ist, kann nach dem Ausbilden einer Lochregion HB in der Peripherieschaltungsregion PR eine leitende Schicht 194 auf dem Halbleitersubstrat 100 ausgebildet werden, um die Lochregion HB zu füllen. Die leitende Schicht 194 kann aus dotiertem Halbleitermaterial und/oder Metall und/oder einem leitenden Metallnitrid gebildet werden. Zum Beispiel kann die leitende Schicht 194 aus Polysilicium vom Typ P gebildet werden. Zum Beispiel kann die leitende Schicht 194 anhand eines CVD-Prozesses ausgebildet werden.
  • Wie in 5, 16 und 17 gezeigt ist, kann die leitende Schicht 194 gemustert werden, um ein leitendes Verbindungsmuster SK, das die Lochregion HB füllt, und eine periphere Gate-Elektrode PG eines peripheren Transistors PT zu bilden. Anders ausgedrückt können das leitende Verbindungsmuster SK und die periphere Gate-Elektrode PG aus der gleichen Schicht gebildet werden. Der Musterungsprozess kann einen Ätzprozess beinhalten, der mindestens einmal durchgeführt wird. Das leitende Verbindungsmuster SK kann einen Vorsprung SKd aufweisen, der von der oberen Oberfläche des Restsubstrats 103 aus nach oben vorsteht. In manchen Ausführungsformen kann eine obere Oberfläche SKa des leitenden Verbindungsmusters SK auf einer im Wesentlichen gleichen Höhe ausgebildet werden wie eine obere Oberfläche PGa der peripheren Gate-Elektrode PG. Danach können die Prozesse, die unter Bezugnahme auf 8 bis 14 beschrieben worden sind, durchgeführt werden, um eine in 17 dargestellte Halbleiterspeichervorrichtung herzustellen.
  • 18 bis 20 sind Querschnittansichten entlang einer Linie I-I` von 5 zur Darstellung eines Verfahrens zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten.
  • Wie in 5 und 18 gezeigt ist, können eine Vorrichtungsisolierschicht 102 und ein peripherer Transistor PT in der Peripherieschaltungsregion PR ausgebildet werden. Der periphere Transistor PT kann eine periphere Gate-Elektrode PG aufweisen. Danach kann eine erste dielektrische Zwischenschicht 131 ausgebildet werden, um eine obere Oberfläche PGa der Gate-Elektrode PGa der peripheren Gate-Elektrode PG abzudecken.
  • Wie in 5, 19 und 20 gezeigt ist, kann ein leitendes Verbindungsmuster SK so ausgebildet werden, dass es durch die erste dielektrischen Zwischenschicht 131, die obere Halbleiterschicht US und die vergrabene Isolierschicht BX verläuft. Das leitende Verbindungsmuster SK kann in einer Lochregion HB ausgebildet werden. Das leitende Verbindungsmuster SK kann einen Vorsprung SKd aufweisen, der von der oberen Oberfläche des Restsubstrats 103 aus nach oben vorsteht. In manchen Ausführungsformen kann eine obere Oberfläche SKa des leitenden Verbindungsmusters SK höher sein als eine obere Oberfläche PGa der peripheren Gate-Elektrode PG. Ein oberer Abschnitt 100u des Halbleitersubstrats 100 in der Zellmatrixregion CR kann entfernt werden, um eine Aussparungsregion RR zu bilden. Danach können die Prozesse, die unter Bezugnahme auf 8 bis 14 beschrieben worden sind, durchgeführt werden, um eine in 20 dargestellte Halbleiterspeichervorrichtung herzustellen.
  • 21 ist eine Querschnittsansicht, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten darstellt.
  • Eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten kann einen ersten Halbleiterchip C1 und einen zweiten Halbleiterchip C2 aufweisen. Der erste Halbleiterchip C1 kann dem zweiten Halbleiterchip C2 im Wesentlichen gleich oder ähnlich sein, und der erste und der zweite Halbleiterchip C1 und C2 können Speicherchips sein.
  • Eine untere Oberfläche einer leitenden Body-Schicht 10F des ersten Halbleiterchips C1 (im Folgenden als erste leitende Body-Schicht' bezeichnet) kann einer unteren Oberfläche einer leitenden Body-Schicht 10S des zweiten Halbleiterchips C2 (im Folgenden als eine zweite leitende Body-Schicht' bezeichnet) zugewandt sein. Anders ausgedrückt können in der Halbleiterspeichervorrichtung der erste und der zweite Halbleiterchip C1 und C2 so miteinander verbunden sein, dass die erste und die zweite leitende Body-Schicht 10F und 10S aneinander angrenzen. Die erste leitende Body-Schicht 10F kann elektrisch mit der zweiten leitenden Body-Schicht 10S verbunden sein. In manchen Ausführungsformen kann die untere Oberfläche der ersten leitenden Body-Schicht 10F mit der unteren Oberfläche der zweiten leitenden Body-Schicht 10S in direktem Kontakt stehen. Alternativ dazu kann in manchen Ausführungsformen eine zusätzliche leitende Schicht zwischen der ersten leitenden Body-Schicht 10F und der zweiten leitenden Body-Schicht 10S bereitgestellt werden.
  • Ein Kontaktloch HC, das durch die erste leitende Body-Schicht 10F verläuft, kann bereitgestellt werden, und eine Durchgangselektrode VI kann im Kontaktloch HC bereitgestellt werden. Außerdem kann ein Kontaktloch HC, das durch die zweite leitende Body-Schicht 10S verläuft, bereitgestellt werden, und eine Durchgangselektrode VI kann im Kontaktloch HC bereitgestellt werden. Die Durchgangselektroden VI können mit leitenden Verbindungsmustern SK verbunden werden. Die Durchgangselektrode VI des ersten Halbleiterchips C1 und die Durchgangselektrode VI des zweiten Halbleiterchips C2 können direkt miteinander verbunden werden oder können über eine zusätzliche leitende Schicht, die dazwischen angeordnet wird, miteinander verbunden werden.
  • 22A stellt eine Draufsicht dar, die eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigt. 22B stellt eine Querschnittansicht entlang einer Linie I-I` von 22A dar. Der Abschnitt A von 22B entspricht 3A und 3B.
  • Wie in 22A und 22B gezeigt ist, kann eine Halbleiterspeichervorrichtung so bereitgestellt werden, dass sie eine Zellmatrixregion CR und eine Peripherieschaltungsregion PR aufweist. Zum Beispiel kann die Halbleiterspeichervorrichtung eine Flash-Speichervorrichtung sein. Die Zellmatrixregion CR kann eine Zone sein, die mit mehreren Speicherzellen versehen ist, und gemäß manchen Ausführungsformen von erfinderischen Konzepten kann die Zellmatrix von 1 in der Zellmatrixregion CR bereitgestellt werden. Die Peripherieschaltungsregion PR kann eine Zone sein, die mit einem Wortleitungstreiber, einem Leseverstärker, Reihen- und Spaltendecodierern und Steuerschaltungen ausgestattet ist. Um die Beschreibung kurz zu halten, liegt die dargestellte Peripherieschaltungsregion PR auf nur einer Seite der Zellmatrixregion CR, aber man beachte, dass die Peripherieschaltungsregion PR zusätzlich auf mindestens einer der anderen Seiten der Zellmatrixregion CR angeordnet sein kann. Zum Beispiel kann die Peripherieschaltungsregion PR die Zellmatrixregion CR umgeben.
  • Die Peripherieschaltungsregion PR kann periphere Transistoren PT auf einem Restsubstrat 103 aufweisen. Die peripheren Transistoren PT können eine periphere Störstellenregion 171 und Gate-Elektroden auf der peripheren Störstellenregion 171 aufweisen. Die peripheren Transistoren PT können einen PMOS-Transistor und/oder einen NMOS-Transistor aufweisen, und die periphere Störstellenregion 171 kann Leitfähigkeit mit einem Leitfähigkeitstyp aufweisen, der auf Basis eines Typs des Transistors bestimmt wird. Die Leitfähigkeit der peripheren Störstellenregion 171 wird nachstehend unter Bezugnahme auf 42 und 43 näher erörtert.
  • Das Restsubstrat 103 kann eine obere Oberfläche 103a, auf der die Gate-Elektroden ausgebildet sind, und eine untere Oberfläche 103b entgegengesetzt zur oberen Oberfläche 103a aufweisen. Zum Beispiel kann das Restsubstrat 103 eine Dicke T2, einen Abstand zwischen der oberen und der unteren Oberfläche 103a und 103b, im Bereich von etwa 50 nm bis etwa 1000 µm aufweisen. Eine untere Oberfläche der peripheren Störstellenregion 171 kann von der unteren Oberfläche 103b des Restsubstrats 103 beabstandet sein.
  • Das Restsubstrat 103 kann von einem Halbleitersubstrat oder einem Halbleiter-Wafer stammen. Zum Beispiel kann das Restsubstrat 103 eine im Wesentlichen einkristalline Siliciumschicht sein. In dieser Beschreibung kann der Begriff „im Wesentlichen einkristallin“ bedeuten, dass ein Objekt die gleiche kristallographische Ausrichtung ohne irgendwelche Korngrenzen aufweist. Der Begriff „im Wesentlichen einkristallin“ kann auch angeben, dass ein Objekt oder Abschnitt praktisch einkristallin ist, auch wenn lokale Korngrenzen oder unterschiedliche Ausrichtungen vorhanden sind. Zum Beispiel kann die im Wesentlichen einkristalline Schicht eine Mehrzahl von Korngrenzen mit flachen Winkeln aufweisen.
  • Gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten kann die Peripherieschaltungsregion PR eine leitende Body-Schicht 10 unter dem Restsubstrat 103 aufweisen. Die leitende Body-Schicht 10 kann mit der unteren Oberfläche 103b des Restsubstrats 103 in Berührung stehen, aber die erfinderischen Konzepte sind nicht darauf beschränkt. Die leitende Body-Schicht 10 kann ein Halbleitermaterial und/oder ein Metallmaterial aufweisen. Zum Beispiel kann die leitende Body-Schicht 10 eine polykristalline Halbleiterschicht, wie etwa eine Polysiliciumschicht, aufweisen. Die leitende Body-Schicht 10 muss nicht auf die Siliciumschicht begrenzt sein, sondern kann eine Germaniumschicht, eine Silicium-Germanium-Schicht usw. beinhalten. Die leitende Body-Schicht 10 muss nicht nur in der Peripherieschaltungsregion PR, sondern kann auch in der Zellmatrixregion CR bereitgestellt sein. Die leitende Body-Schicht 10 kann eine Dicke T1 aufweisen, die geringer ist als die Dicke T2 des Restsubstrats 103. Zum Beispiel kann die Dicke T1 der leitenden Body-Schicht 10 im Bereich von etwa 5 nm bis etwa 100 µm liegen. Die leitende Body-Schicht 10 kann einen ersten Leitfähigkeitstyp aufweisen. Zum Beispiel kann der erste Leitfähigkeitstyp p-leitend sein.
  • Dielektrische Zwischenschichten 131, 132, 135, 136 und 137 können bereitgestellt sein, um die peripheren Transistoren PT zu bedecken. Zum Beispiel können die dielektrischen Zwischenschichten 131, 132, 135, 136 und 137 eine Siliciumoxidschicht und/oder eine Siliciumoxynitridschicht aufweisen. Mindestens eine von den dielektrischen Zwischenschichten 131, 132, 135, 136 und 137 kann aus einem anderen Material bestehen als mindestens eine andere von den dielektrischen Zwischenschichten 131, 132, 135, 136 und 137 (z.B. Siliciumoxid gegenüber Siliciumoxynitrid, CVD-Oxid gegenüber HDP-Oxid usw.). Mindestens eine von den dielektrischen Zwischenschichten 131, 132, 135, 136 und 137 kann aus dem gleichen Material bestehen wie mindestens eine andere von den dielektrischen Zwischenschichten 131, 132, 135, 136 und 137. Ein peripherer Kontakt 165 kann so bereitgestellt sein, dass er durch die ersten bis dritten dielektrischen Zwischenschichten 131, 132 und 135 verläuft, und kann mit dem peripheren Transistor PT verbunden sein. Eine periphere Leitung PL kann in einer vierten dielektrischen Zwischenschicht 136 bereitgestellt sein und kann mit dem peripheren Kontakt 165 verbunden sein. Der periphere Kontakt 165 und die periphere Leitung PL können ein leitendes Material, wie etwa dotiertes Silicium, Metall und leitendes Metallnitrid aufweisen.
  • Die Zellmatrixregion CR kann Elektrodenstrukturen ST aufweisen, von denen jede Gate-Elektroden GP aufweist, die nacheinander auf die leitende Body-Schicht 10 gestapelt sind. Isolierschichten 120 können zwischen den Gate-Elektroden GP bereitgestellt werden. Zum Beispiel können die Gate-Elektroden GP und die Isolierschichten 120 abwechselnd und wiederholt auf die leitende Body-Schicht 10 gestapelt werden. Eine Pufferschicht 111 kann zwischen der leitenden Body-Schicht 10 und einer untersten von den Gate-Elektroden GP bereitgestellt sein. Zum Beispiel können die Isolierschichten 120 und die Pufferschicht 111 eine Siliciumoxidschicht und/oder eine Siliciumoxynitridschicht aufweisen. Die Pufferschicht 111 kann dünner sein als die Isolierschichten 120.
  • Zum Beispiel kann die unterste von den Gate-Elektroden GP eine Gate-Elektrode eines Masseauswahltransistors, z.B. ein Abschnitt der Masseauswahlleitung GSL von 1, sein, und eine oberste von den Gate-Elektroden GP kann eine Gate-Elektrode eines String-Auswahltransistors, z.B. ein Abschnitt der String-Auswahlleitung SSL von 1 sein. Andere zwischen der untersten und der obersten Gate-Elektrode können Zellen-Gate-Elektroden sein, z.B. Abschnitte der Wortleitungen WL1 bis WLn von 1. Auch wenn Figuren zeigen, dass sechs Gate-Elektroden GP vertikal gestapelt sind, kann die Anzahl der Gate-Elektroden GP größer oder kleiner sein als in den Figuren gezeigt.
  • Jede von den Gate-Elektroden GP in den Elektrodenstrukturen ST kann sich in einer ersten Richtung D1 erstrecken. Die Elektrodenstrukturen ST können in einer zweiten Richtung D2 über Trennungsmuster 145 voneinander beabstandet sein. Zum Beispiel können Trenngräben 141 in den Elektrodenstrukturen ST bereitgestellt sein, und die Trennungsmuster 145 können jeweils den Trenngräben 141 bereitgestellt sein. Jedes von den Trennungsmustern 145 kann sich in der ersten Richtung D1 erstrecken. Zum Beispiel können die Trennungsmuster 145 eine einer mehrere von einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxynitridschicht aufweisen.
  • Gemeinsame Source-Leitungen 140 können durch die Trennungsmuster 145 verlaufen und können mit der leitenden Body-Schicht 10 verbunden werden. Zum Beispiel kann jede von den gemeinsamen Source-Leitungen 140 eine Plattenform aufweisen, die sich entlang der ersten Richtung D 1 erstreckt. Alternativ dazu können die gemeinsamen Source-Leitungen 140 eine Mehrzahl von Kontakten aufweisen, von denen der durch ein Trennungsmuster 145 hindurch verläuft.
  • Die gemeinsamen Source-Leitungen 140 können eines oder mehrere von dotiertem Silicium, Metall und leitendem Metallnitrid aufweisen. Wenn die gemeinsamen Source-Leitungen 140 beispielsweise dotiertes Silicium enthalten, können die gemeinsamen Source-Leitungen 140 einen zweiten Leitfähigkeitstyp aufweisen, der von demjenigen der leitenden Body-Schicht 10 verschieden ist. Zum Beispiel kann der zweite Leitfähigkeitstyp n-leitend sein. Wenn die gemeinsamen Source-Leitungen 140 alternativ dazu ein metallisches Material wie etwa Wolfram, Titan, Tantal oder irgendein Nitrid davon aufweisen, können die gemeinsamen Source-Leitungen 140 und die leitende Body-Schicht 10 dazwischen angeordnet sein, mit einer zusätzlichen Metallsilicidschicht, die Wolframsilicid usw. aufweist.
  • Vertikale Strukturen VS können so bereitgestellt sein, dass sie durch die Elektrodenstrukturen ST verlaufen, und können mit der leitenden Body-Schicht 10 verbunden werden. Jede von den vertikalen Strukturen VS kann eine kreisrunde Säulenform aufweisen, deren Breite von oben nach unten zunehmend kleiner wird. Die vertikalen Strukturen VS können zweidimensional auf der leitenden Body-Schicht 10 angeordnet sein. In dieser Beschreibung kann der Begriff „zweidimensional angeordnet“ bedeuten, dass irgendwelche Komponenten in mehreren Reihen und Spalten entlang der ersten und der zweiten Richtung D1 und D2, die zueinander senkrecht sind, angeordnet sind. Zum Beispiel kann eine Spalte aus mehreren von den vertikalen Strukturen VS bestehen, die entlang der ersten Richtung D 1 angeordnet sind, und eine Elektrodenstruktur ST kann darin mit mehreren Spalten der vertikalen Strukturen ST angeordnet sein. Wie in 22A dargestellt ist, können beispielsweise vier Spalten der vertikalen Strukturen VS in einer Elektrodenstruktur ST angeordnet sein, aber dies ist nur ein Beispiel, so dass mehr oder weniger als 4 Spalten in einer Elektrodenstruktur ST angeordnet sein können. In manchen Ausführungsformen können die vertikalen Strukturen VS oder ungeradzahlige Spalten in der ersten Richtung D 1 von den vertikalen Strukturen VS oder geradzahligen Spalten versetzt sein.
  • Die vertikalen Strukturen VS können an oder auf ihren oberen Abschnitten Kontaktfleckmuster 128 aufweisen. Die Kontaktfleckmuster 128 können dotiertes Polysilicium oder ein Metall aufweisen. Die Kontaktfleckmuster 128 können Seitenwände aufweisen, die mit einer inneren Oberfläche der Datenspeicherschicht DS in Berührung stehen.
  • Bit-Leitungen BL können auf den vertikalen Strukturen VS bereitgestellt sein. Die Bit-Leitungen BL können jeweils gemeinsam mit einer Mehrzahl der vertikalen Strukturen VS verbunden sein. Um die Beschreibung kurz zu halten, sind in 22A nicht alle von den Bit-Leitungen BL dargestellt. Die Bit-Leitungen BL können durch Bit-Leitungskontakte 164 elektrisch mit den vertikalen Strukturen VS verbunden sein. Ein Typ der Verbindung zwischen den Bit-Leitungen BL und den vertikalen Strukturen VS ist nicht auf den beschränkt, der in 22A gezeigt ist, sondern es sind verschiedene Verbindungstypen verfügbar. Zum Beispiel können Neben-Bit-Leitungen zwischen den Bit-Leitungen BL und den Bit-Leitungskontakten 164 bereitgestellt sein. Die Bit-Leitungen BL und die Bit-Leitungskontakte 164 können eines oder mehrere von einem Metall (z.B. Wolfram, Kupfer oder Aluminium), einem leitenden Metallnitrid (z.B. Titannitrid oder Tantalnitrid) und einem Übergangsmetall (z.B. Titan oder Tantal) aufweisen.
  • In einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten muss kein Restsubstrat 103 auf der Zellmatrixregion CR bereitgestellt sein. Die vertikalen Strukturen VS können durch die leitende Body-Schicht 10, die eine relativ geringe Dicke aufweist, mit den gemeinsamen Source-Leitungen 140 verbunden sein. Infolgedessen kann eine verringerte Dicke in einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten bereitgestellt werden. Die Dickenreduzierung kann eine Erhöhung der Anzahl gestapelter Gate-Elektroden und/oder von Gate-Stapeln, welche die gestapelten Gate-Elektroden aufweisen, ermöglichen, wodurch die Integration der Halbleiterspeichervorrichtungen erhöht wird.
  • 23 bis 30 stellen Querschnittansichten entlang einer Linie I-I` von 22A dar und zeigen ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten.
  • Wie in 22A und 23 gezeigt ist, kann ein Halbleitersubstrat 100 so bereitgestellt werden, dass es eine Zellmatrixregion CR und eine Peripherieschaltungsregion PR aufweist. Zum Beispiel kann das Halbleitersubstrat 100 ein im Wesentlichen einkristallines Siliciumsubstrat sein. Das Halbleitersubstrat 100 kann beispielsweise mit einer Störstelle bzw. Fremdatomen eines ersten Leitfähigkeitstyps dotiert sein. Der erste Leitfähigkeitstyp kann p-leitend sein. Periphere Transistoren PT können auf der Peripherieschaltungsregion PR ausgebildet sein. Das Ausbilden der peripheren Transistoren PT kann das Ausbilden einer peripheren Störstellenregion 171 und das Ausbilden von Gate-Elektroden auf der peripheren Störstellenregion 171 beinhalten. Die Art der peripheren Transistoren PT kann die Leitfähigkeit der peripheren Störstellenregion 171 bestimmen. Nach dem Ausbilden der peripheren Transistoren PT kann eine erste dielektrischen Zwischenschicht 131 ausgebildet werden, um das Halbleitersubstrat 100 abzudecken. Zum Beispiel kann die erste dielektrischen Zwischenschicht 131 aus einer Siliciumoxidschicht gebildet werden.
  • Wie in 22A und 24 gezeigt ist, kann ein oberer Abschnitt 100u des Halbleitersubstrats 100 auf der Zellmatrixregion CR kann entfernt werden, um eine Aussparungsregion RR zu bilden. Das Ausbilden der Aussparungsregion RR kann in einem Stufenunterschied zwischen einer oberen Oberfläche 110b des Halbleitersubstrats 100 auf der Zellmatrixregion CR und einer oberen Oberfläche 100a des Halbleitersubstrats 100 auf der Peripherieschaltungsregion RP resultieren. Zum Beispiel kann eine Dicke des oberen Abschnitts 100u, der vom Halbleitersubstrat 100 entfernt wird, im Bereich von etwa 50 nm bis etwa 1000 µm liegen. Das Ausbilden der Aussparungsregion RR kann das Ausbilden eines Maskenmusters, das die Zellmatrixregion CR auf dem Halbleitersubstrat 100a freilegt, und das Durchführen eines Ätzprozesses auf der ersten dielektrischen Zwischenschicht 131 und dem Halbleitersubstrat 100 unter Verwendung des Maskenmusters als Ätzmaske einschließen. Der Ätzprozess kann eine Mehrzahl von Trocken- oder Nassätzprozessen einschließen.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann die Ätzstoppschicht 113, die unter Bezugnahme auf 3B erörtert wurde, auf dem Halbleitersubstrat 100 ausgebildet werden. Die Ätzstoppschicht 113 könnte im Wesentlichen nur auf der Zellmatrixregion CR ausgebildet werden. Die Ätzstoppschicht 113 kann ein Material aufweisen, das eine Ätzselektivität in Bezug auf alle von den Isolierschichten 120 und den Opferschichten 125 zeigt, wie weiter unten erörtert wird. Zum Beispiel kann die Ätzstoppschicht 113 eine Metalloxidschicht, wie etwa eine Aluminiumoxidschicht aufweisen. Alternativ dazu kann keine Ätzstoppschicht 113 ausgebildet werden. Das Ausbilden der Ätzstoppschicht 113 kann in diesem Schritt durchgeführt werden oder ihr kann das Ausbilden einer Pufferschicht 111 vorangehen, wie weiter unten erörtert wird.
  • Wie in 22A und 25 gezeigt ist, kann eine Pufferschicht 111 auf der Zellmatrixregion CR ausgebildet werden, und dann können Opferschichten 125 und Isolierschichten 120 abwechselnd und wiederholt auf der Pufferschicht 111 ausgebildet werden. Die Pufferschicht 111 kann eine Siliciumoxidschicht beinhalten. Zum Beispiel kann die Pufferschicht 111 durch thermische Oxidation ausgebildet werden. Die Opferschichten 125 und die Isolierschichten 120 können Materialien aufweisen, die eine gegenseitige Ätzselektivität zeigen. Zum Beispiel können die Opferschichten 125 aus einem Material gebildet werden, das geätzt werden kann, während ein Ätzen der Isolierschichten 120 verhindert wird, wenn die Opferschichten 125 unter Verwendung einer gewünschten (und/oder alternativ einer vorgegebenen) Ätzrezeptur geätzt werden.
  • Diese Ätzselektivität kann quantitativ als Verhältnis einer Ätzrate der Opferschichten 125 zu einer Ätzrate der Isolierschichten 120 ausgedrückt werden, In manchen Ausführungsformen können die Opferschichten 125 eines von Materialien aufweisen, die eine Ätzselektivität von etwa 1:10 bis etwa 1:200 (enger gefasst von etwa 1:30 bis etwa 1:100) in Bezug auf die Isolierschichten 120 zeigt. Zum Beispiel können die Opferschichten 125 eine Siliciumnitridschicht, eine Siliciumoxynitridschicht oder eine Polysiliciumschicht beinhalten, und die Isolierschichten 120 können eine Siliciumoxidschicht beinhalten. Die Opferschichten 125 und die Isolierschichten 120 können anhand eines chemischen Gasphasenabscheidungs (CVD)-verfahrens ausgebildet werden. Die Opferschichten 125 und die Isolierschichten 120 können auf der Peripherieschaltungsregion PR ausgebildet und dann von der Peripherieschaltungsregion PR entfernt werden. Danach kann eine zweite dielektrische Zwischenschicht 132 ausgebildet werden, um die Peripherieschaltungsregion PR abzudecken. Zum Beispiel kann die zweite dielektrische Zwischenschicht 132 eine Siliciumoxidschicht aufweisen, ist aber nicht darauf beschränkt.
  • Wie in 22A und 26 gezeigt ist, können vertikale Strukturen VS so ausgebildet werden, dass sie durch die Opferschichten 125 und die Isolierschichten 120 verlaufen und mit dem Halbleitersubstrat 100 verbunden werden. Ein anisotroper Ätzprozess kann durchgeführt werden, um vertikale Löcher CH auszubilden, die durch die Opferschichten 125 und die Isolierschichten 120 verlaufen und das Halbleitersubstrat 100 freilegen, und dann kann ein Abscheidungsprozess durchgeführt werden, um nacheinander eine Datenspeicherschicht DS, eine Kanalhalbleiterschicht CP und eine Füllungsisolierschicht 139 in jedem von den vertikalen Löchern CH abzuscheiden, wodurch die vertikalen Strukturen VS ausgebildet werden. Die Datenspeicherschicht DS, die Kanalhalbleiterschicht CP und die Füllungsisolierschicht 139 können genauso konfiguriert werden wie unter Bezugnahme auf 3A und 3B erörtert worden ist, und können anhand einer bzw. eines oder mehrerer von chemische Dampfabscheidung, Atomlagenabscheidung und Sputtern ausgebildet werden. Die Datenspeicherschicht DS und die Kanalhalbleiterschicht CP können formangeglichen entlang einer Seitenwand und einer Bodenfläche der vertikalen Löcher CH ausgebildet werden. Die Füllungsisolierschicht 139 kann das vertikalen Loch CH vollständig ausfüllen. Obere Abschnitte der Füllungsisolierschicht 139 und der Kanalhalbleiterschicht CP können entfernt werden, und dann können die Kontaktfleckmuster 128 ausgebildet werden, um die entfernten oberen Abschnitte aufzufüllen. Die Kontaktfleckmuster 128 können Metall oder dotiertes Polysilicium aufweisen.
  • Die vertikalen Strukturen VS können untere Abschnitte VS_B aufweisen, die in einen oberen Abschnitt des Halbleitersubstrats 100 eingeführt sind. Wenn die vertikalen Löcher CH ausgebildet werden, können beispielsweise Bodenflächen der vertikalen Löcher CH bis unter die obere Oberfläche 110b des Halbleitersubstrats 100 überätzt werden, und als Folge davon können die unteren Abschnitte VS_B der vertikalen Strukturen VS im oberen Abschnitt des Halbleitersubstrats 100 eingebettet werden. Ein unterer Abschnitt der Kanalhalbleiterschicht CP kann in jedem unteren Abschnitt VS_B der vertikalen Strukturen VS von der Datenspeicherschicht DS umgeben sein. Die Kanalhalbleiterschicht CP kann vom Halbleitersubstrat 100 über die Datenspeicherschicht DS beabstandet werden.
  • Wie in 22A und 27 dargestellt ist, können Trenngräben 141 so ausgebildet werden, dass sie durch die Opferschichten 125 und die Isolierschichten 120 verlaufen. Die Trenngräben 141 können die obere Oberfläche 100b des Halbleitersubstrats 100 freilegen, aber die erfinderischen Konzepte sind nicht darauf beschränkt. Die Pufferschicht 111 oder die Ätzstoppschicht 113, die unter Bezugnahme auf 3B erörtert worden sind, können in den Trenngräben 141 verbleiben. Die Trenngräben 141 können durch einen anisotropen Ätzprozess gebildet werden.
  • Wie in 22A und 28 gezeigt ist, können die Opferschichten 125 durch Gate-Elektroden GP ersetzt werden. Zum Beispiel kann ein Prozess durchgeführt werden, um die Opferschichten 125, die zu den Trenngräben 141 hin freiliegen, zu entfernen, und die Gate-Elektroden GP können in Leerstellen ausgebildet werden, wo die Opferschichten 125 entfernt worden sind. Ein Ätzmittel, das Phosphorsäure enthält, kann verwendet werden, um die Opferschichten 125 zu entfernen. In manchen Ausführungsformen kann eine Blockierisolierschicht formangleichend in dem Raum ausgebildet werden, wo die Opferschichten 125 entfernt worden sind, bevor die Gate-Elektroden ausgebildet werden.
  • Die Trenngräben 141 können darin mit gemeinsamen Source-Leitungen 140 ausgebildet werden, die durch die Trennungsmuster 145 verlaufen, und sind mit dem Halbleitersubstrat 100 verbunden. Die gemeinsamen Source-Leitungen 140 können so ausgebildet sein, dass sie eine Plattenform aufweisen, die sich entlang der ersten Richtung D 1 erstreckt. Zum Beispiel können die Trennungsmuster 145 so ausgebildet werden, dass sie Leerstellenformen haben, die Seitenwände der Trenngräben 141 bedecken, und die gemeinsamen Source-Leitungen 140 können so ausgebildet werden, dass sie die Trenngräben 141 füllen. Alternativ dazu können Kontaktlöcher so ausgebildet werden, dass sie durch die Trennungsmuster 145 hindurch verlaufen, und die gemeinsamen Source-Leitungen 140 können so ausgebildet werden, dass sie die Kontaktlöcher füllen. Die Trennungsmuster 145 können aus einer oder mehreren von einer Siliciumoxidschicht, einer Siliciumnitridschicht und einer Siliciumoxynitridschicht ausgebildet werden. Die gemeinsamen Source-Leitungen 140 können aus einem oder mehreren von dotiertem Silicium, Metall und leitendem Metallnitrid ausgebildet werden.
  • Wenn die gemeinsamen Source-Leitungen 140 beispielsweise dotiertes Silicium enthalten, können die gemeinsamen Source-Leitungen 140 in-situ dotiert werden, so dass sie eine Leitfähigkeit eines zweiten Leitfähigkeitstyps aufweisen, der von demjenigen des Halbleitersubstrats 100 verschieden ist. Zum Beispiel kann der zweite Leitfähigkeitstyp n-leitend sein.
  • Eine dritte dielektrische Zwischenschicht 135 und eine vierte dielektrische Zwischenschicht 136 können so ausgebildet werden, dass sie die Zellmatrixregion CR und die Peripherieschaltungsregion PR bedecken. Bit-Leitungskontakte 164 können so ausgebildet werden, dass sie durch die dritte dielektrische Zwischenschicht 135 verlaufen und mit den vertikalen Strukturen VS verbunden werden, und ein peripherer Kontakt 165 kann so ausgebildet werden, dass er durch die dritten dielektrischen Zwischenschichten 131, 132 und 135 verläuft und mit dem peripheren Transistor PT verbunden wird Bit-Leitungen BL und eine periphere Leitung PL können in der vierten dielektrischen Zwischenschichten 136 ausgebildet werden. Eine fünfte dielektrische Zwischenschicht 137 kann so ausgebildet werden, dass sie die Bit-Leitungen BL und die periphere Leitung PL bedeckt. Die dritten bis fünften dielektrischen Zwischenschichten 135, 136 und 137 können aus einer Siliciumoxidschicht gebildet werden, sind aber nicht darauf beschränkt. Die Bit-Leitungen BL, die periphere Leitung PL und die Kontakte 164 und 165 können aus einem Metall (z.B. Wolfram, Kupfer oder Aluminium), einem leitenden Metallnitrid (z.B. Titannitrid oder Tantalnitrid) und einem Übergangsmetall (z.B. Titan oder Tantal) gebildet werden.
  • Wie in 22A und 29 gezeigt ist, kann ein Entfernungsprozess durchgeführt werden, um das Halbleitersubstrat 100 zu entfernen. Ein Trägersubstrat CS kann auf der fünften dielektrischen Zwischenschicht 137 bereitgestellt werden, und eine untere Oberfläche des Halbleitersubstrats 100 kann vor dem Prozess des Entfernens des Halbleitersubstrats 100 so umgedreht werden, dass sie nach oben gewandt ist. Das Trägersubstrat CS kann ein isolierendes Substrat, wie etwa Glas, oder ein leitendes Substrat, wie etwa Metall sein. Zum Beispiel kann das Trägersubstrat CS mit einem Klebeband und/oder einer dazwischen angeordneten Klebstoffschicht adhäsiv an der fünften dielektrischen Zwischenschicht 137 befestigt werden.
  • Der Prozess des Entfernens des Halbleitersubstrats 100 kann ein chemisch-mechanisches Polieren einschließen. Der Prozess des Entfernens des Halbleitersubstrats 100 kann die Kanalhalbleiterschicht CP freilegen. Wenn das Halbleitersubstrat 100 entfernt wird, kann beispielsweise ein Abschnitt der Datenspeicherschicht DS, der die Kanalhalbleiterschicht CP umgibt, entfernt werden, um einen Endabschnitt der Kanalhalbleiterschicht CP freizulegen. In manchen Ausführungsformen kann der Prozess des Entfernens des Halbleitersubstrats 100 durchgeführt werden, bis die unteren Abschnitte VS_B der vertikalen Strukturen VS, die in 28 dargestellt sind, entfernt worden sind
  • Der Prozess des Entfernens des Halbleitersubstrats 100 kann das Halbleitersubstrat 100 von der Zellmatrixregion CR entfernen. Demgemäß kann in der Zellmatrixregion CR die Pufferschicht 111 freigelegt werden oder die Ätzstoppschicht 113 kann freigelegt werden, wie unter Bezugnahme auf 3B erörtert worden ist. Da das Halbleitersubstrat 100 die Ausbildung der Aussparungsregion RR durchgemacht hat, wie unter Bezugnahme auf 24 erörtert worden ist, kann bewirkt werden, dass das Halbleitersubstrat 100 einen Abschnitt (hierin im Folgenden als Restsubstrat 103 bezeichnet) auf der Peripherieschaltungsregion PR zurücklässt. Das Restsubstrat 103 kann eine freiliegende untere Oberfläche 103b und eine der unteren Oberfläche 103b entgegengesetzte obere Oberfläche 103a aufweisen.
  • Wie in 22A und 30 gezeigt ist, kann eine leitende Body-Schicht 10 so ausgebildet werden, dass sie die Zellmatrixregion CR und die Peripherieschaltungsregion PR umgibt. Die leitende Body-Schicht 10 kann ein Halbleitermaterial und/oder ein Metallmaterial aufweisen. Zum Beispiel kann die leitende Body-Schicht 10 aus Polysilicium gebildet werden. Die leitende Body-Schicht 10 kann in-situ dotiert werden, so dass sie eine erste Leitfähigkeit aufweist. Die leitende Body-Schicht 10 kann anhand eine chemischen Dampfabscheidung oder einer Atomschichtabscheidung gebildet werden. Zum Beispiel kann das Ausbilden der leitenden Body-Schicht 10 das Bilden einer amorphen Siliciumschicht und das Durchführen eines Glühprozesses an der amorphen Siliciumschicht einschließen. Der Glühprozess kann bei einer Temperatur von etwa 700 °C bis etwa 1000 °C durchgeführt werden. Zum Beispiel kann die leitende Body-Schicht 10 eine Dicke im Bereich von etwa 5 nm bis etwa 100 µm aufweisen. Das Trägersubstrat CS kann dann entfernt werden, wodurch eine Halbleiterspeichervorrichtung hergestellt wird, wie unter Bezugnahme auf 22A und 22B beschrieben.
  • Auf der Peripherieschaltungsregion PR kann die leitende Body-Schicht 10 auf der unteren Oberfläche 103b des Restsubstrats 103 ausgebildet werden. Auf der Zellmatrixregion CR kann die leitende Body-Schicht 10 mit der Kanalhalbleiterschicht CP verbunden werden. Zum Beispiel kann die leitende Body-Schicht 10 in direktem Kontakt mit der Kanalhalbleiterschicht CP stehen.
  • Mit zunehmender Höhe der vertikalen Halbleiterspeichervorrichtungen nimmt die Schwierigkeit der Verarbeitung in Bezug auf die elektrische Verbindung zwischen den Kanalhalbleiterschichten und dem Halbleitersubstrat zu. Zum Beispiel kann ein Herstellungsprozess einen Schritt zum Entfernen von zumindest einem Abschnitt der Datenspeicherschicht beinhalten, um die Kanalhalbleiterschichten elektrisch mit dem Halbleitersubstrat zu verbinden. Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann das Halbleitersubstrat 100 von der Zellmatrixregion CR entfernt werden, um gleichzeitig können die Kanalhalbleiterschichten CP freigelegt werden, so dass die leitende Body-Schicht 10 ohne einen separaten Ätzprozess mit den Kanalhalbleiterschichten CP verbunden werden kann und somit der Herstellungsprozess vereinfacht werden kann.
  • 31 bis 38 stellen Querschnittansichten entlang einer Linie I-I` von 22A dar und zeigen eine Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigt. Der Kürze der Beschreibung halber wird auf Erläuterungen mehrfach vorhandener Komponenten verzichtet.
  • Wie in 31 gezeigt ist, können eine polykristalline Halbleiterschicht 11 und eine Metallschicht 12 in der leitenden Body-Schicht 10 einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten enthalten sein. Die Metallschicht 12 kann über die polykristalline Halbleiterschicht 11 von den vertikalen Strukturen VS beabstandet sein. Die polykristalline Halbleiterschicht 11 kann der unter Bezugnahme auf 22B erörterten polykristallinen Halbleiterschicht im Wesentlichen gleich sein. Zum Beispiel kann die polykristalline Halbleiterschicht 11 eine polykristalline Siliciumschicht sein. Die Metallschicht 12 kann eines oder mehrere von Wolfram, Titan, Tantal und irgendeinem leitfähigen Nitrid davon aufweisen. Die Metallschicht 12 kann dünner sein als die polykristalline Halbleiterschicht 11. Zum Beispiel kann die Metallschicht 12 durch Sputtern ausgebildet werden. In manchen Ausführungsformen kann eine Mehrzahl von Ätzprozessen durchgeführt werden, um vertikale Löcher zur Ausbildung der vertikalen Strukturen VS auszubilden, und infolgedessen können die vertikalen Strukturen VS Abschnitte aufweisen, deren Breite diskontinuierlich zu- oder abnimmt.
  • Wie in 32 gezeigt ist, können Isolierungsmuster 14 in der leitenden Body-Schicht 10 einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsformen von erfinderischen Konzepten enthalten sein. Zum Beispiel können die Isolierungsmuster 14 durch die leitende Body-Schicht 10 verlaufen. Die Isolierungsmuster 14 können eine lineare Form aufweisen, die sich entlang der ersten Richtung D1 von 22A erstreckt, aber die erfinderischen Konzepte sind nicht darauf beschränkt. Die Isolierungsmuster 14 können eines oder mehrere von Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid aufweisen. Das Ausbilden der Isolierungsmuster 14 kann das Ausbilden der leitenden Body-Schicht 10, das Ätzen der leitenden Body-Schicht 10, um Gräben zu bilden, und das Füllen der Gräben mit einem Isoliermaterial einschließen.
  • Wie in 33 gezeigt ist, kann die Peripherieschaltungsregion PR mit einer Schicht versehen sein, deren Typ von dem der leitenden Body-Schicht 10 verschieden ist. Zum Beispiel kann das Isolierungsmuster 15 so bereitgestellt werden, dass es die untere Oberfläche 103b des Restsubstrats 103 berührt. Das Isolierungsmuster 15 kann eines oder mehrere von Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid aufweisen. Das Ausbilden des Isolierungsmusters 15 kann das Entfernen der leitenden Body-Schicht 10 auf der Peripherieschaltungsregion PR, um eine Leerstelle auf der Peripherieschaltungsregion PR auszubilden, und das Füllen der Leerstelle mit einem isolierenden Material einschließen.
  • Wie in 34 gezeigt ist, kann sich das Restsubstrat 103 von der Peripherieschaltungsregion PR aus auf die Zellmatrixregion CR erstrecken. Zum Beispiel kann das Restsubstrat 103 einen verbliebenen Abschnitt 103E auf der Zellmatrixregion CR hinterlassen. Das Restsubstrat 103 auf der Peripherieschaltungsregion PR kann eine Dicke aufweisen, die größer ist als die des verbliebenen Abschnitts 103E auf der Zellmatrixregion CR. Das oben genannte Strukturmerkmal kann durch Anpassen des unter Bezugnahme auf 29 erörterten chemisch-mechanischen Polierens erhalten werden.
  • Wie in 35 gezeigt ist, kann sich das Restsubstrat 103 von der Peripherieschaltungsregion PR aus auf die Zellmatrixregion CR erstrecken. Die Zellmatrixregion CRund die Peripherieschaltungsregion PR können darauf bereitgestellt werden, wobei das Halbleitersubstrat 100 im Wesentlichen die gleiche Dicke aufweist. Das oben genannte Strukturmerkmal kann erreicht werden, wenn das Ausbilden der Aussparungsregion RR, das unter Bezugnahme auf 24 erörtert wurde, übersprungen wird.
  • Wie in 36 gezeigt ist, kann gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten die leitende Body-Schicht 10 einen Unterschied in der Störstellenkonzentration zwischen der Zellmatrixregion CR und der Peripherieschaltungsregion PR aufweisen. Zum Beispiel kann eine Störstellenkonzentration einer leitenden Body-Schicht 10f der Zellmatrixregion CR größer sein als eine Störstellenkonzentration einer leitenden Body-Schicht 10b auf der Peripherieschaltungsregion PR. Zum Beispiel kann die Störstellenkonzentration der leitenden Body-Schicht 10f der Zellmatrixregion CR größer sein als die Störstellenkonzentration der leitenden Body-Schicht 10b auf der Peripherieschaltungsregion PR. Die leitende Body-Schicht 10f kann ausgebildet und dann teilweise entfernt werden, um die leitende Body-Schicht 10b der Peripherieschaltungsregion PR auszubilden.
  • Wie in 37 gezeigt ist, kann gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten die leitende Body-Schicht 10 eine erste Halbleiterschicht 10c und eine zweite Halbleiterschicht 10d aufweisen, deren Störstellenkonzentrationen voneinander verschieden sind. Die zweite Halbleiterschicht 10d kann über die erste Halbleiterschicht 10c von den vertikalen Strukturen VS beabstandet sein. Die erste Halbleiterschicht 10c kann eine Störstellenkonzentration aufweisen, die größer ist als die der zweiten Halbleiterschicht 10d. Zum Beispiel kann die Störstellenkonzentration der ersten Halbleiterschicht 10c etwa 5-mal bis etwa 100-mal so groß sein wie die Störstellenkonzentration der zweiten Halbleiterschicht 10d. Die erste und die zweite Halbleiterschicht 10c und 10d können dadurch, dass eine Konzentration an Störstellendotierungen in einem in-situ-Prozess angepasst wird, so ausgebildet werden, dass sie unterschiedliche Störstellenkonzentration aufweisen.
  • Wie in 38 gezeigt ist, kann die leitende Body-Schicht 10 gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten Störstellenregionen 1 0e aufweisen, die darin lokal ausgebildet sind. Zum Beispiel können die Störstellenregionen 10e unterhalb der vertikalen Strukturen VS ausgebildet werden. Nachdem die leitende Body-Schicht 10 ausgebildet worden ist, kann ein Ionenimplantationsprozess durchgeführt werden, um die Störstellenregionen 10e auszubilden. Die Störstellenkonzentration 10c können jeweils eine Störstellenkonzentration aufweisen, die größer ist als die der leitenden Body-Schicht 10. Zum Beispiel kann jede Störstellenkonzentration der Störstellenregionen 10e etwa 5-mal bis etwa 100-mal so groß sein wie die Störstellenkonzentration der leitenden Body-Schicht 10.
  • 39 bis 41 zeigen Querschnittansichten entlang einer Linie I-I` von 22A und zeigen ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten. Der Kürze der Beschreibung halber wird auf Erläuterungen mehrfach vorhandener Komponenten verzichtet.
  • Wie in 22A und 39 gezeigt ist, kann ein Halbleitersubstrat 101 bereitgestellt werden. In dem Halbleitersubstrat 101 kann eine Isolierschicht enthalten sein. Zum Beispiel kann das Halbleitersubstrat 101 ein SOI (Silizium-auf-Isolator)-Substrat oder ein GOI (Germanium-auf-Isolator)-Substrat sein. Das Halbleitersubstrat 101 kann eine untere Halbleiterschicht 1, eine obere Halbleiterschicht 3 und eine mittlere Isolierschicht 2 zwischen der unteren und der oberen Halbleiterschicht 1 und 3 aufweisen. Periphere Transistoren PT und eine erste dielektrische Zwischenschicht 131, welche die peripheren Transistoren PT abdeckt, können auf einer Peripherieschaltungsregion PR ausgebildet werden, und dann kann die obere Halbleiterschicht 3 von einer Zellmatrixregion CR entfernt werden. Infolgedessen kann die mittlere Isolierschicht 2 auf der Zellmatrixregion CR freigelegt werden.
  • Wie in 22A und 40 gezeigt ist, kann eine Pufferschicht 111 auf der mittleren Isolierschicht 2 ausgebildet werden, die auf der Zellmatrixregion CR freiliegt, und dann können abwechselnd und wiederholt Opferschichten 125 und die Isolierschichten 120 auf der Pufferschicht 111 ausgebildet werden. Danach kann eine zweite dielektrische Zwischenschicht 132 ausgebildet werden, um die Peripherieschaltungsregion PR abzudecken.
  • Wie in 22A und 41 gezeigt ist, könne Prozesse durchgeführt werden, die denen, die unter Bezugnahme auf 27 bis 30 erörtert wurden, im Wesentlichen gleich sind, wodurch eine Halbleiterspeichervorrichtung hergestellt wird. Die Halbleiterspeichervorrichtung kann ein Restsubstrat 103 aufweisen, das von dem mindestens einen verbliebenen Abschnitt des Halbleitersubstrats 101 stammt. Zum Beispiel kann auf der Zellmatrixregion CR zumindest ein Abschnitt der mittleren Isolierschicht 2 zwischen der leitenden Body-Schicht 10 und der Pufferschicht 111 zurückbleiben, und auf der Peripherieschaltungsregion PR kann die obere Halbleiterschicht 3 auf der mittleren Isolierschicht 2 zurückbleiben. Die mittlere Isolierschicht 2 kann als Ätzstoppschicht wirken, wenn die untere Halbleiterschicht 1 entfernt wird. Zum Beispiel kann die verbliebene obere Halbleiterschicht 3 eine Dicke im Bereich von etwa 5 nm bis etwa 1000 µm aufweisen.
  • 42 bis 43 stellen Querschnittansichten dar, die ein Verfahren zum Herstellen einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigen. Der Kürze der Beschreibung halber wird auf Erläuterungen mehrfach vorhandener Komponenten verzichtet.
  • Wie in 42 gezeigt ist, kann ein Halbleitersubstrat 100 so bereitgestellt werden, dass es eine Zellmatrixregion CR und eine Peripherieschaltungsregion PR aufweist. Vorrichtungsisolierschichten 181 können an oder auf einem oberen Abschnitt des Halbleitersubstrats 100 bereitgestellt werden. Eine erste Störstellenregion 174 kann auf der Zellmatrixregion CR ausgebildet werden, und eine zweite Störstellenregion 172 und eine dritte Störstellenregion 173 können auf der Peripherieschaltungsregion PR ausgebildet werden. Zum Beispiel können die erste und die zweite Störstellenregion 174 und 172 im Wesentlichen die gleiche Störstellenregion sein, und die dritte Störstellenregion 173 kann eine Störstellenregion sein, deren Leitfähigkeit von der der ersten und der zweiten Störstellenregion 174 und 172 verschieden ist. Ein erster peripherer Transistor PTI kann auf der zweiten Störstellenregion 172 ausgebildet sein, und ein zweiter peripherer Transistor PT2 kann auf der dritten Störstellenregion 173 ausgebildet sein. Zum Beispiel kann der erste periphere Transistor PT1 ein NMOS-Transistor sein, und der zweite periphere Transistor PT2 kann ein PMOS-Transistor sein. Die Vorrichtungsisolierschichten 181 können zwischen der Zellmatrixregion CR und der Peripherieschaltungsregion PR und zwischen dem ersten peripheren Transistor PT1 und dem zweiten peripheren Transistor PT2 ausgebildet werden.
  • Wie in 43 gezeigt ist, kann eine Aussparungsregion RR an oder auf dem oberen Abschnitt des Halbleitersubstrats 100 ausgebildet werden, und dann können Prozesses durchgeführt werden, die denen, die unter Bezugnahme auf 25 bis 30 erörtert wurden, im Wesentlichen gleich sind. Infolgedessen können eine leitende Body-Schicht 10 und eine Elektrodenstruktur ST auf der Zellmatrixregion CR ausgebildet werden. Die Aussparungsregion RR kann freigelegt werden, wenn das Halbleitersubstrat 100 den unter Bezugnahme auf 29 erörterten Entfernungsprozess durchmacht, und somit kann eine Durchgangsregion auf der Zellmatrixregion CR ausgebildet werden. Nach dem Ausbilden der Aussparungsregion RR kann ein Abschnitt der ersten Störstellenregion 174 auf der Zellmatrixregion CR zurückbleiben, um eine Pick-up-Störstellenregion PK zu bilden. Die Pick-up-Störstellenregion PK kann eine Störstellenkonzentration aufweisen, die gleich hoch wie oder höher ist als diejenige der leitenden Body-Schicht 10. Die Pick-up-Störstellenregion PK kann so bereitgestellt werden, dass die leitende Body-Schicht 10 mit Spannung beliefert wird. Zum Beispiel können ein Kontakt 167 und eine elektrische Leitung 168, die mit der Pick-up-Störstellenregion PK verbunden sind, in einer dielektrischen Zwischenschicht 130 bereitgestellt werden, welche die Zellmatrixregion CR und die Peripherieschaltungsregion PR abdeckt.
  • In manchen Ausführungsformen kann nach dem Entfernen des Halbleitersubstrats 100 und vor dem Ausbilden der leitenden Body-Schicht 10 ein Isolierungsmuster 16 ausgebildet werden, um eine untere Oberfläche des Restsubstrats 103 abzudecken. Das Isolierungsmuster 16 kann mit den Vorrichtungsisolierschichten 181 verbunden werden. Das Isolierungsmuster 16 kann die zweite und die dritte Störstellenregion 172 und 173 von der unter ihnen liegenden leitenden Body-Schicht 10 trennen. Zum Beispiel können die Isolierungsmuster 16 eines oder mehrere von Siliciumoxid, Siliciumnitrid und Siliciumoxynitrid aufweisen.
  • Das Ausbilden des Isolierungsmusters 16 kann bewirken, dass die leitende Body-Schicht 10 eine gestufte Struktur B zwischen der Zellmatrixregion CR und der Peripherieschaltungsregion PR aufweist. Die leitende Body-Schicht 10 kann die polykristalline Halbleiterschicht 11 und die Metallschicht 12 aufweisen, wie unter Bezugnahme auf 31 erörtert wurde, aber die erfinderischen Konzepte sind nicht darauf beschränkt.
  • 44 stellt eine Querschnittsansicht dar, die ein Halbleiter-Package gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten zeigt. Der Kürze der Beschreibung halber wird auf Erläuterungen mehrfach vorhandener Komponenten verzichtet.
  • Wie in 44 gezeigt ist, kann eine Mehrzahl von Halbleiter-Packages in einem Halbleiter-Package gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten enthalten sein. Zum Beispiel können ein erstes Package 1000 und ein zweites Package 2000 nacheinander in einer Halbleiterspeichervorrichtung gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten gestapelt werden. Das erste Package 1000 kann einen ersten Halbleiterchip 1100 aufweisen, der auf einem ersten Halbleiter-Package-Substrat 1001 montiert ist. Das zweite Package 2000 kann einen zweiten Halbleiterchip 2100 aufweisen, der auf einem zweiten Halbleiter-Package-Substrat 2001 montiert ist. Der erste und der zweite Halbleiterchip 1100 und 2100 können von einer Vergussschicht 500, wie etwa Epoxidharz, eingekapselt sein. Das erste und das zweite Package-Substrat 1001 und 2001 können eine gedruckte Schaltung sein.
  • Bei einem oder mehreren vom ersten und vom zweiten Halbleiterchip 1100 und 2100 kann es sich um eine Halbleiterspeichervorrichtung gemäß machen Ausführungsformen von erfinderischen Konzepten handeln. Zum Beispiel können der erste und der zweite Halbleiterchip 1100 und 2100 die unter Bezugnahme auf 22A und 22B erörterte Halbleiterspeichervorrichtung sein.
  • Der erste Halbleiterchip 1100 kann ein Flip-Chip sein, der durch Höcker 1010 auf dem ersten Halbleiter-Package-Substrat 1001 hindurch montiert ist. Zum Beispiel kann der erste Halbleiterchip 1100 eine erste Oberfläche 1101 und eine zweite Oberfläche 1102 aufweisen, und die erste Oberfläche 1101 kann angrenzend an die leitende Body-Schicht gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten bereitgestellt sein. Der zweite Halbleiterchip 2100 kann durch Drähte 2010 mit dem ersten Halbleiter-Package-Substrat 2001 verbunden sein. Zum Beispiel kann der zweite Halbleiterchip 2100 eine erste Oberfläche 2101 und eine zweite Oberfläche 2102 aufweisen, und die zweite Oberfläche 2102 kann angrenzend an die leitende Body-Schicht gemäß manchen Ausführungsbeispielen von erfinderischen Konzepten bereitgestellt sein. Die oben genannte Art der Montage des ersten und des zweiten Halbleiterchips 1100 und 2100 ist ein nichtbeschränkendes Beispiel, und es können mehr als zwei Halbleiterchips auf unterschiedliche Weise montiert werden.
  • Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann die Halbleiterspeichervorrichtung mit verbesserten elektrischen Kennwerten bereitgestellt werden. Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann eine Dicke der Halbleiterspeichervorrichtung verringert sein. Gemäß manchen Ausführungsformen von erfinderischen Konzepten kann das leitende Verbindungsmuster ausgebildet werden, das mit der leitenden Body-Schicht verbunden ist.

Claims (24)

  1. Halbleiterspeichervorrichtung, aufweisend: eine leitende Body-Schicht (10), die einen Zellmatrixabschnitt (CR) und einen Peripherieschaltungsabschnitt (PR) aufweist; eine Elektrodenstruktur (ST) auf dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10), wobei die Elektrodenstruktur (ST) eine Mehrzahl von Elektroden (GP) aufweist, die eine auf die andere gestapelt sind; vertikale Strukturen (VS), die durch die Elektrodenstruktur (ST) hindurch verlaufen und mit dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10) verbunden sind; ein Restsubstrat (103) auf dem Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10); und ein leitendes Verbindungsmuster (SK), das durch das Restsubstrat (103) verläuft, wobei das leitende Verbindungsmuster (SK) mit dem Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10) verbunden ist, wobei die leitende Body-Schicht (10) Polysilicium aufweist.
  2. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das leitende Verbindungsmuster (SK) eine obere Oberfläche (10a) der leitenden Body-Schicht (10) berührt, eine Breite eines unteren Abschnitts des leitenden Verbindungsmusters (SK) kleiner ist als eine Breite eines oberen Abschnitts des leitenden Verbindungsmusters (SK), und der untere Abschnitt des leitenden Verbindungsmusters (SK) mit der oberen Oberfläche (10a) der leitenden Body-Schicht (10) in Berührung steht.
  3. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine untere Oberfläche (SKb) des leitenden Verbindungsmusters (SK) im Wesentlichen auf der gleichen Höhe angeordnet ist wie eine obere Oberfläche (10a) der leitenden Body-Schicht (10).
  4. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das Restsubstrat (103) eine periphere aktive Schicht (UT) auf einer vergrabenen Isolierschicht (BX) aufweist, und das leitende Verbindungsmuster (SK) durch die vergrabene Isolierschicht (BX) und die periphere aktive Schicht (UT) hindurch verläuft.
  5. Halbleiterspeichervorrichtung nach Anspruch 4, wobei die periphere aktive Schicht (UT) im Wesentlichen einkristallin ist.
  6. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine obere Oberfläche (SKa) des leitenden Verbindungsmusters (SK) weiter oben angeordnet ist als eine obere Oberfläche (103a) des Restsubstrats (103).
  7. Halbleiterspeichervorrichtung nach Anspruch 6, ferner aufweisend: eine periphere Gate-Elektrode (PG) auf dem Restsubstrat (103), wobei die obere Oberfläche (SKa) des leitenden Verbindungsmusters (SK) weiter oben angeordnet ist als eine obere Oberfläche (PGa) der peripheren Gate-Elektrode (PG).
  8. Halbleiterspeichervorrichtung nach Anspruch 1, ferner aufweisend: einen isolierenden Abstandshalter (SKs) zwischen einer Seitenwand des leitenden Verbindungsmusters (SK) und dem Restsubstrat (103).
  9. Halbleiterspeichervorrichtung nach Anspruch 1, ferner aufweisend: eine Durchgangselektrode (VI), die durch den Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10) verläuft, wobei die Durchgangselektrode (VI) mit dem leitenden Verbindungsmuster (SK) verbunden ist.
  10. Halbleiterspeichervorrichtung nach Anspruch 1, wobei das leitende Verbindungsmuster (SK) einen Dotierstoff aufweist, und ein Leitfähigkeitstyp des Dotierstoffes im leitenden Verbindungsmuster (SK) einem Leitfähigkeitstyp der leitenden Body-Schicht (10) gleich ist.
  11. Halbleiterspeichervorrichtung nach Anspruch 1, wobei eine Dicke der leitenden Body-Schicht (10) kleiner ist als eine Dicke des Restsubstrats (103).
  12. Halbleiterspeichervorrichtung nach Anspruch 1, wobei jede von den vertikalen Strukturen (VS) eine Kanalhalbleiterschicht (CP) und eine Datenspeicherschicht (DS) aufweist, und die leitende Body-Schicht (10) mit der Kanalhalbleiterschicht (CP) verbunden ist.
  13. Halbleiterspeichervorrichtung nach Anspruch 12, wobei eine untere Oberfläche (CPb) der Kanalhalbleiterschicht (CP) und eine untere Oberfläche (DSb) der Datenspeicherschicht (DS) im Wesentlichen auf der gleichen Höhe liegen.
  14. Halbleiterspeichervorrichtung nach Anspruch 13, wobei eine untere Oberfläche des leitenden Verbindungsmusters (SK) im Wesentlichen auf der gleichen Höhe liegt wie die untere Oberfläche (CPb) der Kanalhalbleiterschicht (CP).
  15. Halbleiterspeichervorrichtung, aufweisend: eine leitende Body-Schicht (10), die einen Zellmatrixabschnitt (CR) und einen Peripherieschaltungsabschnitt (PR) aufweist, wobei die leitende Body-Schicht (10) Polysilicium aufweist; eine Elektrodenstruktur (ST) auf dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10), wobei die Elektrodenstruktur (ST) eine Mehrzahl von Elektroden (GP) aufweist, die eine auf die andere gestapelt sind; vertikale Strukturen (VS), die durch die Elektrodenstruktur (ST) hindurch verlaufen, wobei die vertikalen Strukturen mit dem Zellmatrixabschnitt (CR) der leitenden Body-Schicht (10) verbunden sind; ein Restsubstrat (103) auf dem Peripherieschaltungsabschnitt (PR) der leitenden Body-Schicht (10); und ein leitendes Verbindungsmuster (SK), das durch das Restsubstrat (103) verläuft, wobei das leitende Verbindungsmuster (SK) mit der leitenden Body-Schicht (10) verbunden ist, und wobei eine untere Oberfläche (SKb) des leitenden Verbindungsmusters (SK) auf einer im Wesentlichen gleichen Höhe liegt wie untere Oberflächen (VSb) der vertikalen Strukturen (VS).
  16. Halbleiterspeichervorrichtung nach Anspruch 15, wobei das Restsubstrat (103) eine periphere aktive Schicht (UT) auf einer vergrabenen Isolierschicht (BX) aufweist, und das leitende Verbindungsmuster (SK) durch die periphere aktive Schicht (UT) verläuft.
  17. Halbleiterspeichervorrichtung nach Anspruch 16, wobei eine Seitenwand des leitenden Verbindungsmusters (SK) mit der peripheren aktiven Schicht (UT) verbunden ist.
  18. Halbleiterspeichervorrichtung nach Anspruch 15, wobei die untere Oberfläche (SKb) des leitenden Verbindungsmusters (SK) elektrisch und physisch mit einer oberen Oberfläche (10a) der leitenden Body-Schicht (10) verbunden ist.
  19. Halbleiterspeichervorrichtung nach Anspruch 15, wobei das leitende Verbindungsmuster (SK) einen Dotierstoff aufweist, und ein Leitfähigkeitstyp des Dotierstoffes im leitenden Verbindungsmuster (10) einem Leitfähigkeitstyp der leitenden Body-Schicht (10) gleich ist.
  20. Verfahren zum Herstellen einer Halbleiterspeichervorrichtung, wobei das Verfahren aufweist: Ausbilden eines leitenden Verbindungsmusters (SK) in einem oberen Abschnitt einer Peripherieschaltungsregion (PR) eines Substrats (100), wobei das Substrat (100) eine Zellmatrixregion (CR) und die Peripherieschaltungsregion (PR) aufweist; Entfernen eines oberen Abschnitts (100u) des Substrats (100) in der Zellmatrixregion (CR), um einen unteren Abschnitt (LS) des Substrats (100) in der Zellmatrixregion (CR) freizulegen; Ausbilden vertikaler Strukturen (VS), die mit dem unteren Abschnitt (LS) des Substrats (100) in der Zellmatrixregion (CR) verbunden sind; Entfernern des unteren Abschnitts (LS) des Substrats (100), um Unterseiten der vertikalen Strukturen (VS) und eine Unterseite des leitenden Verbindungsmusters (SK) freizulegen; und Ausbilden einer leitenden Body-Schicht (10), die mit den Unterseiten der vertikalen Strukturen (VS) und der Unterseite des leitenden Verbindungsmusters (SK) verbunden ist.
  21. Verfahren nach Anspruch 20, wobei das Ausbilden des leitenden Verbindungsmusters (SK) stattfindet, bevor der untere Abschnitt (LS) des Substrats (100) entfernt wird.
  22. Verfahren nach Anspruch 20, wobei das Entfernen des unteren Abschnitts (LS) des Substrats (100) das Durchführen eines chemisch-mechanischen Polier, CMP, Prozesses einschließt.
  23. Verfahren nach Anspruch 20, wobei das Entfernen des unteren Abschnitts (LS) des Substrats (100) das Entfernen eines unteren Abschnitts (SKc) des leitenden Verbindungsmusters (SK) einschließt.
  24. Verfahren nach Anspruch 20, wobei jede von den vertikalen Strukturen (VS) eine Datenspeicherschicht (DS) und eine Kanalhalbleiterschicht (CP) einschließt, und das Entfernen des unteren Abschnitts (LS) des Substrats (100) das Entfernen eines Abschnitts der Datenspeicherschicht (DS), um die Kanalhalbleiterschicht (CP) freizulegen, einschließt.
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