CN106558471B - 一种半导体器件的制造方法 - Google Patents

Abstract

本发明提供一种半导体器件的制造方法，涉及半导体技术领域。该方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成多晶硅层，所述多晶硅层为高掺杂多晶硅层，所述多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度；步骤S102：通过去除一定厚度的所述多晶硅层，来使所述多晶硅层的表面平整化；步骤S103：在所述多晶硅层上形成第一保护层；步骤S104：对所述半导体衬底执行中间工艺操作；步骤S105：在所述第一保护层上形成第二保护层。该方法既可避免产生凸起缺陷对后续工艺和器件性能的影响，又可避免在执行诸如测量关键尺寸、清洗等中间工艺操作时防止高浓度掺杂元素的继续析出，从而延长其操作时间。

Description

一种半导体器件的制造方法

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术

NAND快闪式存储器已广泛用于USB闪存驱动器，固态磁盘，手机，数码相机、数码摄像机和其他移动设备的内存卡，其存储速度更快、更可靠，而且消耗的功率更小。

NAND的存储单元通常包括衬底以及位于衬底之上的隧穿氧化层、浮置栅极(第一多晶硅层)、介质层以及控制栅极(第二多晶硅层)，在一些NAND的工艺中，会设计第二多晶硅层掺杂较高的磷，其磷浓度比其他工艺或其他步骤的掺杂浓度高很多，且不能减小，这导致高浓度的磷不断析出，形成凸起，如图1中A区域所述。虽然这种凸起缺陷本身不会对NAND的制造产生影响，但是会对后续的光刻造成影响。这是因为光刻胶等需要衬底表面具有较高的平整度，如果平面不平整，会导致曝光产生失焦(defoucus)，进而导致存储区的多晶硅线(刻蚀多晶硅层形成的多晶硅线)失焦，如图1中B区域所示。而多晶硅线失焦会直接导致存储总量的减少。

此外，大量的凸起曲线会掩盖对需要关注的缺陷(需要关注的缺陷指的是会对器件性能质量等造成影响的缺陷)的判断，这是因为凸起缺陷高度较高，当数量较多时，在缺陷检查和缺陷判断时，需要关注的缺陷会被掩盖住，导致误判。

因此，为解决上述技术问题，有必要提出一种新的半导体器件及其制造方法。

发明内容

针对现有技术的不足，本发明提出一种半导体器件的制造方法，可以半导体器件制造中由于多晶硅层的高浓度掺杂，导致凸起缺陷，进而影响后续工艺以及器件性能。

本发明的一个实施例提供一种半导体器件的制造方法，所述方法包括：步骤S101：提供半导体衬底，在所述半导体衬底上形成多晶硅层，所述多晶硅层为高掺杂多晶硅层，所述多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度；步骤S102：通过去除一定厚度的所述多晶硅层，来使所述多晶硅层的表面平整化；步骤S103：在所述多晶硅层上形成第一保护层；步骤S104：对所述半导体衬底执行中间工艺操作；步骤S105：在所述第一保护层上形成第二保护层。

进一步地，所述多晶硅层数量为两层以上。

进一步地，所述两层以上的多晶硅层中，最上层的多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度。

进一步地，在所述步骤S102中，使所述两层以上的多晶硅层中，最上层的多晶硅层的表面平整化。

进一步地，所述步骤S102通过研磨或化学机械研磨完成。

进一步地，在所述步骤S103中，在所述两层以上的多晶硅层中，在最上层的所述多晶硅层上形成所述第一保护层。

进一步地，，在所述步骤S103中通过臭氧处理所述多晶硅层以在所述多晶硅层表层形成氧化层，用作所述第一保护层。

进一步地，所述步骤S102和步骤S103在同一机台内完成。

进一步地，所述第二保护层厚度大于所述第一保护层。

进一步地，在所述半导体衬底形成的是NAND器件

本发明的半导体器件的制造方法，由于在形成高掺杂的多晶硅层时，使其厚度大于该多晶硅层形成功能层所需要的厚度，并且一方面使研磨等方法去除诸如凸起的缺陷，同时使该多晶硅层表面平整，另一方面在平整该多晶硅层后形成第一保护层作为临时保护层，阻止高浓度掺杂元素的继续析出，这样既可避免产生凸起缺陷对后续工艺和器件性能的影响，又可避免在执行诸如测量关键尺寸、清洗等中间工艺操作时防止高浓度掺杂元素的继续析出，从而延长其操作时间。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为一种现有的制造工艺所形成的存在缺陷的NAND器件的检测图示；

图2A～图2D为本发明实施例一的半导体器件的制造方法的相关步骤形成的结构的剖视图；

图3为根据本发明一实施例的半导体器件的制造方法的一种流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

本发明提出的半导体器件的制造方法，用于制造典型地诸如NAND的半导体器件，防止由于其中的高浓度参杂的多晶硅层造成的凸起缺陷，对后续工艺和器件性能造成影响。下面以制造NAND器件为例来对本发明的半导体器件的制造方法进行说明，当然，应该明白本发明提供的半导体器件的制造方法不仅局限于制造NAND器件，与下述实施例全部或一部分类似的工艺过程均可采用本发明的半导体器件的制造方法，其同样包括在本发明的范围内。

现在，参考图2A至2D和图3来具体描述本发明的一个实施例的一种半导体器件的制造方法。其中，图2A至图2D为本发明的一个实施例的一种半导体器件的制造方法的相关步骤形成的结构的剖视图；图3为本发明的一个实施例的半导体器件的制造方法的一种流程图。

本发明一实施例的半导体器件的制造方法，包括如下步骤：

步骤A1：提供半导体衬底200，在所述半导体衬底200上形成多晶硅层(202、204)，如图2A所示。

半导体衬底200可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等或者为绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。半导体衬底上可以形成有器件，例如NMOS和/或PMOS等。同样，半导体衬底中还可以形成有导电构件，导电构件可以是晶体管的栅极、源极或漏极，也可以是与晶体管电连接的金属互连结构，等等。此外，在半导体衬底中还可以形成有隔离结构，所述隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。

所述多晶硅层用于形成相应的功能层，比如栅极层等。在本实施中所述多晶硅层为高掺杂多晶硅层，比如掺杂有高浓度磷的多晶硅层。所述多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度，比如形成栅极层需要形成

的多晶硅层，则在本实施例中形成该多晶硅层时，则形成比如

的高掺杂多晶硅层，以便于后续的多晶硅层表明平整化。

可以理解是，所述多晶硅层可以为一层或多层，且各层多晶硅层之间还可存在其他功能层。并且当存在多层多晶硅层时，只需最上层的多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度即可。示例性地，本实施中包括两层多晶层(202、204)分别用于形成浮栅和控制栅，此外还包括用于电隔离衬底和浮栅的隧穿氧化层201，以及隔离浮栅和控制栅的介质层203。典型地，本实施的制造方法用于形成NAND器件。示例性地，通过下述步骤形成上述各个功能层：

步骤A101，提供半导体衬底200，该半导体衬底200被划分为存储区200A和外围区200B，存储区200A用于形成存储单位，外围区200B用于形成外围电路或其他连接控制器件。存储区200A和外围区200B通过诸如浅沟槽隔离(STI)的隔离结构彼此隔离。类似地，存储区200A中的各个存储单元之间，以及外围区200B中各电路和器件之间也通过诸如浅沟槽隔离(STI)的隔离结构彼此隔离。

步骤A102，在半导体衬底200上形成隧穿氧化层201。隧穿氧化层201为诸如二氧化硅的介电层，其可供电荷穿越以进入存储层，从而实现信息存储。在形成隧穿氧化层201后，还包括对其进行图形化刻蚀，以使其对应于各个存储单元的沟道区。

步骤A103，在所述隧穿氧化层201上形成第一多晶硅层202，第一多晶硅层202用于形成浮栅，即存储层，当半导体衬底200沟道区的电荷在电压作用下穿过隧穿氧化层201进入第一多晶硅层202后，便被保留在该第一多晶硅层202内(即浮栅内)，从而实现信息存储。

步骤A104，在所述第一多晶硅层202上形成介质层203，以隔离第一多晶硅层202和第二多晶硅层204。介质层203可以采用诸如氮化硅等的电介质材料。

步骤A105，在所述介质层203上形成第二多晶硅层204。第二多晶硅层204用于形成控制栅极，实现对存储单元的控制，比如必读读、写/擦除等。

进一步地，如图2A所示，在本实施中，第一多晶硅层202和第二多晶硅层204为高浓度掺杂层，比如当其为N型掺杂时，第一多晶硅层202和第二多晶硅层204可以为具有高浓度V族元素掺杂的多晶硅层。示例性地，在本实施例中，第一多晶硅层202和第二多晶硅层204可以为具有高浓度磷掺杂的多晶硅层。

由于，第一多晶硅层202和第二多晶硅层204可以为具有高浓度磷掺杂的多晶硅层，其磷掺杂浓度比如通常的掺杂浓度，比如源漏极的掺杂等要高许多，因此，在形成第一多晶硅层202和第二多晶硅层204后，高浓度的磷不断从第一多晶硅层202和第二多晶硅层204中析出形成凸起缺陷204，如图2A所示。图2A中示意性表示出五个凸起缺陷，但是其实际数量是很多的，这会对后续光刻等工艺造成影响，进而影响器件性能。

步骤A2：使第二多晶硅层204的表面平整化，如图2B所示。

具体地，通过去除一定厚度的第二多晶硅层204，使第二多晶硅层204的表面平整化。比如通过湿法刻蚀、干法刻蚀或研磨等方法去除一定厚度的第二多晶硅层204。

为例工艺效率和兼容性，本实施例优选地通过研磨或化学机械研磨(CMP)方法去除一定厚度的第二多晶硅层204，在去除第二多晶硅层204表面凸起缺陷的同时，使得第二多晶硅层204的表面平整化，便于后续光刻胶层的附着。

其中，在第二多晶硅层204上，去除或研磨的厚度根据需要设定，或根据对缺陷的监测确定研磨停止时间。

步骤A3：在所述第二多晶硅层204上形成第一保护层206，如图2C所示。

第一保护层206用作临时保护层，以阻止第二多晶硅层204中高浓度磷的继续析出，因而其厚度较薄，比如为

示例性地，在本实施例中第一保护层206为氧化层，比如氧化硅。其可以通过诸如沉积或氧化工艺形成。

进一步，在本实施例中，为例工艺效率和兼容性，在步骤A2中通过CMP平坦化第二多晶硅层204后，不出CMP机台，直接向第二多晶硅层205表面喷射臭氧，通过臭氧处理使第二多晶层表面产生一层薄薄的氧化层，临时防止磷的二次析出，延长工艺间隔，并为后续最终的保护层赢得足够的等待时间。

步骤A4：对所述半导体衬底200执行中间工艺操作。

示例性地，所述中间工艺操作包括关键尺寸测量、晶圆清洗等多个操作，在常规工艺中，当形成第二多晶硅层后，由于磷不断析出，所以为了控制凸起缺陷的数量，需要对该中间工艺操作的时间实行严控控制，使得每个中间工艺操作时间都很短，非常难操作，而本实施例中，由于在第二多晶硅层204上形成第一保护层206用作临时保护层，因而暂时阻止磷的二次析出，并保护晶圆，因而可使诸如关键尺寸测量、晶圆清洗等中间工艺操作的时间延长，示例性地可以10倍，因此使得制造操作很容易，降低了整体工艺的难度。

步骤A5：在所述第一保护层206上形成第二保护层207，如图2D所示。

第二保护层207用于对半导体衬底200进行最终保护，其厚度大于第一保护层，比如可以为

第二保护层207可以采用诸如氧化物、氮化物或二者的组合等结构，并可以通过诸如PVD、CVD、ALD或热氧化法形成。

在本发明实施例中，由于对第二多晶硅层204进行处理使其表面平整化，因而便于后续光刻胶层的形成或附着。并且由于在第二多晶硅层204形成第一保护层205做临时保护，可以阻止第二多晶硅层204中高浓度磷的二次析出，为后续的中间工艺和保护层赢得工艺时间，降低了工艺难度。并且在优选实施例中，本发明实施例的制造方法的多个步骤可以在同一机台内完成，因而效率较高

简言之，本发明实施例的半导体器件的制造方法，工艺兼容性高、难度低，效率高，且可以避免多晶硅层中高浓度磷析出形成凸起缺陷对后续工艺和器件性能的影响。

其中，图3示出了本发明实施例的半导体器件的制造方法的一种典型流程，主要包括：

在步骤S101中，提供半导体衬底，在所述半导体衬底上形成多晶硅层，所述多晶硅层为高掺杂多晶硅层，所述多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度；

在步骤S102中，通过去除一定厚度的所述多晶硅层，来使所述多晶硅层的表面平整化；

在步骤S103中，在所述多晶硅层上形成第一保护层；

在步骤S104中，对所述半导体衬底执行中间工艺操作；

在步骤S105中，在所述第一保护层上形成第二保护层。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，所述方法包括：

步骤S101：提供半导体衬底，在所述半导体衬底上形成多晶硅层，所述多晶硅层为高掺杂多晶硅层，所述高掺杂多晶硅层的高浓度掺杂元素析出导致凸起缺陷，所述多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度；

步骤S102：通过去除一定厚度的所述多晶硅层，来使所述多晶硅层的表面平整化；

步骤S103：在所述多晶硅层上形成第一保护层；

步骤S104：对所述半导体衬底执行中间工艺操作，所述中间工艺操作包括关键尺寸测量、晶圆清洗；

步骤S105：在所述第一保护层上形成第二保护层。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述多晶硅层数量为两层以上。

3.如权利要求2所述的半导体器件的制造方法，其特征在于，所述两层以上的多晶硅层中，最上层的多晶硅层的厚度大于该多晶硅层形成功能层所需要的厚度。

4.如权利要求2或3所述的半导体器件的制造方法，其特征在于，在所述步骤S102中，使所述两层以上的多晶硅层中，最上层的多晶硅层的表面平整化。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述步骤S102通过化学机械研磨完成。

6.如权利要求2或3所述的半导体器件的制造方法，其特征在于，在所述步骤S103中，在所述两层以上的多晶硅层中，在最上层的所述多晶硅层上形成所述第一保护层。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述步骤S103中通过臭氧处理所述多晶硅层以在所述多晶硅层表层形成氧化层，用作所述第一保护层。

8.如权利要求1、5、7之一所述的半导体器件的制造方法，其特征在于，所述步骤S102和步骤S103在同一机台内完成。

9.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第二保护层厚度大于所述第一保护层。

10.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底形成的是NAND器件。

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