DE102004060171B4 - Charge-trapping-Speicherzelle und deren Herstellungsverfahren - Google Patents

Charge-trapping-Speicherzelle und deren Herstellungsverfahren Download PDF

Info

Publication number
DE102004060171B4
DE102004060171B4 DE102004060171A DE102004060171A DE102004060171B4 DE 102004060171 B4 DE102004060171 B4 DE 102004060171B4 DE 102004060171 A DE102004060171 A DE 102004060171A DE 102004060171 A DE102004060171 A DE 102004060171A DE 102004060171 B4 DE102004060171 B4 DE 102004060171B4
Authority
DE
Germany
Prior art keywords
ribs
layer
mask
memory cell
fins
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE102004060171A
Other languages
English (en)
Other versions
DE102004060171A1 (de
Inventor
Wolfgang Roesner
Franz Dr. Hofmann
Michael Dr. Specht
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of DE102004060171A1 publication Critical patent/DE102004060171A1/de
Application granted granted Critical
Publication of DE102004060171B4 publication Critical patent/DE102004060171B4/de
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Abstract

Ladungsfangende Speicherzellenanordnung, die Folgendes umfasst:
ein Halbleitersubstrat (1), das eine Hauptfläche umfasst;
mehrere parallele Rippen (10), die als Bitleitungen vorgesehen und in einer Entfernung voneinander auf der Hauptfläche angeordnet sind, wobei die Rippen (10) eine seitliche Abmessung bezüglich der Hauptfläche von unter 30 nm umfassen und in mehrere disjunkte Paare von benachbarten ersten und zweiten Rippen unterteilt sind;
eine Speicherschichtsequenz (9), die für den Ladungsfang vorgesehen ist und auf Oberflächen der Rippen angeordnet ist;
mehrere parallele Wortleitungen (12), die in einer Entfernung voneinander über die Rippen hinweg angeordnet sind;
Source-/Draingebiete, die in den Rippen zwischen den Wortleitungen und an Enden der Rippen liegen;
Kontaktbereiche (11) der Source-/Draingebiete an den Enden der Rippen, wobei die Rippen eines der Paare sich die Kontaktbereiche gemeinsam teilen;
eine erste Mehrzahl von Wahltransistoren (14), die in den ersten Rippen der Paare von Rippen zwischen den mehreren Wortleitungen und...

Description

  • Die vorliegende Erfindung betrifft nichtflüchtige ladungsfangende Speicherbauelemente mit erhöhter Zellendichte und bevorzugte Herstellungsverfahren für solche Bauelemente.
  • Nichtflüchtige Speicherzellen, die elektrisch programmiert und gelöscht werden können, können als ladungsfangende Speicherzellen realisiert werden, die eine Speicherschichtsequenz aus dielektrischen Materialien umfassen, wobei eine Speicherschicht zwischen Begrenzungsschichten aus dielektrischem Material mit größerer Energiebandlücke als die Speicherschicht liegt. Die Speicherschichtsequenz ist zwischen einem Kanalgebiet in einem Halbleiterkörper und einer Gateelektrode angeordnet, die vorgesehen ist, um den Kanal mit Hilfe einer angelegten elektrischen Spannung zu steuern. Von einer Sourceelektrode zu einer Drainelektrode durch das Kanalgebiet sich bewegende Ladungsträger werden beschleunigt und gewinnen genug Energie, dass sie die untere Begrenzungsschicht durchdringen und in der Speicherschicht gefangen werden können. Alternativ ermöglicht das Anlegen einer hohen Gatespannung, dass sich Ladungsträger durch die untere Begrenzungsschicht hindurchtunneln und in der Speicherschicht gefangen werden. Die gefangenen Ladungsträger ändern die Schwellwertspannung der Zellentransistorstruktur. Verschiedene Programmierungszustände können durch Anlegen der entsprechenden Lesespannungen gelesen werden. Beispiele für ladungsfangende Speicherzellen sind die SONOS-Speicherzellen, bei denen jede Begrenzungsschicht ein Oxid und die Speicherschicht ein Nitrid des Halbleitermaterials, üblicherweise Silizium, ist.
  • Typische Anwendungen von Speicherprodukten erfordern eine stetige Miniaturisierung der Speicherzellen. Eine Reduzierung des Bereichs, der von einer individuellen Speicherzelle gefordert wird, erhält man durch Schrumpfen der Zellenstruktur oder durch eine Erhöhung der Anzahl von Bit, die in einer Speicherzellentransistorstruktur gespeichert werden kann.
  • In der DE 102 20 923 A1 ist eine ladungsfangende Speicherzellenanordnung beschrieben, bei der auf einer Hauptfläche eines Halbleitersubstrates mehrere parallele Rippen, die als Bitleitungen vorgesehen sind, im Abstand voneinander angeordnet sind. Auf der Oberfläche der Rippen ist eine Speicherschichtsequenz angeordnet, die für den Ladungseinfang vorgesehen ist. Mehrere parallele Wortleitungen sind im Abstand voneinander über die Rippen hinweg angeordnet. Source- und Draingebiete sind in den Rippen zwischen den Wortleitungen vorhanden und besitzen Kontaktbereiche an den Enden der Rippen.
  • In der Veröffentlichung von Suk-Kang Sung et al.: „Fabrication and Program/Erase Characteristics of 30-nm SONOS Nonvolatile Memory Devices" in IEEE Transactions of Nanotechnology 2, 258-264 (2003), wird die Herstellung von nichtflüchtigen SONOS-Speicherbauelementen beschrieben, die eine Prozesssequenz einer Seitenwandstrukturierungstechnik umfasst. Eine Schichtsequenz aus Silizium, Siliziumdioxid und Siliziumnitrid ist vorgesehen, und das Siliziumnitrid wird seitlich durch einen Ätzschritt begrenzt. Eine Schicht aus amorphem Silizium wird konform über der ganzen Oberfläche aufgebracht. Durch ein anisotropes Ätzen entsteht ein Seitenwandabstandshalter neben der Siliziumnitridschicht. Das Nitrid wird entfernt und der zurückbleibende Abstandshalter wird als eine Maske zum Strukturieren der Siliziumdioxidschicht verwendet. Die Siliziumdioxidstruktur wird dann zum Ätzen der Struktur in die Siliziumschicht verwendet. Diese Prozesssequenz wird auf die Herstellung von SONOS-Speicherbauelementen auf SOI-Substraten angewendet. Ein schmaler Siliziumkanal mit einer Breite von 30 nm wurde über die Seitenwandstrukturierungstechnik definiert. Eine Speicherschichtsequenz aus Oxid, Nitrid und Oxid wurde aufgebracht, und darauf wurde eine 100 nm dicke Polysiliziumschicht als Gatematerial abgeschieden. Die Gateelektrode wurde ebenfalls mit Hilfe der Seitenwandstrukturierungstechnik strukturiert.
  • In der Veröffentlichung von K.G. Anil et al.: „Layout Density Analysis of FinFETs" in Proceedings of the 33rd European Solid-State Device Research, S. 139-142, werden FinFETs mit entweder direkter Strukturierung oder Abstandshalterstrukturierung des aktiven Bereichs beschrieben. Die Abstandshalterlithographie wird insbesondere angewendet, um die effektive Bauelementbreite der FinFETs zu erhöhen. Es wird auch eine Optimierung des Seitenverhältnisses erörtert.
  • In der Veröffentlichung von M. Specht et al.: „Sub-40 nm tri-gate charge trapping nonvolatile memory cells for high-density applications" in VLSI, 2004 Symposium on VLSI Technology, S. 244-245, werden nichtflüchtige ladungsfangende Tri-Gate-Speicherzellen in einem NAND-Array beschrieben. Das Kanalgebiet liegt auf drei Seiten einer Siliziumrippe, die von einer Wortleitung überbrückt wird unter Ausbildung des Dreifachgates mit einer Länge im Bereich zwischen 30 nm und 80 nm.
    •
  • Aufgabe der vorliegenden Erfindung ist es, eine ladungsfangende Speicherzellenanordnung anzugeben, mit der eine erhöhte Zellendichte, insbesondere die Integration zweier Speichertransistoren innerhalb der kleinsten Lithographieabmessung, möglich ist. Außerdem soll ein zugehöriges Herstellungsverfahren angegeben werden.
  • Diese Aufgabe wird mit der ladungsfangenden Speicherzellenanordnung mit den Merkmalen des Anspruchs 1 beziehungsweise mit dem Verfahren mit den Merkmalen des Anspruchs 6 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.
  • Die ladungsfangende Speicherzelle gemäß der vorliegenden Erfindung umfasst ein Halbleitersubstrat mit einer Hauptfläche, die mehrere parallele Rippen trägt, die als Bitleitungen vorgesehen sind und in einer Entfernung von bis hinunter zu 40 nm voneinander angeordnet sind, wobei die Rippen eine seitliche Abmessung bezüglich der Hauptfläche von unter 30 nm aufweisen und in mehrere disjunkte Paare von benachbarten ersten und zweiten Rippen unterteilt sind. Eine Speicherschichtsequenz ist für den Ladungsfang vorgesehen und auf Oberflächen der Rippen angeordnet. Mehrere parallele Wortleitungen sind in einer Entfernung voneinander über die Rippen hinweg angeordnet, und Source-/Draingebiete liegen in den Rippen zwischen den Wortleitungen und an den Enden der Rippen. Es gibt Kontaktbereiche der Source-/Draingebiete an den Enden der Rippen, wobei die Rippen eines der Paare sich jeweils einen Kontaktbereich gemeinsam teilen. Eine erste Mehrzahl von Wahltransistoren liegt in den ersten Rippen zwischen den mehreren Wortleitungen und den Kontaktbereichen, und eine zweite Mehrzahl von Wahltransistoren liegt in den zweiten Rippen zwischen den mehreren Wortleitungen und den Kontaktbereichen. Wahlleitungen sind vorgesehen, die die erste Mehrzahl von Wahltransistoren verbinden, und weitere Wahlleitungen sind vorgesehen, die die zweite Mehrzahl von Wahltransistoren verbinden.
  • Bevorzugte Ausführungsformen umfassen erste und zweite Mehrzahlen von Wahltransistoren an beiden Enden der Rippen, wobei mindestens einige der Wahltransistoren normalerweise durchgeschaltete Transistoren sind. Es ist vorteilhaft, dass die Rippen in massivem Substratmaterial ausgebildet werden können. Die Kontaktbereiche liegen bevorzugt auf selbstjustierte Weise zwischen der ersten und zweiten Rippe des jeweiligen Paares von Rippen und sind durch die Rippen seitlich begrenzt.
  • Das Verfahren für die Herstellung einer ladungsfangenden Speicherzelle gemäß der Erfindung umfasst die folgenden Schritte: eine Hartmaskenschicht und eine Opferschicht werden auf eine Hauptfläche eines Halbleitersubstrats aufgebracht; eine Lackmaske, die parallele Streifen auf der Opferschicht bedeckt, wird ausgebildet; die Opferschicht wird mit Hilfe der Lackmaske geätzt, wobei Opferstreifen zurückbleiben, wonach die Lackmaske entfernt wird; eine Schicht aus Abstandshaltermaterial wird auf konforme Weise abgeschieden und zurückgeätzt zur Ausbildung von Seitenwandabstandshaltern auf seitlichen Seiten der Opferstreifen; eine weitere Lackmaske wird aufgebracht, um streifenartige Bereiche der Hauptfläche zu bedecken, die quer über die Opferstreifen verlaufen; die Opferstreifen werden entfernt mit Ausnahme von Teilen, die von der weiteren Lackmaske bedeckt sind, die dann entfernt wird; die Hartmaskenschicht wird unter Verwendung der Abstandshalter und verbleibender Teile der Opferstreifen als einer Maske geätzt; das Substrat wird dann mit Hilfe der Hartmaskenschicht als einer Maske zur Ausbildung von parallelen Rippen geätzt; ein dielektrisches Material wird in Räumen zwischen den Rippen abgeschieden und wird wie auch die Hartmaskenschicht von den Rippen entfernt; eine weitere Lackmaske, die Öffnungen in Bereichen von beabsichtigten Wahltransistoren umfasst, wird ausgebildet; eine Implantierung eines Dotierstoffs wird in diesen Bereichen gemäß einer gewünschten Schwellwertspannung der Wahltransistoren durchgeführt; eine Speicherschichtsequenz von dielektrischen Materialien, die für den Ladungseinfang vorgesehen ist, wird abgeschieden; und ein elektrisch leitendes Material wird abgeschieden und strukturiert, das für Wortleitungen vorgesehen ist, die quer über die Rippen verlaufen, und für Wahlleitungen über die Bereiche der Wahltransistoren.
    •
  • Es folgt eine genauere Beschreibung von Beispielen der Speicherzellenanordnung und Herstellungsverfahren anhand der beigefügten Figuren.
  • 1 zeigt eine schematische Draufsicht auf ein Speicherzellenarray gemäß der Erfindung.
  • 2 zeigt einen Querschnitt durch ein Zwischenprodukt eines besonders bevorzugten Herstellungsverfahrens.
  • 3 zeigt eine Draufsicht auf die Struktur der in dem entsprechenden Herstellungsschritt verwendeten Lackmaske.
  • 4 zeigt den Querschnitt nach 2 nach dem Aufbringen einer Schicht aus Abstandshaltermaterial.
  • 5 zeigt den Querschnitt nach 4 nach der Ausbildung von Abstandshaltern.
  • 6 zeigt die Draufsicht nach 1 nach der Ausbildung einer weiteren Lackmaske.
  • 7 zeigt eine schematische Draufsicht auf die Struktur der Rippen und Kontaktbereiche.
  • 8 zeigt die Draufsicht nach 7 nach dem Aufbringen einer weiteren Maske mit Öffnungen in den Bereichen der Wahltransistoren.
  • 9 zeigt den Querschnitt nach 5 nach der Herstellung der Wortleitungen.
  • 1 zeigt eine Draufsicht auf die Anordnung aus Wortleitungen und Bitleitungen und die Stellen der Speicherzellen. Die Speicherzellen befinden sich in Rippen 10, die parallel in einer Entfernung voneinander angeordnet sind. Die Entfernung beträgt hinunter bis zu 40 nm, so dass zwei Zellentransistoren den Bereich von nur 4 F2 belegen. Die Rippen sind als Wortleitungen vorgesehen und umfassen jeweils Wahltransistoren, so dass jede Speicherzelle individuell adressiert werden kann. 1 zeigt die Wahlleitungen 13, die zu den Wahltransistoren 14, 14' führen, die an den Enden der Rippen 10 angeordnet sind. Die Transistoren 14 sind normalerweise durchgeschaltete Wahltransistoren, die selbst dann einen Stromfluss durch den Kanal ermöglichen, wenn die Gatespannung Vg = 0. Die Transistoren 14' sind standardmäßige Wahltransistoren ohne Strom, wenn Vg = 0.
  • Zwischen den Wahlleitungen 13 befinden sich mehrere Wortleitungen 12 parallel zu den Wahlleitungen und zueinander, die vorgesehen sind, um die einzelnen Speichertransistoren zu adressieren. Die Kontaktbereiche 11 der Rippen 10 sind bevorzugt selbstjustiert zu den Rippen 10 angeordnet. Die extrem reduzierte Abmessung der Rippen wird mit Hilfe der Abstandshaltertechnologie gemäß den oben erwähnten Veröffentlichungen erzielt.
  • Die Merkmale der erfindungsgemäßen ladungsfangenden Speicherzellen werden weiter durch die Beschreibung eines besonders angepassten Herstellungsverfahrens erläutert. Dieser Prozess ist in den standardmäßigen CMOS-Prozess integriert, einschließlich der Herstellung des Substrats mit n-dotierten und p-dotierten Mulden. Gegebenenfalls sind STI (shallow trench isolations – flache Grabenisolierungen) ausgebildet.
  • 2 zeigt ein Substrat 1, das ein Halbleitervolumen ist, mit einer Hauptfläche, auf der eine Hartmaskenschicht 2, bevorzugt aus Siliziumnitrid, und eine Opferschicht 3, beispielsweise amorphes Silizium oder Polysilizium mit sehr kleinen Korndurchmessern, aufgebracht sind. Eine Lackmaske 4 ist auf der Opferschicht 3 ausgebildet und kann zu der durch gestrichelte Linien gezeigten Gestalt zugeschnitten werden.
  • 3 zeigt die Struktur der Lackmaske 4 in einer Draufsicht. Die gestrichelten Linien zeigen die Grenzen der Maskenöffnungen nach einem wahlweisen Zurechtschneiden des Lacks, um kleinere Lackstreifen zu erhalten. Die (zurechtgeschnittene) Lackmaske 4 wird zum Strukturieren der Opferschicht 3 verwendet. Die verbleibenden Teile der Opferschicht 3 sind Streifen mit den seitlichen Abmessungen, die durch die vertikalen gestrichelten Linien in 2 angegeben sind.
  • 4 zeigt einen Querschnitt nach 2 nach dem Aufbringen einer Schicht 50 aus Abstandshaltermaterial. Diese Schicht wird auf konforme Weise auf der ganzen Oberfläche abgeschieden, so dass ihre Dicke im Wesentlichen gleichförmig ist. Die gepunkteten Linien in 4 zeigen die Grenzen der beabsichtigten Seitenwandabstandshalter. Diese Abstandshalter werden auf die Weise hergestellt, die an sich durch ein anisotropes Ätzen in der vertikalen Richtung bekannt ist. Dieses anisotrope Ätzen reduziert gleichförmig die Dicke der Schicht 50 in der senkrecht zur Hauptfläche des Substrats 1 verlaufenden Richtung. Die Abschnitte der Schicht 50, die sich neben den Streifen der Opferschicht 3 befinden, weisen vergleichsweise größere vertikale Abmessungen auf, so dass nach dem Ätzen, das hinunter bis zur Oberfläche der Hartmaskenschicht 2 durchgeführt wird, nur Seitenwandabstandshalter der angedeuteten Gestalt zurückbleiben.
  • 5 zeigt den Querschnitt nach 4 nach dem anisotropen Ätzen der Abstandshalter 5. Die Abstandshalter 5 weisen eine Breite auf, die viel kleiner ist als eine entsprechende Abmessung, die man durch standardmäßige Lithographie erhält. Die Abstandshalter 5 werden dann als eine Maske verwendet, um Gräben in die Hartmaskenschicht 2 und das Substrat 1 zu ätzen, die mit gestrichelten Linien in dem Querschnitt von 5 angedeutet sind. Das verbleibende Halbleitermaterial zwischen den Gräben bildet die Rippen in dem Substrat 1. Das Abstandshaltermaterial ist bevorzugt Siliziumoxid. Wenn die Hartmaskenschicht Nitrid ist, können die Hartmaskenschicht und das Halbleitersubstrat selektiv zu dem Oxid der Abstandshalter 5 geätzt werden.
  • 6 zeigt eine schematische Draufsicht auf ein Zwischenprodukt, bevor die verbleibenden Teile der Opferschicht 3 entfernt werden. Eine weitere Lackmaske 6 wird auf die Fläche aufgebracht, die die für die Kontaktbereiche der Rippen vorgesehenen Gebiete bedeckt. Wenn die Opferschicht 3 zwischen den Abstandshaltern 5 entfernt wird, bleibt sie somit in den Bereichen zurück, die für die Kontaktbereiche vorgesehen sind. Nach dem Entfernen der Reste der Opferschicht 3 und der Hartmaskenschicht 2 wird die Oberfläche des Substrats 1 zu Rippen strukturiert, die parallel zueinander verlaufen und in einer Entfernung voneinander angeordnet sind, wobei disjunkte Paare von zwei benachbarten Rippen durch das Halbleitermaterial der Kontaktbereiche verbunden sind. Die Gräben zwischen den Rippen sind somit auf die Gebiete außerhalb der Kontaktbereiche begrenzt. Das Halbleitermaterial des Substrats 1 ist bis auf eine geeignete Tiefe dotiert worden, um separate elektrisch leitende Bitleitungen entlang der Rippen auszubilden. Deshalb kann jedes Paar von Rippen über den Kontaktbereich am Ende der beiden Rippen adressiert werden, die zu dem jeweiligen Paar gehören. Um ein separates Adressieren jeder Bitleitung zu ermöglichen, sind Wahltransistoren vorgesehen, die jede Bitleitung individuell schalten.
  • 7 zeigt die schematische Draufsicht nach 6 nach dem Ätzen der Gräben, um die Rippen 10 auszubilden, und dem Entfernen der weiteren Lackmaske 6, um die Kontaktbereiche 11 freizulegen, die die Gräben in der Längsrichtung begrenzen. Eine weitere Maske wird aufgebracht, die für die Herstellung der normalerweise durchgeschalteten Wahltransistoren vorgesehen ist.
  • Dies ist in 8 zu sehen, die die schematische Draufsicht nach 7 nach dem Aufbringen einer weiteren Lackmaske mit Öffnungen 7 in den Bereichen der beabsichtigten, normalerweise durchgeschalteten Wahltransistoren 14 zeigt. Der Rest der Rippen und die Kontaktbereiche sind von dieser Maske bedeckt; deshalb sind die Konturen der Rippen in 8 mit gestrichelten Linien als verborgene Konturen dargestellt worden. Diese weitere Maske wird dazu verwendet, eine für normalerweise durchgeschaltete Transistoren beabsichtigte Implantierung in den für die Wahltransistoren vorgesehenen Bereichen durchzuführen.
  • 9 zeigt einen Querschnitt nach 5 nach der Herstellung von Wortleitungen. Nach dem Ätzen der Gräben und dem Aufbringen der weiteren Lackmaske zum Implantieren der Wahltransistoren kann ein dielektrisches Material 8, beispielsweise eine Oxidschicht, in den Gräben abgeschieden und durch chemischmechanisches Polieren teilweise entfernt werden, so dass nur Bodenteile der Gräben mit dem dielektrischen Material gefüllt sind. Eine Speicherschichtsequenz 9 wird über der ganzen Oberfläche aufgebracht, und sie ist als ein Speicherungsmittel gedacht. Sie kann teilweise entfernt werden, ist aber zumindest über den Rippen vorgesehen. Diese Speicherschichtsequenz umfasst eine Speicherschicht aus einem dielektrischen Material, das sich für den Ladungsfang eignet. Die Speicherschicht ist zwischen einer oberen und unteren Grenzschicht oder Begrenzungsschichten mit einer größeren Energiebandbreite angeordnet. Die Speicherschichtsequenz kann eine Oxid-Nitrid-Oxid-Schichtsequenz sein.
  • Bevorzugt, aber wahlweise, wird eine Metallschicht 15 abgeschieden, um Gateleitungen mit einem niedrigen spezifischen Widerstand auszubilden, bei denen es sich um TaN handeln kann. Dann wird das Material der Wortleitungen 12 abgeschieden, bei dem es sich um Polysilizium handeln kann. Die Wortleitung 12 kann mit einer Silizidschicht 16 versehen werden, um den spezifischen elektrischen Widerstand zu reduzieren. Es ist möglich, dass die Metallschicht 15 sowie die Speicherschichtsequenz 9 nur 10 nm dick sind. wenn auch die Rippen 10 nm dick sind, kann das Speicherzellenarray mit einer Teilung von 40 nm realisiert werden. Bei dieser Ausführungsform beträgt die Entfernung der benachbarten Rippen 30 nm.
    • 1
    Substrat
    2
    Hartmaskenschicht
    3
    Opferschicht
    4
    Lackmaske
    5
    Abstandshalter
    6
    weitere Lackmaske
    7
    Öffnung
    8
    Dielektrisches Material
    9
    Speicherschichtsequenz
    10
    Rippe
    11
    Kontaktbereich
    12
    Wortleitung
    13
    Wahlleitung
    14
    Normalerweise durchgeschalteter Wahltransistor
    14'
    Standardmäßiger Wahltransistor
    15
    Metallschicht
    16
    Silizidschicht
    50
    Schicht aus Abstandshaltermaterial

Claims (9)

  1. Ladungsfangende Speicherzellenanordnung, die Folgendes umfasst: ein Halbleitersubstrat (1), das eine Hauptfläche umfasst; mehrere parallele Rippen (10), die als Bitleitungen vorgesehen und in einer Entfernung voneinander auf der Hauptfläche angeordnet sind, wobei die Rippen (10) eine seitliche Abmessung bezüglich der Hauptfläche von unter 30 nm umfassen und in mehrere disjunkte Paare von benachbarten ersten und zweiten Rippen unterteilt sind; eine Speicherschichtsequenz (9), die für den Ladungsfang vorgesehen ist und auf Oberflächen der Rippen angeordnet ist; mehrere parallele Wortleitungen (12), die in einer Entfernung voneinander über die Rippen hinweg angeordnet sind; Source-/Draingebiete, die in den Rippen zwischen den Wortleitungen und an Enden der Rippen liegen; Kontaktbereiche (11) der Source-/Draingebiete an den Enden der Rippen, wobei die Rippen eines der Paare sich die Kontaktbereiche gemeinsam teilen; eine erste Mehrzahl von Wahltransistoren (14), die in den ersten Rippen der Paare von Rippen zwischen den mehreren Wortleitungen und den Kontaktbereichen liegen; eine zweite Mehrzahl von Wahltransistoren (14), die in den zweiten Rippen der Paare von Rippen zwischen den mehreren Wortleitungen und den Kontaktbereichen liegen; und Wahlleitungen (13), die die erste Mehrzahl von Wahltransistoren bzw. die zweite Mehrzahl von Wahltransistoren verbinden.
  2. Ladungsfangende Speicherzellenanordnung nach Anspruch 1, bei der die erste und zweite Mehrzahl von Wahltransistoren (14) Wahltransistoren an beiden Enden der Rippen umfassen.
  3. Ladungsfangende Speicherzellenanordnung nach Anspruch 1 oder 2, bei der ein normalerweise durchgeschalteter Wahltransistor (14) für jede Rippe vorgesehen ist.
  4. Ladungsfangende Speicherzellenanordnung nach einem der Ansprüche 1 bis 3, bei der die Rippen in massivem Substratmaterial ausgebildet sind.
  5. Ladungsfangende Speicherzellenanordnung nach einem der Ansprüche 1 bis 4, bei der die Kontaktbereiche (11) auf selbstjustierte Weise zwischen der ersten und zweiten Rippe des jeweiligen Paares von Rippen liegen und durch die Rippen seitlich begrenzt sind.
  6. Verfahren zur Herstellung einer ladungsfangenden Speicherzellenanordnung, das Folgendes umfasst: Bereitstellen eines Halbleitersubstrats (1), das eine Hauptfläche umfasst; Aufbringen einer Hartmaskenschicht (2) und einer Opferschicht (3) auf der Hauptfläche; Ausbilden einer Lackmaske (4), die parallele Streifen auf der Opferschicht (3) bedeckt; Ätzen der Opferschicht (3) unter Verwendung der Lackmaske (4), wodurch Opferstreifen zurückbleiben; Entfernen der Lackmaske (4); Abscheiden einer Schicht aus Abstandshaltermaterial auf konforme Weise und Zurückätzen der Schicht zur Ausbildung von Seitenwandabstandshaltern (5) auf seitlichen Seiten der Opferstreifen; Aufbringen einer weiteren Lackmaske (6), um streifenartige Bereiche der Hauptfläche abzudecken, die sich über die Opferstreifen erstrecken; Entfernen der Opferstreifen mit Ausnahme von Teilen, die von der weiteren Lackmaske (6) bedeckt sind; Entfernen der weiteren Lackmaske (6); Ätzen der Hartmaskenschicht (2) unter Verwendung der Abstandshalter (5) und verbleibenden Teile der Opferstreifen als einer Maske; Ätzen des Halbleitersubstrats (1) unter Verwendung der Hartmaskenschicht (2) als einer Maske zum Ausbilden von parallelen Rippen (10); Abscheiden eines dielektrischen Materials (8) in Räumen zwischen den Rippen (10) und Entfernen des dielektrischen Materials und der Hartmaskenschicht von den Rippen; Ausbilden einer weiteren Lackmaske mit Öffnungen (7) in Bereichen von vorzusehenden Wahltransistoren; Durchführen einer Implantierung eines Dotierstoffs in den Bereichen gemäß einer gewünschten Schwellwertspannung der Wahltransistoren; Abscheiden einer Speicherschichtsequenz (9) aus dielektrischen Materialien, die für den Ladungseinfang vorgesehen ist; und Abscheiden und Strukturieren eines elektrisch leitenden Materials, das für Wortleitungen vorgesehen ist, die quer über die Rippen verlaufen, und für Wahlleitungen über die Bereiche der Wahltransistoren.
  7. Verfahren nach Anspruch 6, bei dem die Opferschicht (3) aus Polysilizium aufgebracht wird.
  8. Verfahren nach Anspruch 6 oder 7, bei dem vor dem Abscheiden des für Wortleitungen und Wahlleitungen vorgesehenen elektrisch leitenden Materials eine Metallschicht (15) auf der Speicherschichtsequenz (9) aufgebracht wird.
  9. Verfahren nach einem der Ansprüche 6 bis 8, bei dem die Implantierung des Dotierstoffs zur Ausbildung von normalerweise durchgeschalteten Transistoren erfolgt.
DE102004060171A 2004-11-30 2004-12-14 Charge-trapping-Speicherzelle und deren Herstellungsverfahren Expired - Fee Related DE102004060171B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/000,350 2004-11-30
US11/000,350 US7298004B2 (en) 2004-11-30 2004-11-30 Charge-trapping memory cell and method for production

Publications (2)

Publication Number Publication Date
DE102004060171A1 DE102004060171A1 (de) 2006-06-14
DE102004060171B4 true DE102004060171B4 (de) 2006-09-28

Family

ID=36500278

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102004060171A Expired - Fee Related DE102004060171B4 (de) 2004-11-30 2004-12-14 Charge-trapping-Speicherzelle und deren Herstellungsverfahren

Country Status (2)

Country Link
US (1) US7298004B2 (de)
DE (1) DE102004060171B4 (de)

Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923B4 (de) * 2002-05-10 2006-10-26 Infineon Technologies Ag Verfahren zur Herstellung eines nicht-flüchtigen Flash-Halbleiterspeichers
US7253650B2 (en) * 2004-05-25 2007-08-07 International Business Machines Corporation Increase productivity at wafer test using probe retest data analysis
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
US7655387B2 (en) * 2004-09-02 2010-02-02 Micron Technology, Inc. Method to align mask patterns
US7241683B2 (en) * 2005-03-08 2007-07-10 Lam Research Corporation Stabilized photoresist structure for etching process
US7491647B2 (en) * 2005-03-08 2009-02-17 Lam Research Corporation Etch with striation control
US7611944B2 (en) * 2005-03-28 2009-11-03 Micron Technology, Inc. Integrated circuit fabrication
US7091551B1 (en) * 2005-04-13 2006-08-15 International Business Machines Corporation Four-bit FinFET NVRAM memory device
US7429536B2 (en) * 2005-05-23 2008-09-30 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7468306B2 (en) * 2005-05-31 2008-12-23 Qimonds Ag Method of manufacturing a semiconductor device
US7560390B2 (en) * 2005-06-02 2009-07-14 Micron Technology, Inc. Multiple spacer steps for pitch multiplication
US7816262B2 (en) 2005-08-30 2010-10-19 Micron Technology, Inc. Method and algorithm for random half pitched interconnect layout with constant spacing
US7829262B2 (en) 2005-08-31 2010-11-09 Micron Technology, Inc. Method of forming pitch multipled contacts
US7393789B2 (en) 2005-09-01 2008-07-01 Micron Technology, Inc. Protective coating for planarization
US7759197B2 (en) * 2005-09-01 2010-07-20 Micron Technology, Inc. Method of forming isolated features using pitch multiplication
US7776744B2 (en) * 2005-09-01 2010-08-17 Micron Technology, Inc. Pitch multiplication spacers and methods of forming the same
US7572572B2 (en) * 2005-09-01 2009-08-11 Micron Technology, Inc. Methods for forming arrays of small, closely spaced features
US7928005B2 (en) * 2005-09-27 2011-04-19 Advanced Micro Devices, Inc. Method for forming narrow structures in a semiconductor device
US7842558B2 (en) 2006-03-02 2010-11-30 Micron Technology, Inc. Masking process for simultaneously patterning separate regions
US7902074B2 (en) 2006-04-07 2011-03-08 Micron Technology, Inc. Simplified pitch doubling process flow
US8003310B2 (en) 2006-04-24 2011-08-23 Micron Technology, Inc. Masking techniques and templates for dense semiconductor fabrication
US7488685B2 (en) 2006-04-25 2009-02-10 Micron Technology, Inc. Process for improving critical dimension uniformity of integrated circuit arrays
US7795149B2 (en) 2006-06-01 2010-09-14 Micron Technology, Inc. Masking techniques and contact imprint reticles for dense semiconductor fabrication
US7723009B2 (en) 2006-06-02 2010-05-25 Micron Technology, Inc. Topography based patterning
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
EP1892765A1 (de) * 2006-08-23 2008-02-27 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Verfahren zur Dotierung eines FIN-basierten Halbleiterbauelements
US7611980B2 (en) 2006-08-30 2009-11-03 Micron Technology, Inc. Single spacer process for multiplying pitch by a factor greater than two and related intermediate IC structures
US7666578B2 (en) 2006-09-14 2010-02-23 Micron Technology, Inc. Efficient pitch multiplication process
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US7851848B2 (en) * 2006-11-01 2010-12-14 Macronix International Co., Ltd. Cylindrical channel charge trapping devices with effectively high coupling ratios
KR101225641B1 (ko) * 2006-12-27 2013-01-24 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7855411B2 (en) * 2007-05-25 2010-12-21 Macronix International Co., Ltd. Memory cell
US7795088B2 (en) * 2007-05-25 2010-09-14 Macronix International Co., Ltd. Method for manufacturing memory cell
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US8563229B2 (en) * 2007-07-31 2013-10-22 Micron Technology, Inc. Process of semiconductor fabrication with mask overlay on pitch multiplied features and associated structures
US7737039B2 (en) 2007-11-01 2010-06-15 Micron Technology, Inc. Spacer process for on pitch contacts and related structures
US7659208B2 (en) 2007-12-06 2010-02-09 Micron Technology, Inc Method for forming high density patterns
US7790531B2 (en) 2007-12-18 2010-09-07 Micron Technology, Inc. Methods for isolating portions of a loop of pitch-multiplied material and related structures
US8030218B2 (en) 2008-03-21 2011-10-04 Micron Technology, Inc. Method for selectively modifying spacing between pitch multiplied structures
US7989307B2 (en) 2008-05-05 2011-08-02 Micron Technology, Inc. Methods of forming isolated active areas, trenches, and conductive lines in semiconductor structures and semiconductor structures including the same
US10151981B2 (en) * 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
US8076208B2 (en) * 2008-07-03 2011-12-13 Micron Technology, Inc. Method for forming transistor with high breakdown voltage using pitch multiplication technique
US8492282B2 (en) 2008-11-24 2013-07-23 Micron Technology, Inc. Methods of forming a masking pattern for integrated circuits
US8796155B2 (en) 2008-12-04 2014-08-05 Micron Technology, Inc. Methods of fabricating substrates
US8247302B2 (en) 2008-12-04 2012-08-21 Micron Technology, Inc. Methods of fabricating substrates
US8273634B2 (en) * 2008-12-04 2012-09-25 Micron Technology, Inc. Methods of fabricating substrates
US8860124B2 (en) * 2009-01-15 2014-10-14 Macronix International Co., Ltd. Depletion-mode charge-trapping flash device
US8268543B2 (en) 2009-03-23 2012-09-18 Micron Technology, Inc. Methods of forming patterns on substrates
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
US7972926B2 (en) * 2009-07-02 2011-07-05 Micron Technology, Inc. Methods of forming memory cells; and methods of forming vertical structures
US20110129991A1 (en) * 2009-12-02 2011-06-02 Kyle Armstrong Methods Of Patterning Materials, And Methods Of Forming Memory Cells
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8575032B2 (en) 2011-05-05 2013-11-05 Micron Technology, Inc. Methods of forming a pattern on a substrate
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
EP2831918A4 (de) * 2012-03-29 2015-11-18 Cypress Semiconductor Corp Verfahren zur ono-integration in eine logische cmos-strömung
JP6465791B2 (ja) * 2012-03-31 2019-02-06 サイプレス セミコンダクター コーポレーション 非揮発性電荷トラップメモリ装置及びロジックｃｍｏｓ装置の統合
US9012975B2 (en) * 2012-06-14 2015-04-21 United Microelectronics Corp. Field effect transistor and manufacturing method thereof
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
US8916924B2 (en) * 2012-12-28 2014-12-23 Macronix International Co., Ltd. Method for manufacturing semiconductor device using thin hard mask and structure manufactured by the same
US10431596B2 (en) 2017-08-28 2019-10-01 Sunrise Memory Corporation Staggered word line architecture for reduced disturb in 3-dimensional NOR memory arrays

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923A1 (de) * 2002-05-10 2003-11-27 Infineon Technologies Ag Nicht-flüchtiger Flash-Halbleiterspeicher und Herstellungsverfahren

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6137132A (en) * 1998-06-30 2000-10-24 Acer Semiconductor Manufacturing Inc. High density buried bit line flash EEPROM memory cell with a shallow trench floating gate
US7358121B2 (en) * 2002-08-23 2008-04-15 Intel Corporation Tri-gate devices and methods of fabrication
US7608882B2 (en) * 2003-08-11 2009-10-27 Macronix International Co., Ltd. Split-gate non-volatile memory

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10220923A1 (de) * 2002-05-10 2003-11-27 Infineon Technologies Ag Nicht-flüchtiger Flash-Halbleiterspeicher und Herstellungsverfahren

Non-Patent Citations (5)

* Cited by examiner, † Cited by third party
Title
K.G.Anil et al.: "Layout Density Analysis of FinFETs" in Proceedings of the 33rd European Solid-State Device Research, S. 139-142 *
M.Specht et al.: "Sub-40 nm tri-gate charge trapping nonvolatile memory cells for high-density applications" in VLSI, 2004 Symposium on VLSI Technology, S. 244-245, werden nichtflüchtige
M.Specht et al.: "Sub-40 nm tri-gate charge trapping nonvolatile memory cells for high-densityapplications" in VLSI, 2004 Symposium on VLSI Technology, S. 244-245, werden nichtflüchtige *
SUNG,S.-K., et al.: Fabrication and Program/ Erase Characteristics of 30-nm SONOS Nonvolatile Memory Devices. In: IEEE Trans. on Nanotechnology, Vol. 2, No. 4, Dec. 2003, S. 258-264
SUNG,S.-K., et al.: Fabrication and Program/ Erase Characteristics of 30-nm SONOS Nonvolatile Memory Devices. In: IEEE Trans. on Nanotechnology,Vol. 2, No. 4, Dec. 2003, S. 258-264 *

Also Published As

Publication number Publication date
US20060115978A1 (en) 2006-06-01
DE102004060171A1 (de) 2006-06-14
US7298004B2 (en) 2007-11-20

Similar Documents

Publication Publication Date Title
DE102004060171B4 (de) Charge-trapping-Speicherzelle und deren Herstellungsverfahren
EP1678767B1 (de) Verfahren zum herstellen eines vertikalen feldeffekttransistors
DE102005014507B4 (de) Halbleiterspeicher mit Ladungseinfangspeicherzellen und dessen Herstellungsverfahren
DE10129958B4 (de) Speicherzellenanordnung und Herstellungsverfahren
DE102006040584B4 (de) Halbleiterprodukt mit einer Vielzahl von leitfähigen Kontaktstrukturen und ein Verfahren zu dessen Herstellung
EP0783181A1 (de) Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung
DE102005012112A1 (de) Ladungsgfangendes Speicherbauelement und Verfahren zur Herstellung
DE102006005679A1 (de) Halbleiterbauelement mit einer Transistorstruktur und Verfahren zur Herstellung desselben
DE112005000665T5 (de) Ladungseinfangende Speicherzellenanordnung und Herstellungsverfahren
DE102006028954A1 (de) Speichereinrichtung und Verfahren zur Herstellung einer Speichereinrichtung
DE102005008058A1 (de) Verfahren zum Herstellen von Halbleiterspeicherbauelementen und integriertes Speicherbauelement
EP0946985B1 (de) Speicherzellenanordnung und verfahren zu deren herstellung
DE102005053509A1 (de) Verfahren zur Herstellung eines Halbleiterprodukts und Halbleiterprodukt
DE102005048197B3 (de) Halbleiterspeicherbauelement mit vergrabenen Bitleitungen und selbstjustierenden Bitleitungskontakten und dessen Herstellungsverfahren
EP1518277B1 (de) Verfahren zur herstellung eines nrom-speicherzellenfeldes
EP1514304B1 (de) Verfahren zur herstellung einer nrom-speicherzellenanordnung
EP1635395A2 (de) Charge-trapping-Halbleiterspeicherbauelement mit Ladungshaftstellen-Speicherzellen
EP1512179A1 (de) Verfahren zur herstellung von nrom-speicherzellen mit grabentransistoren
EP1623459B1 (de) Bitleitungsstruktur sowie verfahren zu deren herstellung
DE102005045636A1 (de) Halbleiterspeicherbauelement und Herstellungsverfahren
DE10241172B4 (de) Halbleiterspeicher mit vertikalen Speichertransistoren und Verfahren zu dessen Herstellung
EP1342270B1 (de) Flash-eeprom-speicheranordnung sowie dazugehöriges herstellungsverfahren
DE102006019122B4 (de) Verfahren zur Herstellung einer integrierten Speichervorrichtung mit vergrabenen Bitleitungen und integrierte Speichervorrichtung mit vergrabenen Bitleitungen
DE102006003392A1 (de) Nicht-flüchtige Speicherzellen und Verfahren zur Herstellung nicht-flüchtiger Speicherzellen
DE102005027713B4 (de) Halbleiterspeicherbauelement und Herstellungsverfahren

Legal Events

Date Code Title Description
ON Later submitted papers
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee