DE102006003392A1

DE102006003392A1 - Nicht-flüchtige Speicherzellen und Verfahren zur Herstellung nicht-flüchtiger Speicherzellen

Info

Publication number: DE102006003392A1
Application number: DE102006003392A
Authority: DE
Inventors: Wolfgang Dr. Rösner; Michael Dr. Specht; Franz Dr. Hofmann; Johannes Dr. Luyken
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2005-10-28
Filing date: 2006-01-24
Publication date: 2007-05-03
Also published as: US20070096198A1

Abstract

Die Erfindung betrifft nicht-flüchtige Speicherzellen. Ferner betrifft die Erfindung ein Verfahren zur Herstellung nichtflüchtiger Speicherzellen. Speicherzellen (5) werden auf einem Halbleiter-Wafer (2) gebildet, welcher ein vorspringendes Element (10) mit einer oberen Fläche (12) aufweist. Es wird ein Transistor gebildet, welcher einen ersten Bereich (30), einen zweiten Bereich (32) und einen dritten Bereich (34) aufweist. Der erste Bereich (30) beinhaltet einen ersten Anschlussbereich (26) und eine erste Ladungsfängerschicht (20) auf der oberen Fläche (12). Der zweite Bereich (32) beinhaltet einen zweiten Anschlussbereich (26') und eine zweite Ladungsfängerschicht (20') auf der oberen Fläche (12). Der dritte Bereich (34) weist eine Gateelektrode und eine nichtleitende Gateschicht (36) zumindest teilweise auf den Seitenwänden (40) des vorspringenden Elements (10) auf. Die Gateelektrode steht in Kontakt mit der ersten und der zweiten Ladungsfängerschicht.

Description

Die Erfindung betrifft nicht-flüchtige Speicherzellen. Außerdem betrifft die Erfindung ein Verfahren zur Herstellung nicht-flüchtiger Speicherzellen. Die Erfindung betrifft insbesondere das Gebiet der Permanentspeicher mit nichtflüchtigen Speicherzellen. Solche Speicherzellen können z.B. in einer Virtual-Ground-NOR-Architektur verwendet werden.
Bei der Herstellung integrierter Schaltungen zielt man darauf ab, die Größen der Elemente der hergestellten Komponenten ständig zu verringern. Die Verringerung der Merkmalsgrößen der hergestellten Komponenten kann durch Drucken von Elementen unter Anwendung eines lithographischen Bemusterungsverfahrens mit höheren Auflösungseigenschaften erreicht werden. Dieses Konzept vergrößert die Auflösungseigenschaften bei der Herstellung von Halbleitern. Es sind jedoch erhebliche Anstrengungen und Investitionen erforderlich, um Speicher mit den bestmöglichen Auflösungseigenschaften herzustellen. Auf der anderen Seite sind jedoch erhebliche Anstrengungen erforderlich, um Speicherzellen herzustellen, welche die geeigneten elektrischen Eigenschaften behalten, während man die strukturellen Dimensionen der Speicherzellen verkleinert.

In der Vergangenheit sind Anstrengungen unternommen worden, die Anzahl gespeicherter Bits je Speicherzelle zu vergrößern. Ein Beispiel bekannter Speicherzellen mit vergrabenen Bitleitungen und einer Virtual-Ground-NOR-Architektur ist beschrieben in dem Artikel: „NROM: A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell", Boaz Eitan u.a., IEEE Electron Device Letters, Bd. 21, Nr. 11, November 2000, S. 543–545.

Um die einzelnen Source/Drain-Gebiete der verschiedenen Speicherzellen zu verbinden, kann eine metallische Verbindungsschicht zur Herstellung von lokale Verbindungen zwischen den Speicherzellen verwendet werden. Dies ist zum Beispiel in der Druckschrift J.Willer u.a., „110 nm NROM Technology for Code and Data Flash Products", IEEE Digest of Technical Papers, 2004 Symposium on VLSI Technology, S. 76–77 beschrieben.

Das Problem, welches in diesem Zusammenhang entsteht, ist, dass weitere Vorkehrungen getroffen werden müssen und sich als Folge der Nutzungsgrad verringert. Dementsprechend verringert sich der Vorteil der kleineren Speicherzellen, für welche höhere Verfahrenskosten toleriert werden müssen.

Aufgabe der Erfindung ist es, oben genannte Probleme zu überwinden, um eine weitere Skalierung nicht-flüchtiger Speicherstellen zu ermöglichen.

Diese Aufgabe wird in einem ersten Aspekt erfindungsgemäß durch eine nicht-flüchtige Speicherzelle gelöst, die folgendes umfasst
einen Halbleiter-Wafer, wobei der Halbleiter-Wafer ein halbleitendes Substrat aufweist, welches so strukturiert ist, dass es mindestens ein vorspringendes Element mit einer oberen Fläche bildet; und
einen Transistor, welcher innerhalb des halbleitenden Substrats ausgebildet ist, wobei der Transistor einen ersten Bereich, einen zweiten Bereich und einen dritten Bereich um fasst, wobei der erste Bereich einen ersten Anschlussbereich und eine erste Ladungsfängerschicht umfasst, welche auf der oberen Fläche des vorspringenden Elements angeordnet ist, der zweite Bereich einen zweiten Anschlussbereich und eine zweite Ladungsfängerschicht umfasst, welche auf der oberen Fläche des vorspringenden Elements angeordnet ist, und der dritte Bereich eine Gateelektrode und eine nichtleitende Gateschicht aufweist, welche zumindest teilweise auf Seitenwänden des vorspringenden Elements angeordnet ist, wobei die Gateelektrode die erste Ladungsfängerschicht und die zweite Ladungsfängerschicht überlagert.

Die Aufgabe wird erfindungsgemäß auch in einem zweiten Aspekt mit einem Verfahren zur Herstellung einer nicht-flüchtige Speicherzelle gelöst, das die folgende Schritte umfasst:

– Bereitstellen eines Halbleiter-Wafers, der ein halbleitendes Substrat aufweist;
– vollflächiges Abscheiden einer Ladungsfängerschicht auf der Oberseite des Substrats;
– Abscheiden einer Maskierungsschicht auf der Ladungsfängerschicht;
– Strukturieren der Maskierungsschicht um Strukturelemente der Maskierungsschicht auf der Ladungsfängerschicht zu bilden, die parallel zueinander in einem bestimmten Abstand ausgerichtet werden;
– Entfernen der Ladungsfängerschicht zwischen den Strukturelementen der Maskierungsschicht;
– Ätzen des Substrats, um Einsenkungen zwischen den Strukturelementen der Maskierungsschicht zu bilden, die vertikale Seitenwände und eine untere Fläche aufweisen, so dass Rippen als vorspringende Elemente gebildet werden, die eine obere Fläche aufweisen;
– Aufbringen einer nichtleitenden Schicht auf der unteren Fläche zwischen den vorspringenden Elementen, wobei die nichtleitende Schicht in einem Bereich zwischen der unteren Fläche und einer Oberseite der vorspringenden Elemente gebildet wird;
– teilweises Entfernen der Strukturelemente der Maskierungsschicht in Bereichen oberhalb der oberen Flächen der vorspringenden Elemente, wobei diese Bereiche eine Orientierung aufweisen, die senkrecht zur Orientierung der vorspringenden Elemente ausgerichtet wird;
– Dünnen der nichtleitenden Schicht, so dass die nichtleitende Schicht eine Dicke aufweist, die kleiner ist als die Höhe der vorspringenden Elemente;
– Aufbringen einer nichtleitenden Deckschicht oberhalb der nichtleitenden Schicht, wobei die nichtleitende Deckschicht geeignet ist, eine nichtleitende Gateschicht zu bilden;
– Aufbringen einer leitfähigen Schicht auf der nichtleitenden Deckschicht, um eine Gateleitung zu definieren, die senkrecht zur Orientierung der vorspringenden Elemente ausgerichtet wird;
– Entfernen der Strukturelemente der Maskierungsschicht;
– teilweises Entfernen der nichtleitenden Deckschicht auf der Ladungsfängerschicht;
– Aufbringen einer weiteren leitfähigen Schicht auf den Seitenwänden der Gateleitungen;
– Strukturieren der Ladungsfängerschicht, wobei die weitere leitfähige Schicht und die Gateleitungen als Maske verwendet werden;
– Aufbringen einer nichtleitenden Abstandhalterschicht auf den Seitenwänden der weiteren leitfähigen Schicht und der Gateleitungen; und
– Implantieren von Source/Drain-Gebieten auf den oberen Flächen der vorspringenden Elemente, wobei die nichtleitenden Abstandhalterschicht als Maske verwendet wird.

Die Aufgabe der Erfindung wird auch in einem weiteren Aspekt mit einem Verfahren zur Herstellung einer nicht-flüchtige Speicherzelle gelöst, umfassend folgende Schritte:

– Bereitstellen eines Halbleiter-Wafers, der ein halbleitendes Substrat aufweist;
– vollflächiges Abscheiden einer Ladungsfängerschicht auf der Oberseite des Substrats;
– Abscheiden einer Maskierungsschicht auf der Ladungsfängerschicht;
– Strukturieren der Maskierungsschicht, um Strukturelemente der Maskierungsschicht auf der Ladungsfängerschicht zu bil den, die parallel zueinander in einem bestimmten Abstand ausgerichtet werden;
– Entfernen der Ladungsfängerschicht zwischen den Strukturelementen der Maskierungsschicht;
– Ätzen des Substrats, um Einsenkungen zwischen den Strukturelementen der Maskierungsschicht zu bilden, die vertikale Seitenwände und eine untere Fläche aufweisen, so dass vorspringende Elemente gebildet werden, die eine obere Fläche aufweisen;
– Aufbringen einer nichtleitenden Schicht auf der unteren Fläche zwischen den vorspringenden Elementen, wobei die nichtleitende Schicht in einem Bereich zwischen der unteren Fläche und einer Oberseite der vorspringenden Elemente gebildet wird;
– Entfernen der Strukturelemente der Maskierungsschicht;
– vollflächiges Aufbringen einer weiteren Maskierungsschicht auf dem Halbleiter-Wafer;
– Auftragen einer Photolackschicht auf der weiteren Maskierungsschicht;
– Strukturtieren der Photolackschicht, so dass Öffnungen oberhalb der vorspringenden Elemente in der Photolackschicht gebildet werden;
– Ätzen der Ladungsfängerschicht und der weiteren Maskierungsschicht, wobei die strukturierte Photolackschicht als Maske verwendet wird;
– Entfernen der strukturierten Photolackschicht;
– Ätzen der nichtleitenden Schicht und der vorspringenden Elemente dergestalt, dass die nichtleitende Schicht eine Dicke aufweist, die kleiner ist als die Höhe der vorspringenden Elemente, und dass innerhalb der vorspringenden Elemente eine Kerbe gebildet wird, die von der oberen Seite der vorspringenden Elemente bis zur Oberseite der nichtleitenden Schicht reicht;
– Aufbringen einer nichtleitenden Deckschicht auf den Seitenflächen und Bodenflächen der Kerbe und auf den Seitenflächen der strukturierten Ladungsfängerschicht;
– Aufbringen einer leitfähigen Schicht auf der nichtleitenden Deckschicht, um eine Gateleitung zu definieren, die senkrecht zur Orientierung der vorspringenden Elemente ausgerichtet wird;
– Entfernen der strukturierten weiteren Maskierungsschicht;
– Aufbringen einer weiteren leitfähigen Schicht auf den Seitenwänden der Gateleitungen;
– Strukturieren der Ladungsfängerschicht, wobei die weitere leitfähige Schicht und die Gateleitungen als Maske verwendet werden;
– Aufbringen einer weiteren nichtleitenden Deckschicht auf dem Halbleiterwafer; und
– Implantieren von Source/Drain-Gebieten auf den oberen Flächen der vorspringenden Elemente außerhalb der Gateleitungen und der weiteren leitfähigen Schicht.

In den verschiedenen Aspekten der Erfindung werden nichtflüchtige Speicherzellen und Verfahren zur Herstellung nichtflüchtiger Speicherzellen geschaffen, welche maßstäblich auf kleinere strukturelle Dimensionen verkleinert werden können. Aufgrund der erfindungsgemäße Vorgehensweise wird ein Transistor auf der Oberseite eines vorspringenden Elements verwendet, dessen Gatebereich sich entweder über die Seitenwände oder einer Kerbe des vorspringenden Elements erstreckt. Demgemäß sind diese nicht-flüchtige Speicherzellen weniger durchschlagsempfindlich belegen dabei nur eine kleine Fläche auf dem Halbleiterwafer.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.

Die Erfindung wird nun anhand der beigefügten Zeichnung näher erläutert. In der Zeichnung zeigen:
1 eine Vielzahl von Speicherzellen gemäß einer Ausführungsform der Erfindung in einer Draufsicht schematisch darstellt;
2A eine Speicherzelle gemäß einer Ausführungsform der Erfindung in einer perspektivischen Seitenansicht schematisch darstellt;
2B eine Speicherzelle gemäß einer Ausführungsform der Erfindung in einer weiteren perspektivischen Seitenansicht schematisch darstellt;
2C ein Diagramm des Sourcestroms gegen die Drainspannung zeigt, wenn man eine Speicherzelle gemäß einer Ausführungsform der Erfindung verwendet;
3A eine Speicherzelle gemäß einer weiteren Ausführungsform der Erfindung in einer perspektivischen Seitenansicht schematisch darstellt;
3B eine Speicherzelle gemäß einer weiteren Ausführungsform der Erfindung in einer weiteren perspektivischen Seitenansicht schematisch darstellt;
3C ein Diagramm des Sourcestroms gegen die Drainspannung zeigt, wenn man eine Speicherzelle gemäß einer weiteren Ausführungsform der Erfindung verwendet;
4A bis 4T eine Speicherzelle in einer Seitenansicht schematisch darstellen, wenn man die Verfahrensschritte gemäß einer Ausführungsform der Erfindung durchführt; und
5A bis 5E eine Speicherzelle in einer Seitenansicht schematisch darstellen, wenn man die Verfahrensschritte gemäß einer Ausführungsform der Erfindung durchführt.
Im Folgenden werden die Ausführungsformen des Verfahrens zur Herstellung nicht-flüchtiger Speicherzellen und der nichtflüchtigen Speicherzellen mit Bezug auf NROM-Speicher beschrieben, welche eine Vielzahl von nicht-flüchtigen Speicherzellen aufweisen.
In 1 ist eine allgemeine Anordnung nicht-flüchtiger Speicherzellen in einer Draufsicht dargestellt. Die Darstellung in 1 dient dabei lediglich als Veranschaulichung der Herstellung nicht-flüchtiger Speicherzellen, d.h. die einzelnen Komponenten, welche in 1 dargestellt sind, sind nicht maßstabsgetreu.
Die gestapelten nicht-flüchtigen Speicherzellen sind auf einem Halbleiter-Wafer 2 angeordnet, welcher ein Substrat 4 aufweist. Im Einzelnen sind die Speicherzellen 5 auf vorspringenden Elementen 10 angeordnet, welche auf dem Substrat 4 ausgebildet sind. In 1 sind drei vorspringende Elemente 10 dargestellt, welche im Wesentlichen parallel zueinander angeordnet sind. Vorzugsweise weisen die vorspringenden Elemente 10 eine Höhe von etwa 200 nm oder weniger auf. Sie sind beispielsweise mit einem Abstand von etwa 200 nm oder weniger voneinander angeordnet, obwohl auch andere Höhen und Abstände möglich sind. In einer senkrechten Richtung zu der Ausrichtung der vorspringenden Elemente 10 sind Wortleitungen 14 angeordnet, welche als Auswahlleitungen zur Auswahl einer bestimmten Speicherzelle 5 dienen. Wie in 1 dargestellt, sind drei Wortleitungen 14 oben auf den drei vorspringenden Elementen 10 angeordnet. Der Fachmann weiß jedoch, dass ein Permanentspeicher viel mehr Speicherzellen umfasst, um einen 512-MB-, einen 1-GB- oder einen noch größeren Speicher zu bilden.
Die Wortleitungen 14 können mit einer Ausleseschaltung (nicht dargestellt) verbunden sein, wodurch ermöglicht wird, dass einzelne Speicherzellen durch einen externen Schaltungsblock ausgewählt und ausgelesen werden. Da dieser Bereich der Schaltung kein Bereich der Erfindung ist, wird er nicht im Detail erörtert. Es sollte jedoch erwähnt werden, dass ein externer Schaltungsblock für die Auslese dem Fachmann bekannt ist.
Wie in 1 dargestellt, ist die Speicherzelle auf dem Halbleiter-Wafer 2 mit dem halbleitenden Substrat 4 angeordnet. Auf den vorspringenden Elementen 10 ist eine strukturierte Ladungsfängerschicht 20 ausgebildet. Die Wortleitungen 14 weisen Seitenwände auf, welche von einer leitfähigen Schicht und einer Oxid-Abstandhalterschicht (in 1 nicht dargestellt) bedeckt sind. Die leitfähige Schicht, auch als Seitenwand-Abstandhalter bezeichnet und in 1 mit der Bezugsziffer 24 gekennzeichnet, bedeckt die strukturierte Ladungsfängerschicht 20. Auf den vorspringenden Elementen 10 sind Source/Drain-Gebiete 26 außerhalb der Wortleitung 14 und der Oxid-Abstandhalterschicht neben der strukturierten Ladungsfängerschicht 20 ausgebildet.
Die resultierende Speicherzelle 5 weist zwei Source/Drain-Gebiete 26 auf, welche ferner mit der Wortleitung 14 verbunden sind. Die Ladungsfängerschicht 20, d.h. ein Oxid/-Nitrid/Oxid- oder Aluminiumnitrid-Schichtstapel, liefert die nicht-flüchtigen Speichereigenschaften. Die Ladungsfängerschicht 20 ist an den Kreuzungsgebieten der Wortleitungen 14 und dem aktiven Bereich, also unterhalb des Seitenwand-Abstandhalters 24, angeordnet.
In 2A ist eine erste Ausführungsform der Speicherzelle 5 dargestellt. 2A zeigt die nicht-flüchtige Speicherzelle 5 in einer perspektivischen Seitenansicht. Um das erfinderische Konzept gemäß dieser Ausführungsform zu veranschaulichen, ist nur eine teilweise fertig gestellte Speicherzelle dargestellt.
Die Speicherzelle 5 ist auf dem Halbleiter-Wafer angeordnet, welcher das halbleitende Substrat 4 enthält. Das halbleitende Substrat ist so strukturiert, dass es das vorspringende Element 10 ausbildet. Das vorspringende Element 10 weist eine obere Fläche 12 auf, welche in 2A als im Wesentlichen planar dargestellt ist.
Der Transistor der Speicherzelle 5 ist innerhalb des vorspringenden Elements 10 ausgebildet. Der Transistor kann schematisch in einen ersten Bereich 30, einen zweiten Bereich 32 und einen dritten Bereich 34 unterteilt werden.
Der erste Bereich 30 des Transistors enthält einen ersten Anschlussbereich, welcher das erste Source/Drain-Gebiet 26 bildet. Außerdem enthält der erste Bereich 30 eine erste Ladungsfängerschicht 20, die auf der oberen Fläche 12 des vorspringenden Elements 10 angeordnet ist, benachbart zu dem ersten Anschlussbereich oder diesen teilweise überlappend.
Der zweite Bereich 32 des Transistors enthält einen zweiten Anschlussbereich, welcher das zweite Source/Drain-Gebiet 26' bildet. Außerdem enthält der zweite Bereich 32 eine zweite Ladungsfängerschicht 20', die auf der oberen Fläche 12 des vorspringenden Elements 10 angeordnet ist, benachbart zu dem zweiten Anschlussbereich oder diesen teilweise überlappend. Der zweite Bereich 32 ist so ausgerichtet, dass die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' sich gegenüberliegen, Der erste Bereich 30 und der zweite Bereich 32 sind mit einem bestimmten Abstand auf dem vorspringenden Element 10 angeordnet, so dass sie zwischen sich eine Lücke lassen.
Der dritte Bereich 34 ist in der Lücke zwischen dem ersten Bereich 30 und dem zweiten Bereich 32 angeordnet. Der dritte Bereich 34 des Transistors enthält eine nichtleitende Gateschicht 36. Die nichtleitende Gateschicht ist auf den Seitenwänden 40 des vorspringenden Elements 10 und der oberen Fläche 12 des vorspringenden Elements 10 angeordnet. Über der nichtleitenden Gateschicht 36 kann eine Gateelektrode angeordnet sein, welche mit der ersten Ladungsfängerschicht 20 und der zweiten Ladungsfängerschicht 20' verbinden kann.
Wie in 2A dargestellt, ist das vorspringende Element als eine Rippe ausgestaltet, welche senkrecht zu der Fläche des Halbleiterwafers 2 angeordnet ist. Das vorspringende Element weist im Wesentlichen vertikale Seitenwände 40 auf. Das vorspringende Element 10 oder die Rippe weist eine Dicke 42 entlang der oberen Fläche 12 auf, welche üblicherweise durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung während der Herstellung definiert ist. Bei Anwendung beispielsweise eines isotropen Ätzschrittes zur Herstellung der Rippe kann die Dicke 42 weniger als die minimale Auflösung F betragen, zum Beispiel etwa die Hälfte der minimalen Auflösung F.
Wahlweise (in 2A nicht dargestellt) kann auf der planaren oberen Fläche 12 eine dritte Ladungsfängerschicht innerhalb des dritten Bereichs 34 angeordnet sein und somit eine durchgehende Ladungsfängerschicht vom ersten Anschlussbereich 26 bis zum zweiten Anschlussbereich 26' bilden.
Dementsprechend wird innerhalb des halbleitenden Substrats 4 ein FinFET gebildet (wobei FinFET die Abkürzung für „Field Effect Transistor on a Fin", „Feldeffekttransistor auf einer Rippe", ist). Der FinFET-Transistor ist an die erste Ladungs fängerschicht 20 und die zweite Ladungsfängerschicht 20' angeschlossen und bietet somit nicht-flüchtige Speichereigenschaften.
Wie in 2B dargestellt, enthält der erste Bereich 30 des Transistors einen ersten Gatebereich 14'. Der zweite Bereich 32 enthält einen zweiten Gatebereich 14''. Sowohl der erste Gatebereich 14' als auch der zweite Gatebereich 14'' sind Teil der Wortleitung 14. Vorzugsweise überlagert die Wortleitung zusammen mit dem ersten Gatebereich 14' und dem zweiten Gatebereich 14'' die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20'.
Während des Programmierens werden entweder in die erste Ladungsfängerschicht 20 oder in die zweite Ladungsfängerschicht 20' heiße Elektronen injiziert. Da die nichtleitende Gateschicht 36 sich unter die obere Fläche 12 des vorspringenden Elements 10 erstreckt, wird die elektrische Strecke zwischen dem ersten Anschlussbereich 26 und dem zweiten Anschlussbereich 26' vergrößert, womit das Durchschlagen reduziert wird.
In 2C ist ein Simulationsergebnis dargestellt, welches den reduzierten Durchschlageffekt unterstreicht. In 2B ist ein FinFET-Transistor simuliert, welcher eine Rippe mit einer Dicke von 20 nm, einer Gatelänge (also der Abmessung des dritten Bereichs entlang der Rippe) von 50 nm und einer Seitenwandhöhe der Rippe von 125 nm aufweist. Als ein Ergebnis ist für eine feste Gatespannung von 0 V der Sourcestrom gegen die Drainspannung aufgezeichnet. Wie aus 2C ersichtlich ist, bleibt der Durchschlagstrom unterhalb 10^–10 μA.
In 3A ist eine zweite Ausführungsform der Speicherzelle 5 dargestellt. 3A zeigt die nicht-flüchtige Speicher zelle 10 in einer perspektivischen Seitenansicht. Wiederum ist nur eine teilgefertigte Speicherzelle dargestellt, um das erfinderische Konzept gemäß der zweiten Ausführungsform zu veranschaulichen.
Die Speicherzelle 5 ist auf dem Halbleiter-Wafer angeordnet, welcher das halbleitende Substrat 4 enthält. Das halbleitende Substrat 4 ist wiederum so strukturiert, dass es das vorspringende Element 10 ausbildet, welches die z.B. im Wesentlichen ebene obere Fläche 12 aufweist.
Wie in 3A dargestellt, ist das vorspringende Element 10 senkrecht zu der Fläche des halbleitenden Wafers 2 angeordnet. Das vorspringende Element 10 weist im wesentlichen vertikale Seitenwände 40 auf. Das vorspringende Element 10 weist eine Dicke 42 entlang der oberen Fläche 12 auf, welche üblicherweise durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung während der Herstellung definiert ist.
Der Transistor der Speicherzelle ist innerhalb des vorspringenden Elements 10 ausgebildet. Wiederum kann der Transistor in den ersten Bereich 30, den zweiten Bereich 32 und den dritten Bereich 34 unterteilt werden.
Der erste Bereich 30 des Transistors enthält den ersten Anschlussbereich 26, welcher das erste Source/Drain-Gebiet bildet. Außerdem enthält der erste Bereich 30 die erste Ladungsfängerschicht 20, welche auf der oberen Fläche 12 des vorspringenden Elements 10 angeordnet ist, benachbart zu dem ersten Anschlussbereich 26 oder diesen teilweise überlappend.
Der zweite Bereich 32 des Transistors enthält den zweiten Anschlussbereich 26', welcher das zweite Source/Drain-Gebiet bildet. Außerdem enthält der zweite Bereich 32 die zweite Ladungsfängerschicht 20', welche auf der oberen Fläche 12 des vorspringenden Elements 10 angeordnet ist, benachbart zu dem zweiten Anschlussbereich 26' oder diesen teilweise überlappend. Der zweite Bereich 32 ist so ausgerichtet, dass die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' sich gegenüberliegen. Der erste Bereich 30 und der zweite Bereich 32 sind mit einem bestimmten Abstand auf dem vorspringenden Element 10 angeordnet, so dass sie zwischen sich eine Lücke lassen.
Der dritte Bereich 34 ist in der Lücke zwischen dem ersten Bereich 30 und dem zweiten Bereich 32 angeordnet.
Der dritte Bereich 34 des Transistors enthält die nichtleitende Gateschicht 36. Wiederum ist die nichtleitende Gateschicht 36 auf den Seitenwänden 44 des vorspringenden Elements 10 angeordnet, wobei die Seitenwände in dieser Ausführungsform durch eine Kerbe 46 in dem vorspringenden Element 10 gebildet werden.
Wie in 3A dargestellt, enthält das vorspringende Element 10 ferner die Kerbe 46, d.h. ein Gebiet mit vollständig entferntem halbleitenden Substrat 5, welches von der oberen Fläche 12 bis zu einer bestimmten Tiefe reicht. Die Kerbe 46 ist innerhalb des dritten Bereichs 34 des Transistors zwischen der ersten strukturierten Ladungsfängerschicht 20 und der zweiten strukturierten Ladungsfängerschicht 20' angeordnet.
Die nichtleitende Gateschicht 36 ist auf den Seitenwänden 44 der Kerbe 46 und auf der unteren Fläche 48 der Kerbe 46 angeordnet. Die nichtleitende Gateschicht 36 ist durch die Gateelektrode (in 3A nicht dargestellt) bedeckt. Die Gateelektrode kann die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' steuern.
Wie in 3A dargestellt, weist die Kerbe 46 des vorspringenden Elements 10 untere 48 und seitliche Flächen 44 auf, welche im Wesentlichen senkrecht zueinander verlaufen. Es ist jedoch auch möglich, die Kerbe 46 mit abgerundeten Eckbereichen zwischen der unteren Fläche und den Seitenflächen anzuordnen.
Im Ergebnis wird innerhalb des halbleitenden Substrats 4 ein u-förmiger oder U-Transistor gebildet. Der U-Transistor ist an die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' angeschlossen und bietet somit nichtflüchtige Speichereigenschaften.
Wie in 3B dargestellt, enthält der erste Bereich 30 des Transistors einen ersten Gatebereich 14'. Der zweite Bereich 32 enthält einen zweiten Gatebereich 14''. Sowohl der erste Gatebereich 14' als auch der zweite Gatebereich 14'' sind Bereich der Wortleitung 14. Vorzugsweise überlagert die Wortleitung zusammen mit dem ersten Gatebereich 14' und dem zweiten Gatebereich 14'' die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20'.
Wie oben erörtert, werden während der Programmierung heiße Elektronen entweder in die erste Ladungsfängerschicht 20 oder in die zweite Ladungsfängerschicht 20' injiziert. Da die nichtleitende Gateschicht 36 sich unter die obere Fläche 12 des vorspringenden Elements 10 erstreckt, wird die elektrische Strecke zwischen dem ersten Anschlussbereich 26 und dem zweiten Anschlussbereich 26' vergrößert, womit das Durchschlagen reduziert wird.
In 3C ist ein Simulationsergebnis dargestellt, welches den reduzierten Durchschlageffekt unterstreicht. In 3B ist die Simulation eines U-Transistor gezeigt, welcher eine Kerbe mit einer Breite von 40 nm und einer Tiefe von 120 nm aufweist. Das Ergebnis ist für eine feste Gatespannung von 0 V der Sourcestrom gegen die Drainspannung aufgezeichnet. Wie aus 3C ersichtlich ist, bleibt der Durchschlagstrom unterhalb 10^–9 μA.
Im Folgenden wird ein Verfahren zur Herstellung der Speicherzelle gemäß der ersten Ausführungsform beschrieben. In den folgenden Verfahrensschritten werden ferner auch mögliche Materialien für die einzelnen Komponenten und entsprechende geometrische Eigenschaften dargestellt.
Beziehend nun auf 4A und 4B wird ein Verfahren zur Bildung nicht-flüchtiger Speicherzellen veranschaulicht.
In 4A ist der Halbleiter-Wafer 2 in einer Seitenansicht dargestellt. Die Seitenansicht der 4A (und auch jeder der folgenden 4C, 4E, 4G bis 45) sind Seitenansichten entlang der Ebene senkrecht zu der Fläche des Halbleiter-Wafers 2. Diese Querschnittsansicht folgt der in 1 so eingezeichneten Linie A bis A'.
In 4B ist der Halbleiter-Wafer 2 in einer Seitenansicht dargestellt. Die Seitenansicht der 4B (und auch die der folgenden 4D, 4F, 4H bis 4T) sind Seitenansichten entlang der Ebene senkrecht zu der Fläche des Halbleiter-Wafers 2 und zu der Ebene der 4A. Diese Querschnittsansicht folgt der in 1 so eingezeichneten Linie B bis B'.
Der Halbleiter-Wafer 2 enthält das halbleitende Substrat 4. Als ein Beispiel wird der Halbleiter-Wafer 2 als Silizium-Wafer bereitgestellt, welcher als halbleitendes Substrat 4 ein p-dotiertes Siliziumsubstrat aufweist.
Wie in 4A und 4B dargestellt, wird die Verarbeitung durch das gleichförmige Aufbringen einer Ladungsfängerschicht 20 auf den Halbleiter-Wafer 2 fortgesetzt. Als ein Beispiel umfasst das Aufbringen der Ladungsfängerschicht 20 das Bilden eines Oxid/Nitrid/Oxid-Schichtstapels. Der Oxid/Nitrid/Oxid-Schichtstapel kann eine Dicke 22 von weniger als etwa 50 nm, vorzugsweise in einem Bereich zwischen etwa 5 nm und 30 nm, aufweisen.
In einem nächsten Schritt wird eine Maskenschicht 50 auf die Oberseite der Ladungsfängerschicht 20 aufgebracht. Als ein Beispiel kann der Schritt des Aufbringens der Maskenschicht 50 auf die Oberseite 52 der Ladungsfängerschicht 20 durch das Aufbringen einer Siliziumnitridschicht vollzogen werden. Im Allgemeinen sollte die Maskenschicht 50 im Vergleich zu den Materialien des halbleitenden Substrats 4 und der Ladungsfängerschicht 20 eine hohe Ätzbeständigkeit aufweisen.
In einem nächsten Schritt wird die Maskenschicht 50 lithographisch strukturiert, um auf der Maskenschicht 50 auf der Oberfläche 52 der Ladungsfängerschicht 20 Strukturelemente 54 zu bilden.
Die Strukturierung der Maskenschicht 50 umfasst das Aufbringen einer Photolackschicht auf die Fläche der Maskenschicht 50 und das lithographische Strukturierung der Photolackschicht, um eine strukturierte Photolackschicht zu bilden. Nach dem Entfernen der Maskenschicht 50 außerhalb der strukturierten Photolackschicht durch Ätzen kann die strukturierte Photolackschicht entfernt werden.
Beziehend nun auf 4C und 4D werden die Strukturelemente 54 der Maskenschicht 50 als Ätzmaske verwendet, um das halbleitende Substrat 4 des Halbleiter-Wafers 2 zu ätzen, Dieser Ätzschritt wird an der strukturierten Maskenschicht 50 selektiv mittels eines anisotropen Ätzschrittes durchgeführt.
Als ein Ergebnis werden in dem Halbleiter-Wafer 2 zwischen den Strukturelementen 54 der Maskenschicht 50 Einsenkungen 56 gebildet, wie in 4C dargestellt. Jede der Einsenkungen 56 besitzt eine untere Fläche 58. Der Halbleiter-Wafer 2 wird bis zu einer Tiefe 60 geätzt, welche sich in das halbleitende Substrat 4 erstreckt. Dementsprechend werden Rippen oder vorspringende Elemente 10 definiert, welche aus dem halbleitenden Substrat 4 bestehen, wie in 4C dargestellt.
Zusammenfassend werden durch das Ätzen des Halbleiter-Wafers 2 Einsenkungen 56 erzeugt, und in einer Ausführungsform der Erfindung werden von dem halbleitenden Substrat 4 entsprechende vorspringende Rippen 10 gebildet. Die Breite 66 der Einsenkungen 56 und die Breite 42 der entsprechenden Rippen 10 werden durch den lithographischen Musterungsschritt der Maskenschicht 50 definiert. Dementsprechend wird die Größe der Rippe 10 vorzugsweise durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung definiert, welche zum lithographischen Strukturieren der Maskenschicht 50 verwendet wird.
Es ist jedoch auch denkbar, die entsprechenden Rippen 10 kleiner als die minimale Auflösung F der photolithographischen Projektionsvorrichtung auszubilden, z.B. durch Ausführen eines isotropen Ätzschrittes, durch welchen die Strukturelemente 54 noch dünner gemacht werden. In der Richtung entlang des vorspringenden Elements 10 bedeckt die Maskenschicht 50 immer noch die Oberseite des vorspringenden Elements 10. Dementsprechend bleibt 4D im Vergleich zu 4B unverändert.
Der nächste Verfahrensschritt ist nun unter Bezugnahme auf 4E und 4F dargestellt. Eine nichtleitende Schicht 70 wird auf die untere Fläche 58 der Einsenkungen 56 aufgebracht. Das Aufbringen der nichtleitenden Schicht 70 auf die untere Fläche 58 der Einsenkungen 56 kann in folgender Weise durchgeführt werden. Zuerst wird die nichtleitende Schicht 70 als Siliziumdioxidschicht gleichförmig aufgebracht. Die nichtleitende Schicht 70 bedeckt die Einsenkungen 56 und die Strukturelemente 54 der Maskenschicht 50.
In einem chemisch-mechanischen Polierschritt wird die nichtleitende Schicht 70 von der Oberseite der Hartmaske 50 entfernt. In der Richtung entlang des vorspringenden Elements 10 schützt die Maskenschicht 50 immer noch die Oberseite des vorspringenden Elements 10. Dementsprechend bleibt 4E im Vergleich zu 4B vorzugsweise unverändert.
Beziehend nun auf 4G und 4H sind die Strukturelemente 54 der Maskenschicht 50 teilweise entfernt, zum Beispiel in einem weiteren lithographischen Strukturierungsschritt unter Verwendung einer weiteren strukturierten Photolackschicht (in 4G und 4H nicht dargestellt).
Wahlweise kann die weitere strukturierte Photolackschicht als Implantationsmaske zum Einstellen der elektrischen Eigenschaften des Transistors der Speicherzelle 5 verwendet werden.
Unter Verwendung der weiteren strukturierten Photolackschicht werden die Maskenschicht 50 und die Ladungsfängerschicht 20 im dritten Bereich 34 der Speicherzelle entfernt, d.h. in den Bereichen oberhalb der oberen Fläche 12 der vorspringenden Elemente 10. Diese Bereiche sind im Wesentlichen senkrecht zu der Ausrichtung der vorspringenden Elemente 10 angeordnet, wie in 4G und 4H dargestellt.
Unter Bezugnahme auf 4I und 4J ist die nichtleitende Schicht in der Dicke reduziert, um unterhalb der oberen Fläche 12 des vorspringenden Elements angeordnet zu werden. Die nichtleitende Schicht 70 in der Einsenkung 56 dient später als Isolierung. Als ein Ergebnis ist die nichtleitende Schicht 70 bis zu einer Dicke 72 auf der Fläche 58 der unteren Fläche ausgespart. Der Schritt des Aussparens der nichtleitenden Schicht 30 kann beispielsweise durch Ätzen ausgeführt werden.
Beziehend nun auf 4K und 4L ist eine nichtleitende Deckschicht 74 ausgebildet. Die nichtleitende Deckschicht 74 ist in dem Gebiet oberhalb der oberen Fläche 12 der vorspringenden Elemente 10 ausgebildet. Innerhalb des dritten Bereichs 34 bildet die nichtleitende Deckschicht 74 die nichtleitende Gateschicht 36 auf der planaren oberen Fläche 12 und den Seitenwänden 40 des vorspringenden Elements 10, siehe auch 2A. Außerdem bedeckt die nichtleitende Deckschicht 74 die Seitenwände der Strukturelemente 54 und der strukturierten Ladungsfängerschicht 20, wie in 4L dargestellt.
Die Bildung der nichtleitenden Deckschicht 74 kann das Oxidieren des Substrates 4 umfassen, um die Siliziumdioxid-Deckschicht zu erzeugen. Als eine Alternative kann das Siliziumdioxid auch durch eine Reaktion von N₂O und Dichlorsilan (SiH₂Cl₂) gebildet werden, bekannt als Hochtemperaturoxidation (HTO). Die Eigenschaften dieses Siliziumdioxids sind vergleichbar mit dem thermischen Oxidationsverfahren. Das bevorzugte HTO-Verfahren verbraucht jedoch nicht das Siliziumsubstrat 4.
Beziehend nun auf 4M und 4N ist eine leitfähige Schicht 80 auf der nichtleitenden Schicht 74 ausgebildet. Die leitfähige Schicht 80 definiert vorzugsweise eine Gateleitung oder Wortleitung 14, welche im Wesentlichen senkrecht zu dem vorspringenden Element 10 angeordnet ist. Die leitfähige Schicht 80 wird nach dem Aufbringen unter Anwendung eines CMP-Verfahrens strukturiert.
Um die Leitfähigkeit der Wortleitungen 14 zu verbessern, kann auf den Schritt des Aufbringens einer leitfähigen Schicht 80 das gleichförmige Aufbringen einer metallhaltigen Schicht auf die Oberfläche der leitfähigen Schicht 80 (in 4M nicht dargestellt) folgen. Die metallhaltige Schicht umfasst z.B. Wolfram oder Wolframsilizid.
Wie in 4O und 4P dargestellt, werden die Strukturelemente 54 der Maskenschicht 50 entfernt, z.B. durch Ausführen eines Nassätzschrittes. Nach diesem Verfahrensschritt ist die Ladungsfängerschicht freigelegt. Während dieses Verfahrens schrittes kann der Bereich der nichtleitenden Schicht 74, der sich über die Fläche der Ladungsfängerschicht hinaus erstreckt, ebenfalls entfernt werden. Als Ergebnis isoliert die nichtleitende Schicht 74, die auch als ein Gate-Nichtleiter 36 dient, die Wortleitung 14, welche durch die leitfähige Schicht 70 gebildet wird.
Außerdem wird eine weitere leitfähige Schicht auf die Seitenwände der Wortleitung 14 oberhalb der Ladungsfängerschicht 20 aufgebracht. Die weitere leitfähige Schicht dient als Seitenwand-Abstandhalter 24, wie in 1 dargestellt. Die weitere leitfähige Schicht kann gleichförmig aufgebracht werden und danach unter Verwendung einer geeigneten Lackmaske lithographisch strukturiert werden, um den Seitenwand-Abstandhalter 24 zu bilden.
Die nichtleitende Abstandhalterschicht kann als eine Polysiliziumschicht ausgebildet sein, welche durch ein Spacer-Verfahren strukturiert ist. Der Seitenwand-Abstandhalter 24 definiert den ersten Gatebereich 14' und den zweiten Gatebereich 14'', welche die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' überlagern, wie in 2B dargestellt.
Beziehend nun auf 4Q und 4R wird die Ladungsfängerschicht unter Verwendung des Seitenwand-Abstandhalters 24, welcher durch die weitere leitfähige Schicht und die Gateleitungen als Maske ausgebildet ist, strukturiert.
Beziehend nun auf 4S und 4T wird eine nichtleitende Abstandhalterschicht 78 auf die Seitenwände des Seitenwand-Abstandhalters 24 und der strukturierten Ladungsfängerschicht 20 aufgebracht, z.B. als eine Siliziumdioxidschicht, welche unter Verwendung einer Photolackmaske lithographisch strukturiert worden ist.
In einem nächsten Schritt werden die Source/Drain-Gebiete für den FinFET durch Implantieren der Fläche 12 der Rippen 10 definiert, wie in 4S und 4T dargestellt.
In weiteren Verarbeitungsschritten werden metallische Verbindungsleitungen aufgebracht, wie auf dem Fachgebiet bekannt ist. Die Verarbeitungsschritte beinhalten das Aufbringen weiterer nichtleitender Schichten, das Ätzen von Kontaktlöchern und das Anbringen der Verbindungsleitungen.
Im Folgenden wird ein Verfahren zu Herstellung der Speicherzelle gemäß der zweiten Ausführungsform beschrieben. In den folgenden Verfahrensschritten werden ferner auch mögliche Materialien für die einzelnen Komponenten und entsprechende geometrische Eigenschaften dargestellt.
Beziehend nun auf 5A wird ein Verfahren zur Bildung einer nicht-flüchtigen Speicherzelle veranschaulicht.
In 5A ist der Halbleiter-Wafer 2 in einer Seitenansicht dargestellt. Die Seitenansicht der 5A (und auch die der folgenden 5B bis 5E) sind Seitenansichten entlang der Ebene senkrecht zu der Fläche des Halbleiter-Wafers 2. Die Querschnittsansicht folgt der in 1 so bezeichneten Linie B bis B'.
Da das meiste der Verarbeitung in der Richtung A bis A' dem ähnelt, was mit Bezug auf die 4 beschrieben worden ist, ist die Ansicht entlang dieser Linien aus Gründen der Einfachheit weggelassen worden. Dementsprechend bezieht sich die folgende Beschreibung dort, wo es angebracht ist, ebenso auf die Beschreibung der 4A bis 4T.
Der Halbleiter-Wafer 2 enthält das halbleitende Substrat 4. Als ein Beispiel wird der Halbleiter-Wafer 2 als Silizium-Wafer bereitgestellt, welcher als halbleitendes Substrat 4 ein p-dotiertes Siliziumsubstrat umfasst.
Wie in 5A dargestellt, wird die Verarbeitung mit dem gleichförmigen Aufbringen einer Ladungsfängerschicht 20 auf den Halbleiter-Wafer 2 fortgesetzt. Als ein Beispiel beinhaltet das Aufbringen der Ladungsfängerschicht 20 die Ausbildung eines Oxid/Nitrid/Oxid-Schichtstapels. Der Oxid/Nitrid/Oxid-Schichtstapel kann eine Dicke 22 von weniger als 50 nm, vorzugsweise in einem Bereich zwischen etwa 5 nm und 30 nm, aufweisen.
In einem nächsten Schritt wird eine Maskenschicht auf die Oberfläche der Ladungsfängerschicht 20 aufgebracht. Als ein Beispiel kann der Schritt des Aufbringens der Maskenschicht 50 auf die Oberfläche 52 der Ladungsfängerschicht 20 das Aufbringen einer Siliziumnitridschicht umfassen. Im Allgemeinen sollte die Maskenschicht 50 im Vergleich zu den Materialien des halbleitenden Substrats 4 und der Ladungsfängerschicht 20 eine hohe Ätzbeständigkeit aufweisen.
In einem nächsten Schritt wird die Maskenschicht 50 lithographisch strukturiert, um die Strukturelemente 54 der Maskenschicht 50 auf der Oberfläche 52 der Ladungsfängerschicht 20 zu bilden. In einem ersten Schritt werden die Strukturelemente 54 der Maskenschicht 50 verwendet, um die vorspringenden Elemente 10 (in 5A nicht dargestellt) zu bilden, welche nach dem Aufbringen des Oxids und einem CMP-Verfahren die Grabenisolierung (Shallow Trench Isolation, STI) bilden.
Als Nächstes werden die Strukturelemente 54 der Maskenschicht 50 entfernt, zum Beispiel im Nassätzschritt. Eine weitere Maskenschicht 50' wird auf die Oberfläche der Ladungsfängerschicht 20 aufgebracht. Als ein Beispiel kann der Schritt des Aufbringens der weiteren Maskenschicht 50' auf der Oberfläche 52 der Ladungsfängerschicht 20 das Aufbringen einer Siliziumnitridschicht umfassen. Die weitere Maskenschicht 50' wird lithographisch strukturiert, um weitere Strukturelemente 54' zu bilden.
Die weiteren Strukturelemente 54' der weiteren Maskenschicht 50' werden als Ätzmaske verwendet, um die vorspringenden Elemente zu ätzen. Dieser Ätzschritt wird an der strukturierten Maskenschicht 50 selektiv durch Ausführen eines anisotropen Ätzschrittes durchgeführt.
Als ein Ergebnis werden in den vorspringenden Elementen des Halbleiter-Wafers 2 zwischen den Strukturelemente 54 der Maskenschicht 50 Einsenkungen 46 gebildet, wie in 5B dargestellt. Jede der Einsenkungen 46 besitzt eine untere Fläche 48 und Seitenwände 44. Zusammenfassend werden durch das Ätzen des Halbleiter-Wafers 2 vorzugsweise Einsenkungen 46 innerhalb der entsprechenden vorspringenden Elemente 10 erzeugt, welche aus dem halbleitenden Substrat 4 gebildet werden.
Ähnlich wie bei der ersten Ausführungsform wird eine nichtleitende Schicht 70 auf die untere Fläche 58 zwischen den vorspringenden Elementen 10 aufgebracht und ausgespart, um Grabenisolierungen zu bilden.
Unter Verwendung einer strukturierten Photolackschicht wird die weitere Maskenschicht 50' im dritten Bereich 34 der Speicherzelle entfernt, d.h, in den Bereichen oberhalb der oberen Fläche 12 der vorspringenden Elemente 10. Diese Bereiche sind im Wesentlichen senkrecht zu der Ausrichtung der vorspringenden Elemente 10 angeordnet.
Wahlweise kann die weitere strukturierte Photolackschicht als Implantationsmaske zum Einstellender elektrischen Eigenschaften des Transistors der Speicherzelle 5 verwendet werden.
Beziehend nun auf 5C ist eine nichtleitende Deckschicht ausgebildet. Die nichtleitende Deckschicht ist auf den Seitenwänden 44 und der unteren Fläche 48 der Einsenkungen 46 der vorspringenden Elemente 10 angeordnet. Innerhalb des dritten Bereichs 34 bildet die nichtleitende Deckschicht die nichtleitende Gateschicht 36, siehe auch 3A.
Als Nächstes wird auf der nichtleitenden Gateschicht 36 eine leitfähige Schicht 80 gebildet. Die leitfähige Schicht 80 definiert eine Gateleitung oder Wortleitung 14, welche im Wesentlichen senkrecht zu dem vorspringenden Element 10 angeordnet ist.
Um die Leitfähigkeit der Wortleitungen 14 zu verbessern, kann auf den Schritt des Aufbringens einer leitfähigen Schicht 80 das gleichförmige Aufbringen einer metallhaltigen Schicht 80' auf die Oberfläche der leitfähigen Schicht 80 folgen. Die metallhaltige Schicht 80' umfasst z.B. Wolfram oder Wolframsilizid. Die metallhaltige Schicht 80' und die leitfähige Schicht 80 werden im Folgenden gemeinsam als Wortleitung 14 bezeichnet.
Wie in 5D dargestellt, werden die weiteren Strukturelemente 54 der weiteren Maskenschicht 50 entfernt, z.B. durch Ausführen eines Nassätzschrittes. Nach diesem Verfahrensschritt wird eine weitere leitfähige Schicht auf die Seitenwände der Wortleitung 14 oberhalb der Ladungsfängerschicht 20 aufgebracht.
Die weitere leitfähige Schicht dient als Seitenwand-Abstandhalter 24, wie in 1 dargestellt. Die weitere leitfähige Schicht kann gleichförmig aufgebracht werden und danach unter Verwendung einer geeigneten Lackmaske lithographisch strukturiert werden, um den Seitenwand-Abstandhalter 24 zu bilden. Die nichtleitende Abstandhalterschicht kann als eine Polysiliziumschicht durch ein Abstandhalter-Ätzverfahren ausgebildet sein.
Der Seitenwand-Abstandhalter 24 definiert den ersten Gatebereich 14' und den zweiten Gatebereich 14'', welche die erste Ladungsfängerschicht 20 und die zweite Ladungsfängerschicht 20' überlagern, wie in 3B dargestellt.
Als Nächstes wird die Ladungsfängerschicht unter Verwendung des Seitenwand-Abstandhalters 24, welcher durch die weitere leitfähige Schicht und die Wortleitung 14 als Maske ausgebildet ist, strukturiert.
Beziehend nun auf 5E wird eine weitere nichtleitende Deckschicht 88 auf den Halbleiter-Wafer 2 aufgebracht, und in einem nächsten Schritt werden die Source/Drain-Gebiete 26 für den Transistor durch Implantieren der Fläche 12 der Rippen 10 definiert, wie in 4S und 4T dargestellt.
In weiteren Verarbeitungsschritten werden metallische Verbindungsleitungen aufgebracht, wie auf dem Fachgebiet bekannt ist. Die Verarbeitungsschritte beinhalten das Aufbringen weiterer nichtleitender Schichten, das Ätzen von Kontaktlöchern und das Anbringen der Verbindungsleitungen.

2: Halbleiter-Wafer
4: Substrat
5: Speicherzellen
10: vorspringende Elemente
12: obere Fläche
14: Wortleitungen
14': ersten Gatebereich
14'': zweiten Gatebereich
20: Ladungsfängerschicht
20': Ladungsfängerschicht
20'': Ladungsfängerschicht
22: Dicke der Ladungsfängerschicht
24: Seitenwand-Abstandhalter
26: Source/Drain-Gebiet
26': Source/Drain-Gebiet
30: erster Bereich
32: zweiter Bereich
34: dritter Bereich
36: nichtleitende Gateschicht
40: Seitenwände
42: Dicke des vorspringenden Elements
44: weitere Seitenwände
46: Einsenkung
48: untere Fläche
50: Maskenschicht
50': weitere Maskenschicht
52: Oberseite
54: Strukturelemente
54': Strukturelemente
56: Einsenkung
58: untere Fläche
60: Kerbe
66: Breite
70: nichtleitende Schicht
72: Dicke
74: nichtleitende Deckschicht
78: nichtleitende Abstandhalterschicht
80: leitfähige Schicht
80': metallhaltige Schicht
88: nichtleitende Deckschicht

Claims

Nicht-flüchtige Speicherzelle, umfassend: einen Halbleiter-Wafer (2), wobei der Halbleiter-Wafer (2) ein halbleitendes Substrat (4) aufweist, welches so strukturiert ist, dass es mindestens ein vorspringendes Element (10) mit einer oberen Fläche (12) bildet; und einen Transistor, welcher innerhalb des halbleitenden Substrats (4) ausgebildet ist, wobei der Transistor einen ersten Bereich (30), einen zweiten Bereich (32) und einen dritten Bereich (34) umfasst, wobei der erste Bereich (30) einen ersten Anschlussbereich (26) und eine erste Ladungsfängerschicht (20) umfasst, welche auf der oberen Fläche (12) des vorspringenden Elements (10) angeordnet ist, der zweite Bereich (32) einen zweiten Anschlussbereich (26') und eine zweite Ladungsfängerschicht (20') umfasst, welche auf der oberen Fläche (12) des vorspringenden Elements (10) angeordnet ist, und der dritte Bereich (34) eine Gateelektrode und eine nichtleitende Gateschicht (36) aufweist, welche zumindest teilweise auf Seitenwänden (40) des vorspringenden Elements (10) angeordnet ist, wobei die Gateelektrode die erste Ladungsfängerschicht (20) und die zweite Ladungsfängerschicht (20') überlagert.
Speicherzelle nach Anspruch 1, wobei das vorspringende Element (10) ferner eine Einsenkung (46) umfasst, welche von der oberen Fläche (12) innerhalb des dritten Bereichs (34) des Transistors reicht, um die Seitenwände (40) zu bilden.
Speicherzelle nach Anspruch 2, wobei die Einsenkung (46) innerhalb des vorspringenden Elements (10) von der nichtleitenden Gateschicht (36) bedeckt ist.
Speicherzelle nach Anspruch 3, wobei die nichtleitende Gateschicht (36) von der Gateelektrode bedeckt ist.
Speicherzelle nach Anspruch 4, wobei die Einsenkung (46) innerhalb des vorspringenden Elements (10) eine untere Fläche (48) und seitliche Flächen (44) im Wesentlichen senkrecht zu der unteren Fläche (48) aufweist.
Speicherzelle nach Anspruch 5, wobei die Einsenkung (46) abgerundete Eckbereiche zwischen der unteren Fläche (48) und den seitlichen Flächen (44) umfasst.
Speicherzelle nach Anspruch 1, wobei das vorspringende Element (10) eine Rippe senkrecht zu der Fläche des halbleitenden Wafers (2) umfasst, wobei die Rippe im Wesentlichen vertikale Seitenwände (40) aufweist und eine Dicke (42) entlang der oberen Fläche (12), welche durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung definiert ist.
Speicherzelle nach Anspruch 7, wobei die Dicke (42) entlang der oberen Fläche (12) geringer ist als die minimale Auflösung F.
Speicherzelle nach Anspruch 7, wobei die Dicke (42) entlang der oberen Fläche (12) etwa die Hälfte der minimalen Auflösung F beträgt.
Speicherzelle nach Anspruch 1, wobei die nichtleitende Gateschicht (36) auf den im Wesentlichen vertikalen Seitenwänden des vorspringenden Elements (10) und auf der oberen Fläche (12) innerhalb des dritten Bereichs (36) ausgebildet ist.
Speicherzelle nach Anspruch 10, wobei auf der oberen Fläche (12) des vorspringenden Elements (10) innerhalb des dritten Bereichs (34) eine dritte Ladungsfängerschicht (20'') ausgebildet ist.
Verfahren zur Herstellung einer nicht-flüchtige Speicherzelle, umfassend folgende Schritte: – Bereitstellen eines Halbleiter-Wafers (2), der ein halbleitendes Substrat (4) aufweist; – vollflächiges Abscheiden einer Ladungsfängerschicht (20) auf der Oberseite des Substrats (4); – Abscheiden einer Maskierungsschicht (50) auf der Ladungsfängerschicht (20); – Strukturieren der Maskierungsschicht (50), um Strukturelemente (54) der Maskierungsschicht (50) auf der Ladungsfängerschicht (20) zu bilden, die parallel zueinander in einem bestimmten Abstand ausgerichtet werden; – Entfernen der Ladungsfängerschicht (20) zwischen den Strukturelementen (54) der Maskierungsschicht (50); – Ätzen des Substrats (4), um Einsenkungen (56) zwischen den Strukturelementen (54) der Maskierungsschicht (50) zu bilden, die vertikale Seitenwände und eine untere Fläche (48) aufweisen, so dass Rippen als vorspringende Elemente (10) gebildet werden, die eine obere Fläche (12) aufweisen; – Aufbringen einer nichtleitenden Schicht (70) auf der unteren Fläche (48) zwischen den vorspringenden Elementen (10), wobei die nichtleitende Schicht (70) in einem Bereich zwi schen der unteren Fläche (48) und einer Oberseite der vorspringenden Elemente (10) gebildet wird; – teilweises Entfernen der Strukturelemente (54) der Maskierungsschicht (50) in Bereichen oberhalb der oberen Flächen (12) der vorspringenden Elemente (10), wobei diese Bereiche eine Orientierung aufweisen, die senkrecht zur Orientierung der vorspringenden Elemente (10) ausgerichtet wird; – Dünnen der nichtleitenden Schicht (70), so dass die nichtleitende Schicht (70) eine Dicke (72) aufweist, die kleiner ist als die Höhe der vorspringenden Elemente (10); – Aufbringen einer nichtleitenden Deckschicht (74) oberhalb der nichtleitenden Schicht (70), wobei die nichtleitende Deckschicht (74) geeignet ist, eine nichtleitende Gateschicht (36) zu bilden; – Aufbringen einer leitfähigen Schicht (80) auf der nichtleitenden Deckschicht (74), um eine Gateleitung zu definieren, die senkrecht zur Orientierung der vorspringenden Elemente (10) ausgerichtet wird; – Entfernen der Strukturelemente (54) der Maskierungsschicht (50); – teilweises Entfernen der nichtleitenden Deckschicht (74) auf der Ladungsfängerschicht (20); – Aufbringen einer weiteren leitfähigen Schicht auf den Seitenwänden der Gateleitungen; – Strukturieren der Ladungsfängerschicht (20), wobei die weitere leitfähige Schicht und die Gateleitungen als Maske verwendet werden; – Aufbringen einer nichtleitenden Abstandhalterschicht (78) auf den Seitenwänden der weiteren leitfähigen Schicht und der Gateleitungen; und – Implantieren von Source/Drain-Gebieten (26, 26') auf den oberen Flächen (12) der vorspringenden Elemente (10), wobei die nichtleitenden Abstandhalterschicht (78) als Maske verwendet wird.
Verfahren nach Anspruch 12, bei dem die Maskierungsschicht (50) als Nitridschicht abgeschieden wird.
Verfahren nach Anspruch 12 oder 13, bei dem die Maskierungsschicht (50) photolithographisch strukturiert wird.
Verfahren nach einem der Ansprüche 12 bis 14, bei dem das Ätzen des Substrats (4) mittels eines anisotropen Ätzschrittes durchgeführt wird.
Verfahren nach Anspruch 15, bei dem der anisotrope Ätzschritt reaktives Ionenätzen umfasst.
Verfahren nach einem der Ansprüche 12 bis 16, bei dem der Schritt des Aufbringens der nichtleitenden Schicht (70) folgendes umfasst: – vollflächiges Abscheiden der nichtleitenden Schicht (70); und – chemisch-mechanisches Polieren der nichtleitenden Schicht (70), um die nichtleitende Schicht (70) von den Strukturelementen (54) der Maskierungsschicht (50) zu entfernen.
Verfahren nach einem der Ansprüche 12 bis 17, bei dem das Dünnen der nichtleitenden Schicht (70) mittels eines anisotropen Ätzschrittes durchgeführt wird.
Verfahren nach Anspruch 18, bei dem der anisotrope Ätzschritt reaktives Ionenätzen umfasst.
Verfahren nach einem der Ansprüche 12 bis 19, bei dem die Ladungsfängerschicht (20) als Oxid/Nitrid/Oxid-Schichtstapel ausgeführt wird.
Verfahren nach Anspruch 20, bei dem der Oxid/Nitrid/Oxid-Schichtstapel eine Dicke von 50 nm oder weniger aufweist.
Verfahren nach einem der Ansprüche 12 bis 21, bei dem die leitfähige Schicht (80) als Polysiliziumschicht ausgeführt wird.
Verfahren nach einem der Ansprüche 12 bis 22, bei dem die weitere leitfähige Schicht als Polysiliziumschicht ausgeführt wird.
Verfahren nach einem der Ansprüche 12 bis 23, bei dem die nichtleitende Deckschicht (74) durch Oxidation des Substrats (4) gebildet wird.
Verfahren nach einem der Ansprüche 12 bis 23, bei dem die nichtleitende Deckschicht (74) als Siliziumdioxidschicht gebildet wird.
Verfahren nach Anspruch 25, bei dem die Siliziumdioxidschicht als Hochtemperaturoxid gebildet wird.
Verfahren nach einem der Ansprüche 12 bis 26, bei dem die Strukturelemente (54) der Maskierungsschicht (50) eine lateral Abmessung aufweisen, die durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung definiert ist, so dass die Dicke (42) entlang der oberen Fläche (12) ebenfalls durch die minimale Auflösung F bestimmt wird.
Verfahren nach Anspruch 27, bei dem die Dicke (42) entlang der oberen Fläche (12) geringer ist als die minimale Auflösung F.
Verfahren nach Anspruch 27, bei dem die Dicke (42) entlang der oberen Fläche (12) etwa die Hälfte der minimalen Auflösung F beträgt.
Verfahren zur Herstellung einer nicht-flüchtige Speicherzelle, umfassend folgende Schritte: – Bereitstellen eines Halbleiter-Wafers (2), der ein halbleitendes Substrat (4) aufweist; – vollflächiges Abscheiden einer Ladungsfängerschicht (20) auf der Oberseite des Substrats (4); – Abscheiden einer Maskierungsschicht (50) auf der Ladungsfängerschicht (20); Strukturieren der Maskierungsschicht (50), um Strukturelemente (54) der Maskierungsschicht (50) auf der Ladungsfänger schicht (20) zu bilden, die parallel zueinander in einem bestimmten Abstand ausgerichtet werden; – Entfernen der Ladungsfängerschicht (20) zwischen den Strukturelementen (54) der Maskierungsschicht (50); – Ätzen des Substrats (4), um Einsenkungen (56) zwischen den Strukturelementen (54) der Maskierungsschicht (50) zu bilden, die vertikale Seitenwände und eine untere Fläche (48) aufweisen, so dass vorspringende Elemente (10) gebildet werden, die eine obere Fläche (12) aufweisen; – Aufbringen einer nichtleitenden Schicht (70) auf der unteren Fläche (48) zwischen den vorspringenden Elementen (10), wobei die nichtleitende Schicht (70) in einem Bereich zwischen der unteren Fläche (48) und einer Oberseite der vorspringenden Elemente (10) gebildet wird; – Entfernen der Strukturelemente (54) der Maskierungsschicht (50); – vollflächiges Aufbringen einer weiteren Maskierungsschicht (50') auf dem Halbleiter-Wafer (2); – Auftragen einer Photolackschicht auf der weiteren Maskierungsschicht (50'); – Strukturtieren der Photolackschicht, so dass Öffnungen oberhalb der vorspringenden Elemente (10) in der Photolackschicht gebildet werden; – Ätzen der Ladungsfängerschicht (20) und der weiteren Maskierungsschicht (50'), wobei die strukturierte Photolackschicht als Maske verwendet wird; – Entfernen der strukturierten Photolackschicht; – Ätzen der nichtleitenden Schicht (70) und der vorspringenden Elemente (10) dergestalt, dass die nichtleitende Schicht (70) eine Dicke (72) aufweist, die kleiner ist als die Höhe der vorspringenden Elemente (10), und dass innerhalb der vorspringenden Elemente (10) eine Kerbe (66) gebildet wird, die von der oberen Seite (12) der vorspringenden Elemente (10) bis zur Oberseite der nichtleitenden Schicht (70) reicht; – Aufbringen einer nichtleitenden Deckschicht (74) auf den Seitenflächen und Bodenflächen der Kerbe (66) und auf den Seitenflächen der strukturierten Ladungsfängerschicht (20); – Aufbringen einer leitfähigen Schicht (80) auf der nichtleitenden Deckschicht (74), um eine Gateleitung zu definieren, die senkrecht zur Orientierung der vorspringenden Elemente (10) ausgerichtet wird; – Entfernen der strukturierten weiteren Maskierungsschicht (50'); – Aufbringen einer weiteren leitfähigen Schicht auf den Seitenwänden der Gateleitungen; – Strukturieren der Ladungsfängerschicht (20), wobei die weitere leitfähige Schicht und die Gateleitungen als Maske verwendet werden; – Aufbringen einer weiteren nichtleitenden Deckschicht auf dem Halbleiterwafer (2); und – Implantieren von Source/Drain-Gebieten (26, 26') auf den oberen Flächen (12) der vorspringenden Elemente (10) außerhalb der Gateleitungen und der weiteren leitfähigen Schicht.
Verfahren nach Anspruch 30, bei dem die Maskierungsschicht (50) als Nitridschicht abgeschieden wird.
Verfahren nach Anspruch 30 oder 31, bei dem die Maskierungsschicht (50) photolithographisch strukturiert wird.
Verfahren nach einem der Ansprüche 30 bis 32, bei dem das Ätzen des Substrats (4) mittels eines anisotropen Ätzschrittes durchgeführt wird.
Verfahren nach Anspruch 33, bei dem der anisotrope Ätzschritt reaktives Ionenätzen umfasst.
Verfahren nach einem der Ansprüche 30 bis 34, bei dem die weitere Maskierungsschicht (50') als Nitridschicht abgeschieden wird.
Verfahren nach einem der Ansprüche 30 bis 35, bei dem der Schritt des Aufbringens der nichtleitenden Schicht (70) folgendes umfasst: – vollflächiges Abscheiden der nichtleitenden Schicht (70); und – chemisch-mechanisches Polieren der nichtleitenden Schicht (70), um die nichtleitende Schicht (70) von den Strukturelementen (54) der Maskierungsschicht (50) zu entfernen.
Verfahren nach einem der Ansprüche 30 bis 36, bei dem das Entfernen der Entfernen der Strukturelemente (54) der Maskierungsschicht (50) mittels eines Nassätzschrittes durchgeführt wird.
Verfahren nach einem der Ansprüche 30 bis 37, bei dem die Ladungsfängerschicht (20) als Oxid/Nitrid/Oxid-Schichtstapel ausgeführt wird.
Verfahren nach Anspruch 38, bei dem der Oxid/Nitrid/Oxid-Schichtstapel eine Dicke von 50 nm oder weniger aufweist.
Verfahren nach einem der Ansprüche 30 bis 39, bei dem die leitfähige Schicht (80) als Polysiliziumschicht ausgeführt wird.
Verfahren nach einem der Ansprüche 30 bis 40, bei dem die weitere leitfähige Schicht als Polysiliziumschicht ausgeführt wird.
Verfahren nach einem der Ansprüche 30 bis 41, bei dem die nichtleitende Deckschicht (74) durch Oxidation des Substrats (4) gebildet wird.
Verfahren nach einem der Ansprüche 30 bis 41, bei dem die nichtleitende Deckschicht (74) als Siliziumdioxidschicht gebildet wird.
Verfahren nach Anspruch 43, bei dem die Siliziumdioxidschicht als Hochtemperaturoxid gebildet wird.
Verfahren nach einem der Ansprüche 30 bis 44, bei dem die Strukturelemente (54) der Maskierungsschicht (50) eine late ral Abmessung aufweisen, die durch eine minimale Auflösung F einer photolithographischen Projektionsvorrichtung definiert ist, so dass die Dicke (42) entlang der oberen Fläche (12) ebenfalls durch die minimale Auflösung F bestimmt wird.