DE102006049613B4

DE102006049613B4 - Verfahren des Bildens von Reihen-Auswahltransistoren einer EEPROM-Vorrichtung vom NAND-Typ und damit gebildete Vorrichtungen

Info

Publication number: DE102006049613B4
Application number: DE102006049613.2A
Authority: DE
Inventors: Jong-won Kim; Jong-Ho Park; Yong-Seok Kim
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-10-24
Filing date: 2006-10-20
Publication date: 2014-06-12
Anticipated expiration: 2026-10-21
Also published as: US20070093020A1; US7410870B2; DE102006049613A1; CN1956171B; CN1956171A; KR100660543B1

Abstract

Verfahren zum Bilden von Reihen-Auswahltransistoren einer EEPROM-Vorrichtung vom NAND-Typ mit den Schritten: Bilden von Grabenisolierbereichen (120) in einer Oberfläche eines Halbleitersubstrates (100); Bilden eines Auswahl-Gate-Elektrodenmusters (140) angrenzend an die Grabenisolierbereiche (120); Selektives Rückätzen eines Abschnittes der Grabenisolierbereiche (120) derart, dass darin Gräben (300) definiert werden, unter Verwendung des Auswahl-Gate-Elektrodenmusters (140) als eine Ätzmaske; Beschichten von Seitenwänden des Auswahl-Gate-Elektrodenmusters (140) und der Gräben (300) mit einer dielektrischen Zwischengate-Schicht (150); Abscheiden einer elektrisch leitfähigen Schicht (160) auf der dielektrischen Zwischengate-Schicht (150); selektives Ätzen der elektrisch leitfähigen Schicht (160) und der dielektrischen Zwischengate-Schicht (150) derart, dass die Seitenwände des Auswahl-Gate-Elektrodenmusters (140) freigelegt werden und ein Elektrodenschichtabschnitt (165) definiert wird, der die Gräben (300) füllt; und Bilden einer Reihen-Auswahlleitung (170), die mit oberen Oberflächen und den Seitenwänden des Auswahl-Gate-Elektrodenmusters (140) sowie mit dem Elektrodenschichtabschnitt (165) in elektrischem Kontakt steht.

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung bezieht sich auf Verfahren des Bildens von Reihen-Auswahltransistoren einer EEPROM-Vorrichtung vom NAND-Typ, auf ein Verfahren zum Bilden einer Flash-Speichervorrichtung, auf eine NAND-Reihe von EEPROM-Zellen, auf ein Verfahren des Herstellens einer NAND-Flash-Speichervorrichtung und auf eine NAND Flash-Speichervorrichtung.
BESCHREIBUNG DES STANDS DER TECHNIK
Aus der US 2005/0 047 261 A1 und aus der US 2005/0 139 900 A1 ist jeweils eine Flash-Speichervorrichtung bekannt, bei der in einen Isoliergraben zwischen Floating Gates ein Abschnitt der Steuerelektrode vorgesehen ist, um die kapazitive Kopplung zwischen den Floating Gates zu verringern.
Aus der US 6 661 052 B2 ist eine Halbleitervorrichtung und ein Verfahren zu dessen Herstellung bekannt, bei der eine elektrisch leitfähige Schicht, die in einem Speicherzellenbereich als Steuerelektrode wirkt, in einem Peripherieschaltungsbereich und dem Speicherzellenbereich unterschiedliche minimale Dicken aufweist
Eine Flash-Speichervorrichtung ist eine Art einer nicht-flüchtigen Speichervorrichtung, die gespeicherte Daten unabhängig von einer Spannungsversorgung behält und Neuprogrammierung der gespeicherten Daten auf schnelle und einfache Weise ermöglicht, anders als andere nicht-flüchtige Speichervorrichtungen, wie z. B. ein Festwertspeicher (ROM). Die Flash-Speichervorrichtung kann entweder als ein NOR-Typ oder als ein NAND-Typ kategorisiert werden abhängig davon, wie die Speicherzellen mit einer Bitleitung verbunden sind. Genauer ist eine NOR-Flash-Speichervorrichtung (im Folgenden als NOR-Flash bezeichnet) so aufgebaut, dass Speicherzellen parallel zwischen eine Bitleitung und eine Masseelektrode geschaltet sind, um einen schnellen wahlfreien Zugriff zu ermöglichen. Somit ist der NOR-Flash in allgemeiner Verwendung für grundlegende Eingabe-Ausgabe-Systeme (BIOS), Mobiltelefone und persönliche digitale Assistenten (PDA).
Im Gegensatz dazu beinhaltet eine NAND-Flash-Speichervorrichtung (im Folgenden NAND-Flash genannt) Speicherzellen, die in Serie zwischen eine Bitleitung BL und eine Masse-Elektrode 40 geschaltet sind, wie in 1A gezeigt ist. Insbesondere Bezug nehmend auf 1A beinhaltet ein Zellenbereich 50 des NAND-Flash eine Mehrzahl von Zellreihen 10, von denen jede eine Mehrzahl von Speicherzellen 15 enthält, die durch einen aktiven Bereich ACT in Serie verbunden sind. In diesem Fall sind ein Masseauswahltransistor 16 und ein Reiheauswahltransistor 17, die jeweilig mit einer Masseauswahlleitung GSL bzw. einer Reiheauswahlleitung SSL verbunden sind, an entgegengesetzten Enden der Zellenreihe 10 jeweilig angeordnet und dienen zum Steuern der elektrischen Verbindung der Speicherzellen 15 mit der Bitleitung BL/der Masseelektrode 40.
Aufgrund der vorhergehenden seriellen Verbindungsstruktur besitzt der NAND-Flash eine hohe Integrationsdichte. Außerdem, da der NAND-Flash einen Betriebsmodus einnimmt, bei dem in einer Mehrzahl von Speicherzellen gespeicherte Daten gleichzeitig geändert werden, kann der NAND-Flash Daten mit einer höheren Geschwindigkeit aktualisieren, als der NOR-Flash. Wegen der hohen Integrationsdichte und der schnellen Aktualisierungsgeschwindigkeit wird der NAND-Flash oft für tragbare elektronische Produkte verwendet, wie z. B. digitale Kameras oder MP3-Player, die einen Massenspeicher benötigen.
Gate-Elektroden der Speicherzellen 15 sind miteinander verbunden durch Wortleitungen WL, die über die aktiven Bereiche ACT verlaufen. Mit Bezug auf die 1A und 1B beinhaltet die Wortleitung WL genauer eine Floating-Gate-Elektrode 22, die auf dem aktiven Bereich ACT angeordnet ist, ein dielektrisches Zwischengate-Muster 24 und eine Steuer-Gate-Elektrode 26, die auf der Floating-Gate-Elektrode 22 angeordnet sind und quer über die aktiven Bereiche ACT verlaufen. Hierbei ist 1B eine Querschnittsansicht entlang einer gestrichelten Linie I-I' (d. h. der Wortleitung WL) aus 1A.
In diesem Fall ist die Floating-Gate-Elektrode 22 elektrisch isoliert von der Steuer-Gate-Elektrode 26 durch das dielektrische Zwischengate-Muster 24. Ein Abstand zwischen den Floating-Gate-Elektroden 22, die mit einer Wortleitung WL verbunden sind, nimmt mit einer Zunahme der Integrationsdichte des NAND-Flash ab, aber eine Verringerung des Abstands zwischen den Floating-Gate-Elektroden 22 führt zu einem Anstieg der elektrischen Interferenz zwischen den Floating-Gate-Elektroden 22. Daher wurde kürzlich eine Technik des Anordnens der Steuer-Gate-Elektrode 26 zwischen die Floating-Gate-Elektroden 22 vorgeschlagen, um die elektrische Interferenz abzuschirmen. So kann bei einem der Anmelderin bekannten Verfahren eine Interferenz zwischen den benachbarten Floating-Gate-Elektroden 22 effektiv abgeschirmt werden durch Vertiefen eines Isolationsmusters 5 zwischen den Floating-Gate-Mustern 22 und durch Füllen des vertieften Abschnitts mit der Steuer-Gate-Elektrode 26, wie in 1B gezeigt ist.
Jedoch kann die oben beschriebene Technik die Leistungsmerkmale der Auswahl-Transistoren verschlechtern. Mit Bezug auf die 1A und 1C sind die Auswahl-Gate-Elektode und die Elektrodenschicht 26 der Masse- und Reihen-Auswahl-Transistoren 16 und 17 elektrisch miteinander verbunden, so dass eine an die Elektrodenschicht 26 angelegte Spannung als eine tatsächliche Gate-Spannung der Masse- und Reihen-Auswahl-Transistoren 16 und 17 verwendet werden kann. Hierbei ist 1C eine Querschnittsansicht entlang einer gestrichelten Linie II-II' (d. h. die Reihen-Auswahlleitung SSL) aus 1A. Um die elektrische Verbindung zu ermöglichen, beinhaltet das dielektrische Zwischengate-Muster 24 der Masse- und Reihen-Auswahl-Transistoren 16 und 17 eine Öffnung 99, um die Auswahl-Gate-Elektrode 22 freizulegen. Jedoch vergrößert sich der vertiefte Abschnitt des Isolationsmusters 5 während der Bildung der Öffnung 99 mit dem Ergebnis, dass ein Abstand L zwischen der Elektrodeschicht 26 und dem aktiven Bereich ACT abnimmt. Eine Verringerung des Abstandes L zwischen der Elektrodenschicht 26 und dem aktiven Bereich ACT führt zu einem Anstieg des Leckstroms und einem Abfall der Durchbruchspannung zwischen der Elektrodenschicht 26 und dem aktiven Bereich ACT.
ZUSAMMENFASSUNG DER ERFINDUNG
Aufgabe der Erfindung ist es, bei einer Flashspeichervorrichtung den Leckstrom eines Auswahltransistors zu verringern und die Durchbruchspannung des Auswahltransistors zu erhöhen.
Die Aufgabe wird gelöst durch ein Verfahren nach einem der Ansprüche 1, 2 und 4 oder durch eine Vorrichtung nach einem der Ansprüche 3, 12 und 20. Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben.
KURZE BESCHREIBUNG DER FIGUREN
1A ist eine Draufsicht einer Zellenfeldstruktur einer herkömmlichen NAND-Flash-Speichervorrichtung;
1B und 1C sind Querschnittsansichten der Zellenfeldstruktur der herkömmlichen NAND-Flash-Speichervorrichtung aus 1A;
2A–6A sind Draufsichten, die Verfahren des Herstellens von NAND-Flash-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung darstellen; und
2B–6B und 2C–6C sind Querschnittsansichten, die Verfahren des Herstellens von NAND-Flash-Speichervorrichtungen gemäß Ausführungsformen der vorliegenden Erfindung darstellen.
DETAILLIERTE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung wird nun im Folgenden ausführlicher mit Bezug auf die begleitenden Zeichnungen beschrieben werden, in denen bevorzugte Ausführungsformen der Erfindung gezeigt sind. In den Zeichnungen ist die Dicke von Schichten und Bereichen zum Zwecke der Klarheit übertrieben. Es wird außerdem verstanden, dass wenn eine Schicht als ”auf” einer anderen Schicht oder Substrat seiend bezeichnet wird, sie unmittelbar auf der anderen Schicht oder dem Substrat sein kann oder außerdem dazwischenliegende Schichten vorhanden sein können.
Eine NAND-Flash-Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung beinhaltet einen Zellenfeldbereich sowie einen Peripherie-Schaltungsbereich. Der Zellenfeldbereich beinhaltet einen Speichertransistorbereich (MTR), in dem Speicherzellen-Transistoren ausgebildet werden sollen, und einen Auswahltransistorbereich (STR), in dem Reihenauswahltransistoren und Masseauswahltransistoren ausgebildet werden sollen. Die 2A–6A sind Draufsichten, die ein Verfahren des Herstellens einer NAND-Flash-Speichervorrichtung gemäß einer Ausführungsform der vorliegenden Erfindung darstellen und die 2B–6B sowie 2C–6C sind Querschnittsansichten der Strukturen aus den 2A–6A. Insbesondere sind die 2B–6B entlang von gestrichelten Linien III-III' aus den 2A–6A jeweilig aufgezeichnet, und die 2C–6C sind entlang von gestrichelten Linien IV-IV' aus den 2A–6A jeweilig aufgezeichnet. Genauer zeigen die 2A–6B die Querschnitte der in dem STR ausgebildeten Reihenauswahltransistoren und der in dem MTR ausgebildeten Speicherzellentransistoren entlang einer ersten Richtung aufgezeichnet. Die Masseauswahltransistoren können den gleichen Aufbau wie die Reihenauswahltransistoren besitzen. Die 2C–6C zeigen die Querschnitte der Reihenauswahltransistoren und der Speicherzellentransistoren entlang einer zweiten Richtung aufgezeichnet.
Mit Bezug auf die 2A–2C sind Grabenisoliermuster 120 in einem vorbestimmten Bereich eines Halbleitersubstrates 100 derart ausgebildet, dass aktive Bereiche ACT definiert werden. Der aktive Bereich ACT ist ein Bereich, in dem Source- und Drain-Bereiche sowie ein Kanalbereich eines Transistors ausgebildet werden sollen. Die Bildung der Grabenisoliermuster 120 beinhaltet das Bilden der Graben-Masken-Muster 110 auf dem Halbleitersubstrat 100 und dann das anisotrope Ätzen des Halbleitersubstrats 100 unter Verwendung der Graben-Masken-Muster 110 als eine Ätzmaske. Somit werden Gräben 105 in dem Halbleitersubstrat 100 gebildet, um die aktiven Bereiche ACT zu definieren. Als ein Ergebnis entsprechen die aktiven Bereiche ACT den Teilbereichen des Halbleitersubstrates 100, die unterhalb der Graben-Masken-Muster 110 angeordnet sind.
Das Graben-Masken-Muster 110 kann gebildet werden aus zumindest einer Schicht, die aus der aus einer Siliziumnitridschicht einer Siliziumoxidschicht und einer polykristallinen Silizium-(Poly-Silizium-)Schicht ausgewählt ist. Bei einigen Ausführungsformen der vorliegenden Erfindung kann das Graben-Masken-Muster 110 eine Pad-Isolierschicht 112, eine Masken-Isolierschicht 114 sowie eine Antireflexionsschicht (ARL) (nicht dargestellt), die sequentiell gestapelt sind, enthalten. In diesem Fall kann die Pad-Isolierschicht 112 eine Siliziumoxidschicht sein, und kann die Masken-Isolierschicht 114 eine Siliziumnitridschicht sein.
Nachdem die Gräben 105 gebildet sind, kann eine thermische Oxidschicht (nicht dargestellt) mit bis zu einer Dicke von etwa 50 nm auf der inneren Oberfläche der Gräben 105 gebildet werden. Diese thermische Oxidschicht wird gebildet, um durch das Ätzverfahren für das Bilden der Gräben 105 verursachten Schaden auszuheilen. Weiter, nachdem die Gräben 105 ausgebildet sind, kann ein vorbestimmtes Ionenimplantationsverfahren durchgeführt werden, um eine Isoliereigenschaft der Isoliermuster 120 zu verstärken, oder kann ein Mantelschichtbildungsverfahren durchgeführt werden, um Verunreinigungen daran zu hindern, dass diese in innere Wände der Gräben 105 eindiffundieren. Das Mantelschichtbildungsverfahren beinhaltet das Bilden einer Siliziumnitridschicht auf der resultierenden Struktur mit der thermischen Oxidschicht. Diese Siliziumnitridschicht kann gebildet werden unter Verwendung eines chemische Gasphasenabscheideverfahrens (CVD). Danach wird eine Isolierschicht (z. B. eine Oxidschicht) derart gebildet, dass sie die Gräben 105 füllt, und planarisiert bis obere Oberflächen der Graben-Masken-Muster 110 freigelegt sind. Somit füllen die Isoliermuster 120 die Gräben 105.
Bezug nehmend auf die 3A–3C werden die Graben-Masken-Muster 110 entfernt, um obere Oberflächen der aktiven Bereiche ACT freizulegen. Somit werden Zwischenraumbereiche 200, die innerhalb der hervorstehenden oberen Bereiche der Isoliermuster 120 eingeschlossen sind, gebildet. Danach wird eine Gate-Isolierschicht 130 auf den freigelegten oberen Oberflächen der aktiven Bereiche ACT gebildet, und wird eine leitfähige Schicht auf der resultierenden Struktur mit der Gate-Isolierschicht 130 derart gebildet, dass sie die Zwischenraumbereiche 200 ausfüllt. Anschließend wird die leitfähige Schicht planarisiert, bis obere Oberflächen der Isoliermuster 120 freigelegt sind, so dass die leitfähigen Muster 140 derart ausgebildet sind, dass sie die Zwischenraumbereiche 200 füllen.
Bei einigen Ausführungsformen der vorliegenden Erfindung kann das Entfernen der Graben-Masken-Muster 110 das Nassätzen der Graben-Masken-Muster 110 beinhalten, wobei ein Ätzrezept mit einer Ätzselektivität bezüglich der Isoliermuster 120 verwendet wird. Genauer beinhaltet das Entfernen der Graben-Masken-Muster 110 das sequentielle Entfernen der Masken-Isolierschicht 114 und der Pad-Isolierschicht 112. In diesem Fall kann das Entfernen der Maskenisolierschicht 114 unter Verwendung eines Ätzrezeptes ausgeführt werden, das hinsichtlich einer Siliziumoxidschicht eine Ätzselektivität aufweist, so dass eine Siliziumnitridschicht selektiv geätzt werden kann. Da dieses Ätzrezept Überätzen möglich macht, kann die Masken-Isolierschicht 114 vollständig entfernt werden. Die Entfernung der Pad-Isolierschicht 112 kann ausgeführt werden unter Verwendung eines Ätzrezeptes, das eine Ätzselektivität hinsichtlich Silizium aufweist, so dass eine Siliziumoxidschicht selektiv geätzt werden kann. Derweilen, da das Isoliermuster 120 gebildet wird unter Verwendung des gleichen Materials (d. h. Siliziumoxid) wie die Pad-Isolierschicht 112, wird die freigelegte Oberfläche des Isoliermusters 120 bis zu einer vorbestimmten Dicke geätzt, während des Entfernen der Pad-Isolierschicht 112. Als Ergebnis wird eine Breite W₂ des Zwischenraumbereichs 200 größer als eine Breite W₁ des Graben-Masken-Musters 110 oder des aktiven Bereichs ACT (vergleiche 2B und 3B). Eine Vergrößerung der Breite W₂ des Zwischenraumbereichs 200 führt zu einer Vergrößerung der Breite des leitfähigen Musters 140, mit dem der Zwischenraumbereich 200 gefüllt ist. Außerdem ist die Vergrößerung der Breite des leitfähigen Musters 140 vorteilhaft beim Verbessern der Leckstrom- und Durchbruchsspannungs-Leistungsmerkmale zwischen einer Auswahl-Gate-Elektrode und dem aktiven Bereich eines Auswahltransistors. Dieser Effekt wird mehr im Detail hierin unten beschrieben werden.
Die Gate-Isolierschicht 130 kann eine Siliziumoxidschicht sein, die durch Verwenden eines thermischen Oxidationsverfahrens erhalten ist, aber kann ausgebildet sein als eine dielektrische High-k-Schicht, wie z. B. eine Aluminiumoxidschicht oder eine Hafniumoxidschicht. Die leitfähige Schicht kann eine unter Verwendung eines CVD-Verfahrens erhaltene Polysilizium-Schicht sein. Außerdem kann das Planarisieren der leitfähigen Schicht durchgeführt werden unter Verwendung eines chemisch-mechanischen Polierverfahrens (CMP), wobei eine Ätz-Slurry mit einer Ätzselektivität hinsichtlich des Isoliermusters 120 verwendet wird. Da in diesem Fall das leitfähige Muster 140 derart gebildet wird, dass es den Zwischenraumbereich 200 füllt, bedeckt das leitfähige Muster 140 die gesamte Oberfläche des aktiven Bereichs ACT und ist eingeschlossen von dem Isoliermuster 120.
Bezug nehmend auf die 4A–4C werden die oberen Oberflächen der Isoliermuster 120 geätzt, wobei die leitfähigen Muster 140 als eine Ätzmaske verwendet werden, wodurch längliche Vertiefungen 300 mit Bodenflächen gebildet werden, die tiefer liegen als die Bodenflächen der leitfähigen Muster 140. Danach wird eine dielektrische Zwischengate-Schicht 150 auf der resultierenden Struktur mit den längliche Vertiefungen 300 gebildet. Die Bildung der länglichen Vertiefungen 300 kann anisotropes Ätzen der Isoliermuster 120 beinhalten, wobei ein Ätzrezept mit einer Ätzselektivität hinsichtlich der leitfähigen Muster 140 verwendet wird. Bei anderen Ausführungsformen der vorliegenden Erfindung kann die Bildung der länglichen Vertiefungen 300 weiter das Nassätzen oberer Bereiche der Isoliermuster 120 beinhalten, wobei ein Flusssäure enthaltendes Ätzmittel verwendet wird.
In diesem Fall bedeckt das leitfähige Muster 140 aufgrund der Zunahme der Breite W₂ des Zwischenraumbereiches 200 einen Kantenabschnitt der oberen Oberfläche des Isoliermusters 120. Da die längliche Vertiefung 300 gebildet wird unter Verwendung des leitfähigen Musters 140 als eine Ätzmaske wie oben beschrieben ist eine innere Wand der länglichen Vertiefung 300 mit einem vorbestimmten Abstand ”L” von einer Seitenwand des Isoliermusters 120 beabstandet. Der Abstand ”L” entspricht einem Abstand zwischen einem Elektrodenschichtabschnitt zum Füllen der länglichen Vertiefung 300 während eines anschließenden Verfahrens und dem aktiven Bereich ACT. Somit kann der Abstand ”L” zu Verbesserungen der Leckstrom- und Durchbruchsspannungs-Leistungsmerkmale zwischen dem Elektrodenschichtabschnitt und dem aktiven Bereich ACT des Auswahltransistors führen. In diesem Fall entspricht der Abstand ”L” der Hälfte eines Unterschieds in der Breite zwischen dem leitfähigen Muster 140 und dem aktiven Bereich ACT oder der Hälfte einer Zunahme der Breite des Zwischenraumbereichs 200.
Die dielektrische Zwischengate-Schicht 250 kann ausgebildet sein aus zumindest einer Siliziumnitridschicht oder einer Siliziumoxidschicht. Vorzugsweise kann die dielektrische Zwischengate-Schicht 150 einen Verbund aus einer Siliziumoxidschicht, einer Siliziumnitridschicht und einer Siliziumoxidschicht beinhalten, die aufeinander folgend als eine Oxid-Nitrid-Oxid(ONO)-Schicht geschichtet sind. Die dielektrische Zwischengate-Schicht 150 kann gebildet werden unter Verwendung eines CVD-Verfahrens, so dass die dielektrische Zwischengate-Schicht 150 ausgezeichnete Kantenbedeckung und Dünnschichteigenschaften aufweisen kann.
Bezug nehmend auf die 5A–5C wird eine erste leitfähige Schicht 160 auf der gesamten oberen Oberfläche der resultierenden Struktur mit der dielektrischen Zwischengate-Schicht 150 gebildet. Die erste leitfähige Schicht 160 kann eine Polysiliziumschicht sein, die unter Verwendung eines CVD-Verfahrens erhalten und bis zu einer Dicke gebildet ist, die größer als die Hälfte des Abstands zwischen den leitfähigen Muster 140 ist, so dass die erste leitfähige Schicht 160 die länglichen Vertiefungen 300 zwischen den leitfähigen Muster 140 füllt. In diesem Fall kann ein Zeitintervall zwischen der Bildung der ersten leitfähigen Schicht 160 und der Bildung der dielektrischen Zwischengate-Schicht 150 minimiert werden, um eine Änderung der Eigenschaft der dielektrischen Zwischengate-Schicht 150 zu verhindern.
Ein Maskenmuster 320 wird auf der resultierenden Struktur mit der ersten leitfähigen Schicht 160 gebildet. Das Maskenmuster 320 beinhaltet Maskenöffnungen 325 zum Freilegen von Abschnitten einer oberen Oberfläche der ersten leitfähigen Schicht 160 in dem STR. Das Maskenmuster 320 kann aus einem Material gebildet werden, das eine Ätzselektivität hinsichtlich der ersten leitfähigen Schicht 160 aufweist. Vorzugswiese kann das Maskenmuster 320 ein unter Verwendung eines Photolithographieverfahrens erhaltenes Photoresistmuster sein.
Bei einer Ausführungsform der vorliegenden Erfindung legt die Maskenöffnung 325 die erste leitfähige Schicht 160 in einem Bereich frei, in dem Masse- und Reihen-Auswahltransistoren gebildet werden sollen, und wird quer über den aktiven Bereich ACT gebildet. Das bedeutet, dass das Maskenmuster 320 derart gebildet wird, dass es die gesamte Oberfläche des MTR und einen Abschnitt des STR (d. h. einen Bereich, in dem eine gemeinsame Source-Elektrode und ein Bitleitungskontakt gebildet werden) bedeckt. Jedoch können die Form und die Positionen der Maskenöffnungen 325 bei anderen Ausführungsformen der Erfindung variiert werden.
Danach werden die erste leitfähige Schicht 160 und die dielektrische Zwischengate-Schicht 150 unter Verwendung des Maskenmusters 320 als eine Ätzmaske geätzt, wodurch eine obere Oberfläche des leitfähigen Musters 140 freigelegt wird.
Gemäß einigen Ausführungsformen der vorliegenden Erfindung kann eine obere Seitenwand des leitfähigen Musters 140 in den Maskenöffnungen 325 freigelegt werden. In anderen Worten besitzt die erste leitfähige Schicht 160 eine obere Oberfläche, die niedriger ist als die obere Oberfläche des leitfähigen Musters 140 in der Maskenöffnung 325. Jedoch wird die obere Oberfläche der ersten leitfähigen Schicht 160 bis zu einem höheren Niveau gebildet als die Bodenfläche des leitfähigen Musters 140 in der Maskenöffnung 325, so dass das Isoliermuster 120 nicht freigelegt wird.
Unterdessen werden die erste leitfähige Schicht 160 und die dielektrische Zwischengate-Schicht 150 nicht geätzt in einem Bereich, der mit dem Maskenmuster 320 bedeckt ist. Da das Maskenmuster 320 die gesamte Oberfläche des MTR und einen Abschnitt des STR wie oben beschrieben bedeckt, werden Öffnungen 330 in der dielektrischen Zwischengate-Schicht 150 und der ersten leitfähigen Schicht 160 in dem STR gebildet, um dadurch die leitfähigen Muster 140 in den Maskenöffnungen 325 freizulegen. Jedoch unterscheidet sich gemäß den zusätzlichen Ausführungsformen der vorliegenden Erfindung die Maskenöffnung 325 in der Breite von der Öffnung 330, da die erste leitfähige Schicht 160 und die dielektrische Zwischengate-Schicht 150 in der Maskenöffnung 325 verbleiben. Genauer wird die Öffnung 330 innerhalb der Maskenöffnung 325 gebildet und ein Bereich der Maskenöffnung 325, der nicht von der Öffnung 330 überlappt ist, entspricht einem oberen Abschnitt der länglichen Vertiefung 300.
Bezug nehmend auf die 6A–6C wird das Maskenmuster 320 entfernt, um die obere Oberfläche der ersten leitfähigen Schicht 160 freizulegen. Anschließend wird eine zweite leitfähige Schicht auf der resultierenden Struktur gebildet, von der das Maskenmuster 320 entfernt ist. Somit wird die zweite leitfähige Schicht in Kontakt gebracht mit der oberen Oberfläche der leitfähigen Schicht 140 durch die Öffnung 330. Weiter wird die zweite leitfähige Schicht zwischen die leitfähigen Muster 140 in dem STR eingebracht. Jedoch berührt die zweite leitfähige Schicht nicht das Isoliermuster 120, da die erste leitfähige Schicht 160 die länglichen Vertiefungen 300 füllt. Die zweite leitfähige Schicht kann zumindest aus einem Material ausgebildet sein, das aus einer aus einer Polysiliziumschicht, einer Silizidschicht und einer Metallschicht bestehenden Gruppe ausgewählt ist. Vorzugsweise kann die zweite leitfähige Schicht eine Polysiliziumschicht und eine Wolframsilizidschicht beinhalten, die nacheinander geschichtet sind. Auf der Grundlage dieser Verfahrensschritte weist die dielektrische Zwischengate-Schicht 150 nicht die Öffnung 330 in dem MTR auf. Dementsprechend ist das leitfähige Muster 140 elektrisch isoliert von der ersten leitfähigen Schicht 160 und der zweiten leitfähigen Schicht in dem MTR.
Danach wird ein Photoresistmuster auf der zweiten leitfähigen Schicht quer über den aktiven Bereichen ACT gebildet, und die zweite leitfähige Schicht, die erste leitfähige Schicht 160, die dielektrische Zwischengate-Schicht 150 und das leitfähige Muster 140 werden nacheinander durch ein anisotropes Ätzverfahren unter Verwendung des Photoresistmusters als eine Ätzmaske geätzt. Somit werden die Gate-Muster derart gebildet, dass die oberen Oberflächen des aktiven Bereiches ACT und das Isoliermuster 120 freigelegt werden. Insbesondere beinhalten die Gate-Muster Gate-Elektroden 145, die auf dem aktiven Bereich ACT ausgebildet sind, sowie ein dielektrisches Zwischengate-Muster 155, eine erste Elektrodeschicht 165 und eine zweite Elektrodenschicht 170, die sequentiell auf den Gate-Elektroden 145 aufgeschichtet sind und quer über dem aktiven Bereich ACT verlaufen. Die Gate-Elektrode 145, das dielektrische Zwischengate-Muster 155, die erste Elektrodenschicht 165 und die zweite Elektrodenschicht 170 entsprechen den resultierenden Strukturen, die durch anisotropes Ätzen des leitfähigen Musters 140, der dielektrischen Zwischengate-Schicht 150, der ersten leitfähigen Schicht 160 bzw. der zweiten leitfähigen Schicht erhalten sind. Außerdem bilden die erste leitfähige Elektrodenschicht 165 und die zweite leitfähige Elektrodenschicht 170 in dem Speicherzellenbereich MTR eine Steuer-Gate-Elektrode 180 der NAND-Flash-Speichervorrichtung gemäß den Ausführungsformen der vorliegenden Erfindung. In dem STR sind die Gate-Elektroden 145 die Auswahl-Gate-Elektroden der Auswahltransistoren, und in dem MTR sind die Gate-Elektroden 145 die Floating-Gate-Elektroden der Speicherzellentransistoren.
Indessen beinhalten die Gate-Muster ein Speicher-Gate-Muster, das in dem MTR ausgebildet ist, und ein Auswahl-Gate-Muster, das in dem STR ausgebildet ist. Bei dem oben beschriebenen Verfahren ist das dielektrische Zwischengate-Muster 155 des Speicher-Gate-Musters zwischen der Floating-Gate-Elektrode 145 und der ersten Elektrodenschicht 165 angeordnet, so dass die Floating-Gate-Elektrode 145 elektrisch isoliert ist von der ersten Elektrodenschicht 165. Somit ist die zweite Elektrodenschicht 170 des Speicher-Gate-Musters auch elektrisch isoliert von der Floating-Gate-Elektrode 145.
Im Vergleich ist die zweite Elektrodenschicht 170 des Auswahl-Gate-Musters mit der Auswahl-Gate-Elektrode 145 durch die Öffnung 330 verbunden, die durch das dielektrische Zwischengate-Muster 155 und die erste Elektrodenschicht 165 ausgebildet ist. Somit wird eine an die Elektrodenschicht 180 angelegte Spannung auch an die Auswahl-Gate-Elektrode 145 angelegt, so dass das Auswahl-Gate-Muster die Spannung unmittelbar als eine Gate-Spannung verwenden kann.
Wie oben beschrieben beinhaltet die erste Elektrodenschicht 145 einen Abschnitt mit einer oberen Oberfläche, die niedriger ist als die obere Oberfläche der Auswahl-Gate-Elektrode 110 auf dem Isoliermuster 120 in dem STR. In diesem Fall legt die Öffnung 330 eine obere Seitenwand der Auswahl-Gate-Elektrode 110 frei. Außerdem besitzt die erste Elektrodenschicht 165 des Auswahl-Gate-Musters, das auf dem Isoliermuster 120 angeordnet ist, einen Abschnitt mit einer Dicke, die geringer ist als die Dicke der ersten Elektrodenschicht 165, die auf dem Isoliermuster 120 in dem MTR angeordnet ist.
Gemäß den Ausführungsformen der vorliegenden Erfindung ist die erste Elektrodenschicht 165 zwischen die Floating-Gate-Elektroden 145 auf dem Isoliermuster 120 in dem MTR eingebracht. Selbst wenn jedoch die erste Elektrodenschicht 165 zwischen den Auswahl-Gate-Elektroden 145 auf dem Isoliermuster 120 in dem STR angeordnet sein kann, ist die erste Elektrodenschicht 165 nicht vollständig zwischen die Floating-Gate-Elektroden 145 eingebracht. Das bedeutet, dass obere Räume, die nicht mit der ersten Elektrodenschicht 165 ausgefüllt sind, zwischen den Auswahl-Gate-Elektroden 145 verbleiben. Somit werden obere Räume, die nicht mit der ersten Elektrodenschicht 165 ausgefüllt sind, schließlich mit der zweiten Elektrodenschicht 170 aufgefüllt.
Gemäß den wie oben beschriebenen Ausführungsformen der vorliegenden Erfindung wird die erste Elektrodenschicht zwischen dem Isoliermuster und der zweiten Elektrodenschicht angeordnet. Somit ist die zweite Elektrodenschicht des Auswahltransistors nicht in Kontakt mit dem Isoliermuster. Insbesondere wenn die Öffnung derart gebildet wird, dass die zweite Elektrodenschicht des Auswahltransistors mit der Auswahl-Gate-Elektrode verbunden wird, verbleibt die erste Elektrodenschicht auf dem Isoliermuster, so dass die Ausweitung des Isoliermusters verhindert werden kann. Folglich, da eine Verringerung der Entfernung zwischen der ersten Elektrodenschicht und dem aktiven Bereich verhindert werden kann, können Leckstrom- und Durchbruchspannungs-Leistungsmerkmale zwischen der ersten Elektrodenschicht des Auswahltransistors und dem aktiven Bereich verbessert werden.

Claims

Verfahren zum Bilden von Reihen-Auswahltransistoren einer EEPROM-Vorrichtung vom NAND-Typ mit den Schritten: Bilden von Grabenisolierbereichen (120) in einer Oberfläche eines Halbleitersubstrates (100); Bilden eines Auswahl-Gate-Elektrodenmusters (140) angrenzend an die Grabenisolierbereiche (120); Selektives Rückätzen eines Abschnittes der Grabenisolierbereiche (120) derart, dass darin Gräben (300) definiert werden, unter Verwendung des Auswahl-Gate-Elektrodenmusters (140) als eine Ätzmaske; Beschichten von Seitenwänden des Auswahl-Gate-Elektrodenmusters (140) und der Gräben (300) mit einer dielektrischen Zwischengate-Schicht (150); Abscheiden einer elektrisch leitfähigen Schicht (160) auf der dielektrischen Zwischengate-Schicht (150); selektives Ätzen der elektrisch leitfähigen Schicht (160) und der dielektrischen Zwischengate-Schicht (150) derart, dass die Seitenwände des Auswahl-Gate-Elektrodenmusters (140) freigelegt werden und ein Elektrodenschichtabschnitt (165) definiert wird, der die Gräben (300) füllt; und Bilden einer Reihen-Auswahlleitung (170), die mit oberen Oberflächen und den Seitenwänden des Auswahl-Gate-Elektrodenmusters (140) sowie mit dem Elektrodenschichtabschnitt (165) in elektrischem Kontakt steht.
Verfahren des Bildens einer Flash-Speichervorrichtung mit den Schritten: Bilden eines Graben-Maskenmusters (110) auf einem Halbleitersubstrat (100); selektives Ätzen des Halbleitersubstrates (100) derart, dass darin erste Isoliergräben (105) und zweite Isoliergräben (105) definiert werden, wobei das Graben-Masken-Muster (110) als eine Ätzmaske verwendet wird; Füllen der ersten Isoliergräben (105) und der zweiten Isoliergräben (105) sowie erster Öffnungen und zweiter Öffnungen in dem Graben-Masken-Muster (110) mit einer elektrisch isolierenden Graben-Isolierschicht (120); Entfernen des Graben-Masken-Musters (110), um dadurch erste Seitenwände der elektrisch isolierenden Graben-Isolierschicht (120) freizulegen, die sich angrenzend an die ersten Isoliergräben (105) erstrecken, und zweite Seitenwände der elektrisch isolierenden Graben-Isolierschicht (120) freizulegen, die sich angrenzend an die zweiten Isoliergräben (105) erstrecken; Bilden eines Gate-Elektrodenmusters (140), das sich auf dem Halbleitersubstrat (100) und auf den ersten Seitenwänden und den zweiten Seitenwänden der elektrisch isolierenden Graben-Isolierschicht (120) erstreckt, derart dass erste Gräben (300) darin definiert werden, die erste Seitenwände des Gate-Elektrodenmusters (140) freilegen, und zweite Gräben (300) darin definiert werden, die zweite Seitenwände des Gate-Elektrodenmusters (140) freilegen; Bilden einer dielektrischen Zwischengate-Schicht (150) auf den freigelegten ersten Seitenwänden und auf den freigelegten zweiten Seitenwänden des Gate-Elektrodenmusters (140); Bilden einer ersten Elektrodenschicht (160) auf einem ersten Abschnitt (155) der dielektrischen Zwischengate-Schicht (150), der sich gegenüber den ersten Seitenwänden des Gate-Elektrodenmusters (140) erstreckt, sowie auf einem zweiten Abschnitt der dielektrischen Zwischengate-Schicht (150), der sich gegenüber den zweiten Seitenwänden des Gate-Elektrodenmusters (140) erstreckt; Bilden einer Maske (320) auf der ersten Elektrodenschicht (160); selektives Rückätzen eines Abschnittes der ersten Elektrodenschicht (160) und eines Abschnittes der dielektrischen Zwischengate-Schicht (150) derart, dass die zweiten Seitenwände des Gate-Elektrodenmusters (140) freigelegt werden; Entfernen der Maske (320) von der ersten Elektrodenschicht (160); und dann Bilden einer zweiten Elektrodenschicht (170) auf der ersten Elektrodenschicht (160) sowie auf den freigelegten zweiten Seitenwänden des Gate-Elektrodenmusters (140).
Eine NAND-Reihe von EEPROM-Zellen mit: Reihen-Auswahltransistoren, die umfassen: einen ersten elektrisch isolierenden Grabenisolierbereich (120) in einem Halbleitersubstrat (100), wobei der erste Grabenisolierbereich (120) einen ersten Graben (300) darin mit einem Boden aufweist, der relativ zu einer Oberfläche des Halbleitersubstrates (100) vertieft ist; einen zweiten elektrisch isolierenden Grabenisolierbereich (120) in dem Halbleitersubstrat (100), wobei der zweite Grabenisolierbereich (120) einen zweiten Graben (300) darin mit einem Boden aufweist, der relativ zu der Oberfläche des Halbleitersubstrates (100) vertieft ist; eine Auswahl-Gate-Elektrode (145), die sich auf einem zwischen dem ersten und dem zweiten Grabenisolierbereich (120) erstreckenden Abschnitt der Oberfläche des Halbleitersubstrates (100) erstreckt; einen ersten dielektrischen Zwischengate-Schichtabschnitt (155), der den Boden und die Seitenwände des ersten Grabens (300) bedecken, und einen zweiten dielektrischen Zwischengate-Schichtabschnitt (155), der den Boden und die Seitenwände des zweiten Grabens (300) bedeckt; einen ersten Elektrodenschichtabschnitt (165), der sich auf dem ersten dielektrischen Zwischengate-Schicht-Abschnitt (155) erstreckt und den ersten Graben (300) auffüllt, und einen zweiten Elektrodenschichtabschnitt (165), der sich auf dem zweiten dielektrischen Zwischengate-Schicht-Abschnitt (155) erstreckt und den zweiten Graben (300) auffüllt; und eine zweite Elektrodenschicht (170), die sich auf den Seitenwänden der Auwahl-Gate-Elektrode (145) und auf oberen Oberflächen des ersten und des zweiten Elektrodenschichtabschnittes (165) erstreckt.
Verfahren des Herstellens einer NAND-Flash-Speichervorrichtung, das umfasst: Bilden eines Isoliermusters (120) auf einem Halbleitersubstrat (100) mit einem Speichertransistorbereich (MTR) und einem Auswahltransistorbereich (STR) zum Definieren eines aktiven Bereiches (ACT); sequentielles Stapeln einer Gate-Isolierschicht (130) und eines Gate-Elektrodenmusters (140) auf dem aktiven Bereich (ACT); sequentielles Stapeln einer dielektrischen Zwischengate-Schicht (150) und einer ersten leitfähigen Schicht (160) auf der resultierenden Struktur mit dem Gate-Elektrodenmuster (140); Bilden von Öffnungen (330) derart, dass eine obere Oberfläche des Gate-Elektrodenmusters (140) in dem Auswahltransistorbereich (STR) freigelegt wird, durch Mustern der ersten leitfähigen Schicht (160) und der dielektrischen Zwischengate-Schicht (150); und Bilden einer zweiten leitfähigen Schicht (170), die durch die Öffnungen (330) in Kontakt mit der oberen Oberfläche des Gate-Elektrodenmusters (140) ist, wobei das Freilegen der oberen Oberfläche des Gate-Elektrodenmusters (140) so durchgeführt wird, dass die erste leitfähige Schicht (160) in dem Auswahltransistorbereich (STR) auf dem Isoliermuster (120) belassen wird.
Verfahren nach Anspruch 4, das weiter vor dem Bilden der dielektrischen Zwischengate-Schicht (150) das Bilden von Gräben (300) mit einer Bodenfläche aufweist, die tiefer liegt als eine Bodenfläche des Gate-Elektrodenmusters (140) durch Vertiefen des Isoliermusters (120) zwischen dem Gate-Elektrodenmuster (140).
Verfahren nach Anspruch 5, wobei das Bilden von Öffnungen umfasst: Bilden eines Maskenmusters (320) derart, dass der Speichertransistorbereich (MTR) bedeckt wird und ein Abschnitt des Auswahltransistorbereiches (STR) freigelegt wird; Ätzen der ersten leitfähigen Schicht (160) und der dielektrischen Zwischengate-Schicht (150) unter Verwendung des Maskenmusters (320) als eine Ätzmaske bis ein Abschnitt der oberen Oberfläche des Gate-Elektrodenmusters (140) in dem Auswahltransistorbereich (STR) freigelegt ist; und Entfernen des Maskenmusters (320), wobei das Ätzen der ersten leitfähigen Schicht (160) und der dielektrischen Zwischengate-Schicht (150) so durchgeführt wird, dass die erste leitfähige Schicht (160) auf den Gräben (300) belassen wird.
Verfahren nach Anspruch 4, wobei das Bilden des Isoliermusters (120) umfasst: Bilden eines Grabenmaskenmusters (110) auf dem aktiven Bereich (ACT); Bilden eines Isoliergrabens (105) zum Definieren des aktiven Bereichs (ACT) durch anisotropes Ätzen des Halbleitersubstrates (100) unter Verwendung des Grabenmaskenmusters (110) als eine Ätzmaske; Bilden einer Isolierschicht derart, dass der Isoliergraben (105) gefüllt wird; und Bilden des Isoliermusters (120) zum Füllen des Isoliergrabens (105) durch Planarisieren der Isolierschicht bis eine obere Oberfläche des Grabenmaskenmusters (110) freigelegt ist.
Verfahren nach Anspruch 7, wobei das Bilden der Gate-Isolierschicht (130) und des Gate-Elektrodenmusters (140) umfasst: Bilden eine Zwischenraumbereichs (200) durch Entfernen des Grabenmaskenmusters (110), wobei der Zwischenraumbereich (200) von dem Isoliermuster (120) eingeschlossen ist und eine obere Oberfläche des aktiven Bereichs (ACT) freigelegt wird; Bilden der Gate-Isolierschicht (130) auf dem freigelegten aktiven Bereich (ACT); Bilden einer dritten leitfähigen Schicht auf der resultierenden Struktur einschließlich der Gate-Isolierschicht (130) derart, dass der Zwischenraumbereich (200) gefüllt wird; und Bilden des Gate-Elektrodenmusters (140) durch Planarisieren der dritten leitfähigen Schicht bis eine obere Oberfläche des Isoliermusters (120) freigelegt ist, wobei das Gate-Elektrodenmuster (140) auf dem aktiven Bereich (ACT) in einer selbstausrichtenden Art und Weise gebildet wird.
Verfahren nach Anspruch 8, wobei das Entfernen des Grabenmaskenmusters (110) das isotrope Ätzen von Seitenwänden des Isoliermusters (120) beinhaltet, das über den aktiven Bereich (ACT) hervorsteht, so dass der Zwischenraumbereich (200) bis zu einer größeren Breite (W₂) als das Grabenmaskenmuster (110) gebildet wird.
Verfahren nach Anspruch 4, das weiter nach dem Bilden der zweiten leitfähigen Schicht (170) das Bilden eines Speicher-Gate-Musters und eines Auswahl-Gate-Musters durch Muster der zweiten leitfähigen Schicht (170), der ersten leitfähigen Schicht (160), der dielektrischen Zwischengate-Schicht (150) und des Gate-Elektrodenmusters (140) umfasst, wobei von dem Speicher-Gate-Muster und dem Auswahl-Gate-Muster jedes Gate-Muster eine Gate-Elektrode (145), ein dielektrisches Zwischengate-Muster (155), eine erste Elektrodenschicht (165) sowie eine zweite Elektrodenschicht (170) beinhaltet, die sequentiell gestapelt werden, wobei das Speicher-Gate-Muster in dem Speichertransistorbereich (MTR) gebildet wird und quer über den aktiven Bereich (ACT) verläuft, und das Auswahl-Gate-Muster in dem Auswahltransistorbereich (STR) gebildet wird und quer über den aktiven Bereich (ACT) verläuft, wobei die Gate-Elektrode (145) in dem Auswahltransistorbereich (STR) eine Auswahl-Gate-Elektrode ist und die Gate-Elektrode (145) in dem Speichertransistorbereich (MTR) eine Floating-Gate-Elektrode ist, und wobei die erste Elektrodenschicht (165) und die zweite Elektrodenschicht (170) in dem Speichertransistorbereich eine Steuer-Gate-Elektrode bilden.
Verfahren nach Anspruch 10, wobei das dielektrische Zwischengate-Muster (155) des Speicher-Gate-Musters gebildet wird zwischen der Floating-Gate-Elektrode (145) und der ersten Elektrodenschicht (165) und die Floating-Gate-Elektrode (145) von der ersten Elektrodenschicht (165) elektrisch isoliert, die erste Elektrodenschicht (165) des Speicher-Gate-Musters zwischen dem dielektrischen Zwischengate-Muster (155) und der zweiten Steuer-Gate-Elektrode (170) gebildet wird sowie zwischen die Gräben (300) und die Floating-Gate-Elektroden (145) eingebracht wird, das dielektrische Zwischengate-Muster (155) und die erste Elektrodenschicht (165) des Auswahl-Gate-Musters gebildet werden zwischen der Auswahl-Gate-Elektrode (145) und der zweiten Elektrodenschicht (170) und die Öffnung (330) derart enthalten, dass eine obere Oberfläche der Auswahl-Gate-Elektrode (145) freigelegt wird, und die zweite Elektrodenschicht (170) des Auswahl-Gate-Musters durch die Öffnung (330) mit der Auswahl-Gate-Elektrode (145) verbunden wird.
NAND-Flash-Speichervorrichtung mit: einem Isoliermuster (120), das in einem vorbestimmten Bereich eines Halbleitersubstrates (100) einschließlich eines Speichertransistorbereichs (MTR) und eines Auswahltransistorbereichs (STR) zum Definieren eines aktiven Bereichs (ACT) angeordnet ist; einer Gate-Isolierschicht (130) und Gate-Elektroden (145), die sequentiell auf dem aktiven Bereich (ACT) gestapelt sind; und einem dielektrischen Zwischengate-Muster (155), einer ersten Elektrodenschicht (165) und einer zweiten Elektrodenschicht (170), die sequentiell auf den Gate-Elektroden (145) quer über den aktiven Bereich (ACT) gestapelt sind, wobei die erste Elektrodenschicht (165) zwischen die zweite Elektrodenschicht (170) und das Isoliermuster (120) dazwischen eingefügt ist, wobei die Gate-Elektrode (145) in dem Auswahltransistorbereich (STR) eine Auswahl-Gate-Elektrode ist und die Gate-Elektrode (145) in dem Speichertransistorbereich (MTR) eine Floating-Gate-Elektrode ist, und wobei die erste Elektrodenschicht (165) und die zweite Elektrodenschicht (170) in dem Speichertransistorbereich eine Steuer-Gate-Elektrode bilden.
Vorrichtung nach Anspruch 12, wobei die geringste Dicke der ersten Elektrodenschicht (165), die auf dem Isoliermuster (120) in dem Auswahltransistorbereich (STR) angeordnet ist, geringer ist als die geringste Dicke der ersten Elektrodenschicht (165), die auf dem Isoliermuster (120) in dem Speichertransistorbereich (MTR) angeordnet ist.
Vorrichtung nach Anspruch 12, wobei Gräben (300) mit einer Bodenfläche, die tiefer liegt als Bodenflächen der Gate-Elektroden (145), in dem Isoliermuster (120) zwischen den Gate-Elektroden (145) angeordnet sind.
Vorrichtung nach Anspruch 14, wobei das dielektrische Zwischengate-Muster (155) und die erste Elektrodenschicht (165) zwischen die zweite Elektrodenschicht (170) und das Isoliermuster (120) derart dazwischen eingefügt sind, dass sie die Gräben (300) füllen.
Vorrichtung nach Anspruch 12, wobei in dem Speichertransistorbereich (STR) das dielektrische Zwischengate-Muster (155) zwischen die Floating-Gate-Elektrode und die erste Elektrodenschicht (165) derart eingefügt ist, dass es die Floating-Gate-Elektrode von der ersten Elektrodenschicht (165) elektrisch isoliert, das dielektrische Zwischengate-Muster (155) und die erste Elektrodenschicht (165) eine Öffnung (330) derart aufweisen, dass eine obere Oberfläche der Auswahl-Gate-Elektrode in dem Auswahltransistorbereich (STR) freigelegt ist, und die zweite Elektrodenschicht (170) mit der Auswahl-Gate-Elektrode durch die Öffnung (330) in dem Auswahltransistorbereich (STR) verbunden ist.
Vorrichtung nach Anspruch 16, wobei sich die Öffnung (330) derart erstreckt, dass sie obere Seitenwände der Auswahl-Gate-Elektrode freilegt.
Vorrichtung nach Anspruch 12 mit einer Mehrzahl von den Floating-Gate-Elektroden und mit einer Mehrzahl von den Auswahl-Gate-Elektroden, wobei in dem Speichertransistorbereich (MTR) die erste Elektrodenschicht (165) zwischen die Floating-Gate-Elektroden auf dem Isoliermuster (120) eingebracht ist, und in dem Auswahltransistorbereich (STR) die erste Elektrodenschicht (165) zwischen den Auswahl-Gate-Elektroden auf dem Isoliermuster (120) angeordnet ist und einen Abschnitt mit einer oberen Oberfläche aufweist, die tiefer liegt als die oberen Oberflächen der Auswahl-Gate-Elektroden.
Vorrichtung nach Anspruch 18, wobei in dem Auswahltransistorbereich (STR) die zweite Elektrodenschicht (170) angeordnet ist auf dem Abschnitt der ersten Elektrodenschicht (165) mit der oberen Oberfläche, die tiefer liegt als die oberen Oberflächen der Auswahl-Gate-Elektroden, und zwischen die Auswahl-Gate-Elektroden eingebracht ist.
NAND-Flash-Speichervorrichtung mit: einem Isoliermuster (120), das in einem vorbestimmten Bereich eines Halbleitersubstrates (100) einschließlich eines Speichertransistorbereiches (MTR) und eines Auswahltransistorbereiches (STR) zum Definieren eines aktiven Bereiches (ACT) angeordnet ist; einer Gate-Isolierschicht (130), die auf dem aktiven Bereich (ACT) angeordnet ist; und einem Speicher-Gate-Muster sowie einem Auswahl-Gate-Muster, wobei jedes eine Gate-Elektrode (145), ein dielektrisches Zwischengate-Muster (155), eine erste Elektrodenschicht (165) und eine zweite Elektrodenschicht (170) beinhaltet, die sequentiell auf der Gate-Isolierschicht (130) gestapelt sind, wobei das Speicher-Gate-Muster und das Auswahl-Gate-Muster quer über dem aktiven Bereich (ACT) angeordnet sind, wobei das dielektrische Zwischengate-Muster (155) des Speicher-Gate-Musters angeordnet ist zwischen der Gate-Elektrode (145) und der ersten Elektrodenschicht (165), derart dass es die Gate-Elektrode (145) von der ersten Elektrodenschicht (165) elektrisch isoliert, die zweite Elektrodenschicht (170) des Auswahl-Gate-Musters mit der Gate-Elektrode (145) durch eine Öffnung (330) elektrisch verbunden ist, die durch das dielektrische Zwischengate-Muster (155) und die erste Elektrodenschicht (165) ausgebildet ist, und die erste Elektrodenschicht (165) einen Abschnitt mit einer oberen Oberfläche aufweist, die tiefer liegt als eine obere Oberfläche der Gate-Elektroden (145), auf dem Isoliermuster (120) in dem Auswahltransistorbereich (STR), wobei die Gate-Elektrode (145) in dem Auswahltransistorbereich (STR) eine Auswahl-Gate-Elektrode ist und die Gate-Elektrode (145) in dem Speichertransistorbereich (MTR) eine Floating-Gate-Elektrode ist, und wobei die erste Elektrodenschicht (165) und die zweite Elektrodenschicht (170) in dem Speichertransistorbereich (MTR) eine Steuer-Gate-Elektrode bilden.
Vorrichtung nach Anspruch 19, wobei auf dem Isoliermuster (120) die geringste Dicke der ersten Elektrodenschicht (165) des Auswahl-Gate-Musters (STR) geringer ist als die geringste Dicke der ersten Elektrodenschicht (165) des Speicher-Gate-Musters (MTR).
Vorrichtung nach Anspruch 20, wobei Gräben (300) mit einer Bodenfläche, die tiefer liegt als eine Bodenfläche der Gate-Elektroden (145), in dem Isoliermuster (120) zwischen den Gate-Elektroden (145) angeordnet sind, und das dielektrische Zwischengate-Muster (155) und die erste Elektrodenschicht (165) zwischen die zweite Elektrodenschicht (170) und das Isoliermuster (120) derart eingefügt sind, dass sie die Gräben (300) füllen.
Vorrichtung nach Anspruch 20 mit einer Mehrzahl von den Floating-Gate-Elektroden und einer Mehrzahl von den Auswahl-Gate-Elektroden, wobei die erste Elektrodenschicht (165) des Speicher-Gate-Musters eingebracht ist zwischen die Floating-Gate-Elektroden auf dem Isoliermuster (120), die erste Elektrodenschicht (165) des Auswahl-Gate-Musters einen Abschnitt mit einer oberen Oberfläche, die tiefer liegt als die oberen Oberflächen der Auswahl-Gate-Elektroden, auf dem Isoliermuster (120) aufweist, und die zweite Elektrodenschicht (170) des Auswahl-Gate-Musters auf dem Abschnitt der ersten Elektrodenschicht (165) angeordnet ist und zwischen die Auswahl-Gate-Elektroden eingebracht ist.