CN1956171B - 形成非易失性存储器件的方法及由此形成的器件 - Google Patents
形成非易失性存储器件的方法及由此形成的器件 Download PDFInfo
- Publication number
- CN1956171B CN1956171B CN2006101424321A CN200610142432A CN1956171B CN 1956171 B CN1956171 B CN 1956171B CN 2006101424321 A CN2006101424321 A CN 2006101424321A CN 200610142432 A CN200610142432 A CN 200610142432A CN 1956171 B CN1956171 B CN 1956171B
- Authority
- CN
- China
- Prior art keywords
- pattern
- control grid
- grid electrode
- electrode
- floating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 23
- 238000005530 etching Methods 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 35
- 239000004065 semiconductor Substances 0.000 claims description 30
- 238000003860 storage Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 27
- 238000009413 insulation Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 14
- 239000013078 crystal Substances 0.000 claims description 11
- 239000012212 insulator Substances 0.000 claims description 11
- 239000002131 composite material Substances 0.000 claims description 9
- 230000004888 barrier function Effects 0.000 claims description 6
- 230000005611 electricity Effects 0.000 claims description 6
- 239000000203 mixture Substances 0.000 claims description 3
- 238000004519 manufacturing process Methods 0.000 claims description 2
- 238000012797 qualification Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 15
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 4
- 239000000463 material Substances 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 208000012978 nondisjunction Diseases 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000008672 reprogramming Effects 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
一种形成非易失性存储器件的方法包括限定了以下特征的步骤：提高相邻浮置栅电极之间电干扰的屏蔽并且改进泄漏电流和阈值电压特性。在与非易失性存储单元相连的串选择晶体管中，这些特征同样支持改进的泄漏电流和阈值电压特性。
Description
本申请要求于2005年10月24日递交的韩国专利申请No.2005-100407的优先权，将其全部内容一并在此作为参考。
技术领域
本发明涉及形成集成电路器件的方法，并且更具体地，涉及形成非易失性存储器件的方法及由此形成的器件。
背景技术
闪速存储器件是这样的一种非易失性存储器器件，它保持已存储的数据，而与电源无关，并且能够以快速简单的方式对已存储的数据重新编程，与诸如只读存储器(ROM)之类的其他非易失性存储器件不同。根据存储单元如何与位线相连，可以将闪速存储器件分类为“或非”(NOR)型或“与非”(NAND)型。更具体地，NOR闪速存储器件(下文中的NOR闪存)被构造成使得在位线和接地电极之间并联存储单元，从而能够快速地随机存取。因此，NOR闪存常用于基本输入输出系统(BIOS)、蜂窝电话、以及个人数字助理(PDA)。
与此相反，如图1A中所示，NAND闪速存储器件(下文中的NAND闪存)包括在位线BL和接地电极40之间串联的存储单元。具体地，参考图1A，NAND闪存的单元阵列50包括多个单元串10，单元串中的每一个包括通过有源区ACT串联的多个存储单元15。在这种情况下，将分别与接地选择线GSL和串选择线SSL相连的接地选择晶体管16和串选择晶体管17分别设置在单元串10的相反端，并且将其用来控制存储单元15与位线BL/接地电极40的电连接。
由于前述的串联结构的原因，NAND闪存具有较高的集成密度。同样，因为NAND闪存采用同时改变存储在多个存储单元中的数据的工作模式，NAND闪存能够以高于NOR闪存的速度来更新数据。因为较高的集成密度和较快的更新速度，NAND闪存广泛地应用于便携电子产品，例如需要大容量存储器的数码摄像机或MP3播放器。
由穿过有源区ACT的字线WL将存储单元15的栅电极彼此相连。更具体地，参考图1A和图1B，字线WL包括：设置在有源区ACT上的浮置栅电极22、设置在浮置栅电极22上并且穿过有源区ACT的中间栅极介电图案24和控制栅电极26。这里，图1B是沿图1A的虚线I-I’(即，字线WL)得到的剖面图。
在这种情况下，由中间栅极介电图案24将浮置栅电极22与控制栅电极26电绝缘。与字线WL相连的浮置栅电极22之间的距离随着NAND闪存集成密度的增加而减少，但是浮置栅电极22之间距离的减少导致浮置栅电极22之间电干扰的增加。因此，近来已提出在浮置栅电极22之间设置控制栅电极26的技术以便屏蔽电干扰。例如，如图1B中所示，韩国专利申请No.2004-0099568公开了一种使浮置栅极图案22之间的绝缘图案凹入(recess)的工艺以及一种利用控制栅电极26填充凹入部分的工艺，从而可以有效地屏蔽相邻浮置栅电极22之间的干扰。
然而，上述技术可能使选择晶体管的特性退化。更具体地，参考图1A和图1C，将浮置栅电极22与接地晶体管16和串选择晶体管17的控制栅电极26彼此电连接，从而可以将施加到控制栅电极26的电压用作接地晶体管16和串选择晶体管17的实际栅极电压。这里，图1C是沿图1A的虚线II-II’(即，串选择线SSL)得到的剖面图。为了能够进行电连接，接地晶体管16和串选择晶体管17的中间栅极介电图案24包括开口99，以暴露出浮置栅电极22。然而，在开口99的形成期间，绝缘图案5的凹入部分扩大(expand)，导致在控制栅电极26和有源区ACT之间的距离L减少。控制栅电极26和有源区ACT之间的距离L的减少导致在控制栅电极26和有源区ACT之间泄漏电流(leakage current)的增加和击穿电压的下降。
发明内容
本发明的实施例包括形成非易失性存储器件(例如，NAND型闪速存储器件)的方法，该非易失性存储器件具有支持屏蔽相邻浮置栅电极之间的电干扰、改进的泄漏电流和阈值电压的特性。该方法的实施例同样提供了，与存储器件中存储单元晶体管电连接的串选择晶体管中改进的泄漏电流和击穿电压特性。
根据这些实施例的一些，提出了一种形成闪速存储器件的方法。该方法包括：在半导体衬底上形成沟槽掩模图案，然后使用沟槽掩模图案作为刻蚀掩模，选择性地刻蚀半导体衬底以在其中限定隔离沟槽。然后，利用电绝缘沟槽隔离区填充隔离沟槽和沟槽掩模图案中的开口。去除沟槽掩模图案，由此暴露出电绝缘沟槽隔离区的侧壁。然后形成栅电极图案。该栅电极图案在半导体衬底和电绝缘沟槽隔离区的侧壁上延伸。然后选择性地刻蚀一部分电绝缘沟槽隔离区，以在其中限定暴露出栅电极图案的侧壁的沟槽。然后，在栅电极图案的已暴露的侧壁上形成中间栅极介电层(inter-gate dielectric layer)，以及在中间栅极介电层上形成第一控制栅电极层。
根据这些实施例的其它方面，去除步骤可以包括使电绝缘沟槽绝缘区的侧壁凹入。具体地，在半导体衬底上形成焊盘(pad)氧化层的步骤可以先于形成沟槽掩模图案的步骤，并且去除步骤可以包括同步地刻蚀焊盘氧化层和电绝缘沟槽隔离区的侧壁。同样，在半导体衬底上形成栅极绝缘层的步骤可以先于形成栅电极图案的步骤。例如，该栅极绝缘层可以包括从氧化硅、氧化铝、以及氧化铪组成的组中选择的材料。这些方法还可以包括在第一控制栅电极层上形成掩模，然后选择性地回蚀一部分第一控制栅电极层和中间栅极介电层，以暴露出栅电极图案。
根据本发明的其它实施例，一种形成闪速存储器件的方法包括：在半导体衬底上形成沟槽掩模，然后选择性地刻蚀半导体衬底以在其中限定第一隔离沟槽和第二隔离沟槽。使用沟槽掩模图案作为刻蚀掩模执行该刻蚀步骤。然后利用电绝缘沟槽隔离层填充第一和第二隔离沟槽以及在沟槽掩模图案中的第一开口和第二开口。然后去除沟槽掩模图案，由此暴露出相邻于第一隔离沟槽延伸的电绝缘沟槽隔离层的第一侧壁并暴露出相邻于第二隔离沟槽延伸的电绝缘沟槽隔离层的第二侧壁。然后形成栅电极图案，所述栅电极图案在半导体衬底上以及电绝缘沟槽隔离层的第一侧壁和第二侧壁上延伸。然后，回蚀电绝缘沟槽隔离层的第一部分和第二部分，以在其中限定暴露出栅电极图案的第一侧壁的第一沟槽，以及同样在其中限定暴露出栅电极图案的第二侧壁的第二沟槽。然后，在栅电极图案的已暴露第一侧壁和第二侧壁上形成中间栅极介电层。然后，在栅电极图案的第一侧壁相对面延伸的中间栅极介电层的第一部分上、以及在栅电极图案的第二侧壁相对面延伸的中间栅极介电层的第二部分上，形成第一控制栅电极层。然后在第一控制栅电极层上形成掩模。然后选择性地回蚀一部分第一控制栅电极层以及一部分中间栅极介电层，以暴露出栅电极图案的第二侧壁。然后从第一控制栅电极层中去除掩模。然后在第一控制栅电极上以及在栅电极图案已暴露第二侧壁上形成第二控制栅电极层。
本发明的其它实施例包括具有改进电特性的串选择晶体管的EEPROM的NAND串。该串选择晶体管包括在半导体衬底中的第一电绝缘沟槽隔离区。第一沟槽隔离区中具有第一沟槽，所述第一沟槽具有相对于半导体衬底凹入的底部。在半导体衬底上同样设置了第二电绝缘沟槽绝缘区。第二沟槽隔离区中具有第二沟槽，所述第二沟槽具有相对于半导体衬底凹入的底部。提供了第一栅电极，其在第一沟槽隔离区和第二沟槽隔离区之间延伸的一部分半导体衬底的表面上延伸。第一中间栅极介电层段和第二中间栅极介电层段分别衬在(line)第一沟槽和第二沟槽的底部和侧壁上。设置分别在第一中间栅极介电层段和第二中间栅极介电层段上延伸的、并且分别填充第一沟槽和第二沟槽的第一控制栅电极段和第二控制栅电极段。同样设置了第二控制栅电极。该第二控制栅电极与第一栅电极的侧壁接触并且与所述第一控制栅电极段和所述第二栅电极段的上表面接触。
附图说明
图1A是传统NAND闪速存储器件的单元阵列结构的平面图；
图1B和图1C是图1A的传统NAND闪速存储器件的单元阵列结构的剖面图；
图2A至图6A是说明根据本发明的实施例制造NAND闪速存储器件的方法的平面图；以及
图2B至图6B以及图2C至图6C是说明根据本发明的实施例制造NAND闪速存储器件的方法的剖面图。
具体实施方式
现在，将在下文中参考附图更加充分地描述本发明，图中示出了本发明的优选实施例。然而，本发明可以体现为不同的形式，并且不应将其解释为局限于这里所述实施例。相反地，提供这些实施例从而使该公开全面且完整，并且这些实施例将充分地向本领域普通技术人员传达本发明的范围。在图中，为清楚起见，夸大了层和区域的厚度。应该理解，当将一层称为在另一层或衬底“之上”时，可以是直接处于另一层或衬底之间，或者也可以存在中间层。
根据本发明实施例的NAND闪速存储器件包括单元阵列区和外围电路区。单元阵列区包括其中将形成存储单元晶体管的存储晶体管区(MTR)以及其中将形成串选择晶体管和接地选择晶体管的选择晶体管区(STR)。图2A至图6A是说明根据本发明实施例制造NAND闪速存储器件的方法的平面图、以及图2B至图6B以及图2C至图6C是图2A至图6A结构的剖面图。具体地，图2B至图6B分别是沿图2A至图6A的虚线III-III’得到的剖面图，图2C至图6C分别是沿图2A至图6A的虚线IV-IV’得到的剖面图。更具体地，图2B至图6B示出了沿第一方向在STR中形成的串选择晶体管和在MTR中形成的存储单元晶体管。接地选择晶体管可以具有与串选择晶体管相同的结构。图2C至图6C示出了沿第二方向的串选择晶体管和存储单元晶体管的剖面图。
参考图2A至图2C，在半导体衬底100的预定区域中形成沟槽隔离图案120，以限定有源区ACT。有源区ACT是其中要形成晶体管的源极区、漏极区、以及沟道区的区域。沟道隔离图案120的形成包括：在半导体衬底100上形成沟槽掩模图案110，然后使用沟槽掩模图案110作为刻蚀掩模，各向异性地(anisotropically)刻蚀半导体衬底100。因此，在半导体衬底100中形成沟槽105以限定有源区ACT。结果，有源区ACT与半导体衬底100中设置在沟槽掩模图案110之下的那些部分区域相对应。
可以由从氮化硅层、氧化硅层、以及多晶硅层组成的组中所选的至少一种来形成沟槽掩模图案110。在本发明的一些实施例中，沟槽掩模图案110可以包括顺序堆叠的焊盘绝缘层112、掩模绝缘层114、以及抗反射层(ARL)(未示出)。在这种情况下，焊盘绝缘层112可以是氧化硅层，而掩模绝缘层114可以是氮化硅层。
在形成沟槽105之后，可以在沟槽105的内表面上形成约50厚的热氧化层(未示出)。形成该热氧化层是为了消除由用于形成沟槽105的刻蚀工艺引起的损坏。此外，在形成沟槽105之后，可以执行预定的离子注入工艺以提高隔离图案120的绝缘特性，或者可以执行内衬(liner)层形成工艺以防止杂质扩散入沟槽105的内壁。内衬层形成工艺包括：在具有热氧化层的合成结构上形成氮化硅层。可以使用化学气相沉积(CVD)工艺形成该氮化硅层。此后，形成隔离层(例如氧化层)以填充沟槽105，并平坦化，直到暴露出沟槽掩模图案110的顶面为止。因此，隔离图案120填充了沟槽105。
参考图3A至图3C，去除沟槽掩模图案110以暴露出有源区ACT的顶面。因此，形成了包围在隔离图案120的凸出顶部区域内的间隙区200。此后，在有源区ACT的暴露顶面上形成栅极绝缘层130，并且在具有栅极绝缘层130的合成结构上形成浮置导电层以填充间隙区200。随后，对浮置导电层进行平坦化，直到暴露出隔离图案120的顶面为止，从而形成浮置导电图案140以填充间隙区200。
在本发明的一些实施例中，沟槽掩模图案110的去除可以包括：使用相对于隔离图案120具有刻蚀选择性的刻蚀配方来湿法刻蚀沟槽掩模图案110。具体地，沟槽掩模图案110的去除包括顺序地去除掩模绝缘层114以及焊盘绝缘层112。在这种情况下，可以使用相对于氧化硅层具有刻蚀选择性的刻蚀配方来实现掩模绝缘层114的去除，从而可以选择性地刻蚀氮化硅层。因为该刻蚀配方可以进行过刻蚀，能够完全地去除掩模绝缘层114。可以使用相对于硅具有刻蚀选择性的刻蚀配方来实现焊盘绝缘层112的去除，从而可以选择性地刻蚀氧化硅层。同时，因为使用与焊盘绝缘层112相同的材料(即，氧化硅)来形成隔离图案120，在焊盘绝缘层112的去除期间，将隔离图案120的已暴露表面刻蚀至预定厚度。结果，间隙区200的宽度W2变得大于沟槽掩模图案110或有源区ACT的宽度W1(比较图2B和3B)。间隙区200宽度W2的增加引起填充在间隙区200中的浮置导电图案140宽度的增加。同样，浮置导电图案140宽度的增加有利于改进选择晶体管的控制栅电极和有源区之间的泄漏电流和击穿电压。在下文中将更加详细地描述该效果。
栅极绝缘层130可以是使用热氧化工艺获得的氧化硅层，但是可以将其形成为高k介电层，例如氧化铝层或氧化铪层。浮置导电层可以是使用CVD工艺获得的多晶硅层。同样，可以使用相对于隔离图案120具有刻蚀选择性的刻蚀浆的化学机械抛光(CMP)技术来执行浮置导电层的平坦化。在这种情况下，因为形成浮置导电图案140以填充间隙区200，浮置导电图案140覆盖有源区ACT的整个表面，并且被隔离图案120所包围。
参考图4A至图4C，使用浮置导电图案140作为刻蚀掩模来刻蚀隔离图案120的顶面，从而形成底面低于浮置导电图案140的底面的凹槽300。此后，在具有凹槽300的合成结构上形成中间栅极介电层150。凹槽300的形成可以包括：使用相对于浮置导电图案140具有刻蚀选择性的刻蚀配方，各向异性地刻蚀隔离图案120。在本发明的其他实施例中，凹槽300的形成还可以包括：使用包含氢氟酸的刻蚀剂，湿法刻蚀隔离图案120的上部区域。
在这种情况下，由于间隙200的宽度W2的增加，浮置导电图案140覆盖了隔离图案120的顶面的边缘部分。因为使用如上所述的浮置导电图案140作为刻蚀掩模来形成凹槽300，凹槽300的内壁与隔离图案120的侧壁间隔预定的距离“L”。距离“L”与随后工艺期间填充凹槽300的控制栅电极和有源区ACT之间的距离相对应。因此，距离“L”可以引起在选择晶体管的控制栅电极和有源区ACT之间的泄漏电流及击穿电压特性的改进。在这种情况下，距离“L”与浮置导电图案140和有源区ACT之间的宽度差的一半、或间隙区200的宽度增量的一半相对应。
中间栅极介电层150可以由氮化硅层和氧化硅层中的至少一种组成。优选地，中间栅极介电层150可以包括氧化硅层、氮化硅层、以及氧化硅层的合成物，将其顺序堆叠为氧化物-氮化物-氧化物(ONO)层。可以使用CVD技术形成中间栅极介电层150，以便中间栅极介电层150可以具有优秀的阶差覆盖(step-coverage)和薄膜特性。
参考图5A至图5C，在具有中间栅极介电层150的合成结构的整个顶面上形成第一控制导电层160。第一控制导电层160可以是使用CVD技术获得的、形成为厚度大于浮置导电图案140之间距离一半的多晶硅层，以使第一控制导电层160填充浮置导电图案140之间的凹槽300。在这种情况下，可以使形成第一控制导电层160和形成中间栅极介电层150之间的时间间隔最小化，以便防止中间栅极介电层150的特性的改变。
在具有第一控制导电层160的合成结构上形成掩模图案320。掩模图案320包括掩模开口325，以暴露出STR中的第一控制导电层160的部分顶面。掩模图案320可以由相对于第一控制导电层160具有刻蚀选择性的材料组成。优选地，掩模图案320可以是使用光刻工艺获得的光致抗蚀剂图案。
在本发明的一个实施例中，掩模开口325在形成接地选择晶体管和串选择晶体管的区域中暴露出第一控制导电层160，并且穿过有源区ACT来形成掩模开口325。即，形成掩模图案320以覆盖MTR的整个表面以及STR的一部分(即，其中将形成公共源电极和位线触点的区域)。然而在本发明的其他实施例中可以改变掩模开口325的形状和位置。
此后，使用掩模图案320作为刻蚀掩模来刻蚀第一控制导电层160和中间栅极介电层150，从而暴露出浮置导电图案140的顶面。根据本发明的一些实施例，在掩模开口325中可以暴露出浮置导电图案140的上部侧壁。换句话说，在掩模开口325中，第一控制导电层160的顶面低于浮置导电图案140的顶面。然而，在掩模开口325中，第一控制导电层160的顶面形成为高于浮置导电图案140的底面水平，使得不会暴露出隔离图案120。
同时，在利用掩模图案320覆盖的区域中，不刻蚀第一控制导电层160和中间栅极介电层150。因为如上所述掩模图案320覆盖了MTR的整个表面以及STR的一部分，在STR中的中间栅极介电层150及第一控制导电层160中，直到掩模开口325中的浮置导电图案140，形成开口330。然而，根据本发明的另外实施例，因为第一控制导电层160和中间栅极介电层150保留在掩模开口325中，掩模开口325的宽度与开口330不同。具体地，在掩模开口325的内侧形成开口330，并且掩模开口325中没有与开口330重叠的的区域与凹槽300的上部相对应。
参考图6A至图6C，去除掩模图案320以暴露出第一控制导电层160的顶面。随后，在从其中去除掩模图案320的合成结构上形成第二控制导电层。因此，第二控制导电层通过开口330与浮置导电图案140的顶面相接触。此外，填充STR中的浮置导电图案140之间的第二控制导电层。然而，因为第一控制导电层160填充了凹槽300，第二控制导电层不会接触到隔离图案120。第二控制导电层由从多晶硅层、硅化物层、以及金属层组成的组中所选择的至少一种材料形成。优选地，第二控制导电层可以包括顺序堆叠的多晶硅层和硅化钨层(tungsten silicidelayer)。基于这些工艺步骤，中间栅极介电层150不会在MTR中具有开口330。因此，浮置导电图案140与在MTR中的第一控制导电层160及第二控制导电层电隔离。
此后，在穿过有源区的第二控制导电层上形成光致抗蚀剂图案，并且使用光致抗蚀剂图案作为刻蚀掩模，通过各向异性的刻蚀工艺顺序地刻蚀第二控制导电层、第一控制导电层160、中间栅极介电层150、以及浮置导电图案140。因此，形成栅极图案以暴露出有源区ACT和隔离图案120的顶面。更具体地，栅极图案包括在有源区ACT上形成的浮置栅电极145，以及在浮置栅电极145上顺序堆叠的、穿过有源区ACT的中间栅极介电图案155、第一控制栅电极165、以及第二控制栅电极170。浮置栅电极145、中间栅极介电图案155、第一控制栅电极165、以及第二控制栅电极170分别与通过各向异性地刻蚀浮置导电图案140、中间栅极介电层150、第一控制导电层160、以及第二控制导电层所获得的合成结构相对应。同样，第一控制导电电极165和第二控制导电电极170构成了根据本发明实施例的NAND闪速存储器件的控制栅电极180。
同时，栅极图案包括在MTR中形成的存储栅极图案和在STR中形成的选择栅极图案。在上述方法中，将存储栅极图案的中间栅极介电图案155设置在浮置栅电极145和第一控制栅电极165之间，从而将浮置栅电极145与第一控制栅电极165电隔离。因此，同样将存储栅极图案的第二控制栅电极170与浮置栅电极145电隔离。
通过比较，通过利用中间栅极介电图案155和第一控制栅电极165而形成的开口330，将选择栅极图案的第二控制栅电极170与浮置栅电极145相连。因此，将施加到控制栅电极180上的电压同样施加到浮置栅电极145，以便选择栅极图案可以直接将该电压用作栅极电压。
如上所述，第一控制栅电极165包括顶面低于在STR中隔离图案120上的浮置栅电极145的顶面的部分。在这种情况下，开口330暴露出浮置栅电极145的上部侧壁。同样，设置在隔离图案120上的选择栅极图案的一部分第一控制栅电极165的厚度低于设置在MTR中的隔离图案120上的第一控制栅电极165的厚度。
根据本发明实施例，在MTR中的隔离图案120上的浮置栅电极145之间，填充第一控制栅电极165。然而，即使可以将第一控制栅电极165设置在STR中的隔离图案120上的浮置栅电极145之间，在浮置栅电极145之间也不会完全填充第一控制栅电极165。即，没有利用第一控制栅电极165填充的上部间隔保留在浮置栅电极145之间。因此，最后，利用第二控制栅电极170填充没有利用第一控制栅电极165填充的上部间隔。
根据如上所述的本发明实施例，将第一控制栅电极设置在隔离图案和第二控制栅电极之间。因此，选择晶体管的第二控制栅电极与隔离图案不会接触。具体地，当形成开口以将选择晶体管的第二控制栅电极与浮置栅电极电连接时，第一控制栅电极保留在隔离图案上，从而可以防止隔离图案的扩大。因此，因为可以抑制控制栅电极和有源区之间的距离减少，可以改进选择晶体管的控制栅电极之间的泄漏电流和击穿电压特性。
在附图和说明书中已经公开了本发明的典型优选实施例，并且尽管使用了具体的术语，但是仅将它们用于一般的、描述性的意义下，而不是为了限制的目的，本发明的范围由所附的权利要求来阐明。
Claims (19)
1.一种形成闪速存储器件的方法，包括步骤：
在半导体衬底上形成沟槽掩模图案；
使用所述沟槽掩模图案作为刻蚀掩模，选择性地刻蚀半导体衬底，以在其中限定第一隔离沟槽和第二隔离沟槽；
利用电绝缘沟槽隔离层来填充沟槽掩模图案中的第一隔离沟槽和第二隔离沟槽；
去除沟槽掩模图案，由此暴露出相邻于第一隔离沟槽延伸的电绝缘沟槽隔离层的第一侧壁，并且暴露出相邻于第二隔离沟槽延伸的电绝缘沟槽隔离层的第二侧壁；
形成栅电极图案，所述栅电极图案在半导体衬底以及电绝缘沟槽隔离层的第一侧壁和第二侧壁上延伸，以在所述电绝缘沟槽隔离层中限定暴露出栅电极图案的第一侧壁的第一沟槽，并且在所述电绝缘沟槽隔离层中限定暴露出栅电极图案的第二侧壁的第二沟槽；
在栅电极图案的、已暴露的第一侧壁和第二侧壁上形成中间栅极介电层；
在栅电极图案的第一侧壁相对面延伸的中间栅极介电层的第一部分上、以及在栅电极图案的第二侧壁相对面延伸的中间栅极介电层的第二部分上，形成第一控制栅电极层；
在第一控制栅电极层上形成掩模；
选择性地回蚀一部分第一控制栅电极层以及一部分中间栅极介电层，以暴露出栅电极图案的第一侧壁和第二侧壁；
从第一控制栅电极层中去除掩模；以及
然后，在第一控制栅电极上以及在栅电极图案的、已暴露的第一侧壁和第二侧壁上形成第二控制栅电极层。
2.一种制造NAND闪速存储器件的方法，包括：
在包括存储晶体管区和选择晶体管区的半导体衬底上形成隔离图案，以限定有源区；
在有源区上顺序地堆叠栅极绝缘层和浮置导电图案；
在具有浮置导电图案的合成结构上顺序地堆叠中间栅极介电层以及第一控制导电层；
通过对第一控制导电层和中间栅极介电层进行构图，形成开口以暴露出选择晶体管区中的浮置导电图案的顶面；以及
形成通过开口与浮置导电图案的顶面接触的第二控制导电层，
执行浮置导电图案的顶面的暴露，以便在选择晶体管区的隔离图案上保留第一控制导电层；
其中，设置在选择晶体管区中的隔离图案上保留的第一控制导电层的最小厚度小于设置在存储晶体管区中的隔离图案上的第一控制导电层的最小厚度。
3.如权利要求2所述的方法，在形成中间栅极介电层之前，还包括：通过使浮置导电图案之间的隔离图案凹入，形成底面低于浮置导电图案的底面的凹槽。
4.如权利要求3所述的方法，其中，开口的形成包括：
形成掩模图案，以覆盖存储晶体管区并暴露出一部分选择晶体管区；
使用所述掩模图案作为刻蚀掩模来刻蚀第一控制导电层以及中间栅极介电层，直到在选择晶体管区暴露出浮置导电图案的一部分顶面为止；以及
去除所述掩模图案，
其中，执行第一控制导电层和中间栅极介电层的刻蚀，以便在凹槽上保留第一控制导电层。
5.如权利要求2所述的方法，其中，隔离图案的形成包括：
在有源区上形成沟槽掩模图案；
使用所述沟槽掩模图案作为刻蚀掩模，通过各向异性地刻蚀半导体衬底来形成隔离沟槽，以便限定有源区；
形成隔离层以填充隔离沟槽；以及
通过对隔离层进行平坦化直到暴露出沟槽掩模图案的顶面为止，来形成隔离图案以填充隔离沟槽。
6.如权利要求5所述的方法，其中，栅极绝缘层以及浮置导电图案的形成包括：
通过去除沟槽掩模图案来形成间隙区，所述间隙区由隔离图案包围并且暴露出有源区的顶面；
在已暴露的有源区上形成栅极绝缘层；
在包括栅极绝缘层的合成结构上形成浮置导电层以填充间隙区；以及
通过对浮置导电层进行平坦化直到暴露出隔离图案的顶面为止，来形成浮置导电图案，在有源区上以自对准的方式形成浮置导电图案。
7.如权利要求6所述的方法，其中，沟槽掩模图案的去除包括各向异性地刻蚀从有源区凸出的隔离图案的侧壁，从而形成宽于沟槽掩模图案的间隙区。
8.如权利要求2所述的方法，在形成第二控制导电层之后，还包括：通过对第二控制导电层、第一控制导电层、中间栅极介电层、浮置导电图案、存储晶体管区、以及选择晶体管区进行构图，形成存储栅极图案和选择栅极图案，所述存储栅极图案和选择栅极图案中的每一个包括顺序堆叠的浮置栅电极、中间栅极介电图案、第一控制栅电极、以及第二控制栅电极，
其中，分别在存储晶体管区和选择晶体管区中形成存储栅极图案和选择栅极图案，并且所述存储栅极图案和选择栅极图案穿过有源区。
9.如权利要求3所述的方法，其中：
在浮置栅电极和第一控制栅电极之间形成存储栅极图案的中间栅极介电图案，并且所述中间栅极介电图案将浮置栅电极与第一控制栅电极电隔离；
在中间栅极介电图案和第二控制栅电极之间形成存储栅极图案的第一控制栅电极，并且在凹槽和浮置栅电极之间填充所述存储栅极图案的第一控制栅电极；
在浮置栅电极和第二控制栅电极之间形成中间栅极介电图案和选择栅极图案的第一控制栅电极，并且所述中间栅极介电图案和第一控制栅电极包括开口以暴露出浮置栅电极的顶面；以及
通过开口将选择栅极图案的第二控制栅电极与浮置栅电极相连。
10.一种NAND闪速存储器件，包括：
隔离图案，设置在包括存储晶体管区和选择晶体管区的半导体衬底的预定区域中，以限定有源区；
顺序堆叠在有源区上的栅极绝缘层和浮置栅电极；以及
顺序堆叠在穿过有源区的浮置栅电极上的中间栅极介电图案、第一控制栅电极、以及第二控制栅电极，
其中，将第一控制栅电极插入到第二控制栅电极和所述隔离图案之间；
其中，设置在选择晶体管区中的隔离图案上的第一控制栅电极的最小厚度小于设置在存储晶体管区中的隔离图案上的第一控制栅电极的最小厚度。
11.如权利要求10所述的器件，其中，将底面比浮置栅电极的底面低的凹槽设置在浮置栅电极之间的隔离图案中。
12.如权利要求11所述的器件，其中，将中间栅极介电图案和第一控制栅电极插入到第二控制栅电极和隔离图案之间以填充所述凹槽。
13.如权利要求10所述的器件，其中，
在存储晶体管区，将中间栅极介电图案插入到浮置栅电极和第一控制栅电极之间，以便将浮置栅电极与第一控制栅电极电隔离；
中间栅极介电图案和第一控制栅电极包括开口，以暴露出在选择晶体管区中的浮置栅电极的顶面；以及
在选择晶体管区中通过开口将第二控制栅电极与浮置栅电极相连。
14.如权利要求13所述的器件，其中，开口延伸以暴露出浮置栅电极的上部侧壁。
15.如权利要求10所述的器件，其中，
将第一控制栅电极填充在存储晶体管区中隔离图案上的浮置栅电极之间；
以及将第一控制栅电极设置在选择晶体管区中隔离图案上的浮置栅电极之间，并且所述第一控制栅电极的一部分顶面低于浮置栅电极的顶面。
16.如权利要求15所述的器件，其中，在选择晶体管区，将第二控制栅电极设置在第一控制栅电极的、顶面低于浮置栅电极的顶面的那部分上，并且将第二控制栅电极填充在浮置栅电极之间。
17.一种NAND闪速存储器件，包括：
隔离图案，设置在包括存储晶体管区和选择晶体管区的半导体衬底的预定区域中，以限定有源区；
设置在有源区上的栅极绝缘层；以及
存储栅极图案和选择栅极图案，所述存储栅极图案和所述选择栅极图案的每一个包括顺序堆叠在栅极绝缘层上的浮置栅电极、中间栅极介电图案、第一控制栅电极、以及第二控制栅电极，设置所述存储栅极图案和所述选择栅极图案，使其穿过有源区，
其中，将存储栅极图案的中间栅极介电图案设置在浮置栅电极和第一控制栅电极之间，以便将浮置栅电极与第一控制栅电极电隔离；
通过利用中间栅极介电图案和第一控制栅电极形成的开口，将选择栅极图案的第二控制栅电极与浮置栅电极相连；以及
第一控制栅电极的一部分的顶面低于选择晶体管区中隔离图案上浮置栅电极的顶面；
其中，在隔离图案上，选择栅极图案的第一控制栅电极的最小厚度小于存储栅极图案的第一控制栅电极的最小厚度。
18.如权利要求17所述的器件，其中，
将底面低于浮置栅电极的底面的凹槽设置在浮置栅极图案之间的隔离图案中；以及
将中间栅极介电图案和第一控制栅电极插入到第二控制栅电极和隔离图案之间，以填充凹槽。
19.如权利要求17所述的器件，其中，
将存储栅极图案的第一控制栅电极填充在隔离图案上的浮置栅电极之间；
选择栅极图案的第一控制栅电极的一部分的顶面低于隔离图案上浮置栅电极的顶面；以及
将选择栅极图案的第二控制栅电极设置在一部分第一控制栅电极上，并且将所述选择栅极图案的第二控制栅电极填充在浮置栅电极之间。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050100407A KR100660543B1 (ko) | 2005-10-24 | 2005-10-24 | 낸드형 플래시 메모리 장치 및 그 제조 방법 |
| KR2005-0100407 | 2005-10-24 | ||
| KR20050100407 | 2005-10-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1956171A CN1956171A (zh) | 2007-05-02 |
| CN1956171B true CN1956171B (zh) | 2012-03-28 |
Family
ID=37815284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2006101424321A Active CN1956171B (zh) | 2005-10-24 | 2006-10-24 | 形成非易失性存储器件的方法及由此形成的器件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7410870B2 (zh) |
| KR (1) | KR100660543B1 (zh) |
| CN (1) | CN1956171B (zh) |
| DE (1) | DE102006049613B4 (zh) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008078404A (ja) | 2006-09-21 | 2008-04-03 | Toshiba Corp | 半導体メモリ及びその製造方法 |
| KR101426845B1 (ko) * | 2007-12-05 | 2014-08-14 | 삼성전자주식회사 | 공통 소스를 포함하는 비휘발성 기억 소자 |
| US8737129B2 (en) | 2008-11-14 | 2014-05-27 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and read method thereof |
| KR101490426B1 (ko) * | 2008-11-14 | 2015-02-06 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 그것의 읽기 방법 |
| KR101061321B1 (ko) * | 2009-03-02 | 2011-08-31 | 주식회사 하이닉스반도체 | 융기된 랜딩 플러그 콘택을 갖는 새들 핀 트랜지스터 및 그형성 방법 |
| JP2014222731A (ja) * | 2013-05-14 | 2014-11-27 | 株式会社東芝 | 不揮発性半導体記憶装置及びその製造方法 |
| CN104752358B (zh) * | 2013-12-30 | 2019-01-22 | 中芯国际集成电路制造(上海)有限公司 | 闪存器件及其形成方法 |
| US20210143275A1 (en) * | 2019-11-11 | 2021-05-13 | Integrated Silicon Solution Inc. | Finfet stack gate memory and mehod of forming thereof |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380032B1 (en) * | 2000-02-11 | 2002-04-30 | Samsung Electronics Co., Ltd. | Flash memory device and method of making same |
| CN1534789A (zh) * | 2003-03-10 | 2004-10-06 | ���ǵ�����ʽ���� | 非易失性存储器件及其制造方法 |
| US6891246B2 (en) * | 2001-06-26 | 2005-05-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3446510B2 (ja) * | 1996-12-19 | 2003-09-16 | ソニー株式会社 | 半導体不揮発性記憶装置の製造方法 |
| JP2002064157A (ja) * | 2000-06-09 | 2002-02-28 | Toshiba Corp | 半導体メモリ集積回路及びその製造方法 |
| US6853029B2 (en) * | 2001-05-28 | 2005-02-08 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with multi-layer gate structure |
| JP4160283B2 (ja) * | 2001-09-04 | 2008-10-01 | 株式会社東芝 | 半導体装置の製造方法 |
| JP4102112B2 (ja) | 2002-06-06 | 2008-06-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6743675B2 (en) * | 2002-10-01 | 2004-06-01 | Mosel Vitelic, Inc. | Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component |
| JP2005079165A (ja) * | 2003-08-28 | 2005-03-24 | Toshiba Corp | 不揮発性半導体記憶装置とその製造方法、電子カードおよび電子装置 |
| KR100538075B1 (ko) | 2003-09-01 | 2005-12-20 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
| KR100602081B1 (ko) * | 2003-12-27 | 2006-07-14 | 동부일렉트로닉스 주식회사 | 높은 커플링비를 갖는 불휘발성 메모리 소자 및 그 제조방법 |
| KR100629356B1 (ko) * | 2004-12-23 | 2006-09-29 | 삼성전자주식회사 | 필라 패턴을 갖는 플래시메모리소자 및 그 제조방법 |
-
2005
- 2005-10-24 KR KR1020050100407A patent/KR100660543B1/ko active IP Right Grant
-
2006
- 2006-10-20 DE DE102006049613.2A patent/DE102006049613B4/de active Active
- 2006-10-23 US US11/551,903 patent/US7410870B2/en active Active
- 2006-10-24 CN CN2006101424321A patent/CN1956171B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6380032B1 (en) * | 2000-02-11 | 2002-04-30 | Samsung Electronics Co., Ltd. | Flash memory device and method of making same |
| US6891246B2 (en) * | 2001-06-26 | 2005-05-10 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory and manufacturing method thereof |
| CN1534789A (zh) * | 2003-03-10 | 2004-10-06 | ���ǵ�����ʽ���� | 非易失性存储器件及其制造方法 |
Non-Patent Citations (2)
| Title |
|---|
| JP平10-178114A 1998.06.30 |
| 同上. |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100660543B1 (ko) | 2006-12-22 |
| DE102006049613B4 (de) | 2014-06-12 |
| CN1956171A (zh) | 2007-05-02 |
| US20070093020A1 (en) | 2007-04-26 |
| US7410870B2 (en) | 2008-08-12 |
| DE102006049613A1 (de) | 2007-04-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5188686B2 (ja) | Ｎａｎｄ型フラッシュメモリ装置及びその製造方法 | |
| US8890232B2 (en) | Methods and apparatus for non-volatile memory cells with increased programming efficiency | |
| US6995424B2 (en) | Non-volatile memory devices with charge storage insulators | |
| CN1956171B (zh) | 形成非易失性存储器件的方法及由此形成的器件 | |
| US6373095B1 (en) | NVRAM cell having increased coupling ratio between a control gate and floating gate without an increase in cell area | |
| US6759708B2 (en) | Stacked gate region of a nonvolatile memory cell for a computer | |
| KR20100051728A (ko) | 스케일링가능 자체정렬 듀얼 플로팅 게이트 메모리 셀 어레이 및 이 어레이를 형성하기 위한 방법 | |
| JP2005223340A (ja) | 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法 | |
| US8546217B2 (en) | Flash memory and method for forming the same | |
| US7514311B2 (en) | Method of manufacturing a SONOS memory | |
| CN108807400B (zh) | P沟道闪存单元及其操作方法、制造方法和闪存器件 | |
| US20020000602A1 (en) | V-shaped flash memory structure | |
| CN100499081C (zh) | Nor型闪存单元阵列的制造方法 | |
| KR100598108B1 (ko) | 측벽 트랜지스터를 가지는 비휘발성 메모리 소자 및 그제조방법 | |
| US20040183124A1 (en) | Flash memory device with selective gate within a substrate and method of fabricating the same | |
| CN100539084C (zh) | 制造快闪存储器件的方法 | |
| KR100855978B1 (ko) | 비휘발성 메모리 소자, 그 적층 구조, 그 동작 방법, 그제조방법 및 비휘발성 메모리 소자를 이용한 시스템 | |
| KR100654359B1 (ko) | 비휘발성 메모리 소자 제조 방법 | |
| US20070181914A1 (en) | Non-volatile memory device and method of fabricating the same | |
| KR20090105603A (ko) | 플래시 메모리 소자 및 그의 제조 방법 | |
| KR20060066961A (ko) | 낸드형 비휘발성 메모리 소자 및 그 형성 방법 | |
| KR20010064595A (ko) | 플래시 메모리 장치 제조방법 | |
| KR20060007176A (ko) | 비휘발성 메모리 소자의 제조방법 | |
| KR19990060817A (ko) | 플래쉬 메모리 셀 제조 방법 | |
| KR20060062791A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |