CN112786598A - FinFET堆叠栅存储器与其形成方法 - Google Patents
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Abstract
一种FinFET堆叠栅存储器与其形成方法，该方法包含形成氮化层步骤、去除步骤、形成浮栅结构步骤、设置氧化物‑氮化物‑氧化物层步骤、移除步骤及形成控制栅结构步骤。氮化层步骤中，氮化层形成于存储单元区。去除步骤中，去除氮化层的一部分。形成浮栅结构步骤中，设置第一多晶硅以形成浮栅结构。设置氧化物‑氮化物‑氧化物层步骤中，设置氧化物‑氮化物‑氧化物层。移除步骤中，移除氧化物‑氮化物‑氧化物层的一部分。形成控制栅结构步骤中，设置第二多晶硅以形成控制栅结构。因此，有助于提升FinFET堆叠栅存储器的电流稳定性。
Description
技术领域
本公开内容涉及一种堆叠栅存储器与其形成方法，且特别是一种FinFET堆叠栅存储器与其形成方法。
背景技术
图8示出依照现有技术中堆叠存储器30的示意图。由图8可知，于1000摄氏度的一高温炉中，一氧化硅层(SiO2)31生长于一P型硅晶圆32上，且氧化硅层31的一厚度大约为200埃。接着，通过掩模(mask)与植入物(implant)形成一深层N型井(deep N-well)、一N型井(N-well)及一P型井(p-well)。一氮化硅(Si3N4)层33的沉积厚度约2000埃，一光印(photoprinting)主动区域(active area,AA)应用于晶体管，且依序蚀刻一氮化硅/氧化硅/硅堆叠结构。
然而，现有技术中，难以实现堆叠栅存储器30的通道长度缩放至120纳米以下的技术，因当尺寸缩放后将造成短通道效应(short channel effect)，进而增加尺寸缩放的困难性，其中短通道效应包含存储器击穿效应(memory cell punch-through)与一热载子注入(hot carrier injection)，且随之产生显著的电流损失与信赖性问题。进一步来说，因堆叠栅存储器30的有效通道宽度少于80纳米，故堆叠栅存储器30的最大电流受到限制。再者，最大电流的极限值少于20微安培，且此造成读取限度的困难。换言之，当读取限度的数值较小时，将导致产品信赖性不佳。因此，发展一种尺寸可缩放至120纳米以下且具有稳定信赖度的FinFET堆叠栅存储器遂成为产业上重要且急欲解决的问题。
发明内容
本公开内容提供一种FinFET堆叠栅存储器与其形成方法，通过提升有效通道宽度使FinFET堆叠栅存储器的信赖度提升。
依据本公开内容一实施方式提供一种FinFET堆叠栅存储器的形成方法，包含一形成氮化层步骤、一去除步骤、一形成浮栅结构步骤、一设置氧化物-氮化物-氧化物层步骤、一移除步骤及一形成控制栅结构步骤。形成氮化层步骤中，一氮化层形成于具有一浅沟槽隔离结构的一存储器结构的一存储单元区。去除步骤中，氮化层的一部分被去除，氮化层的另一部分为未被移除的氮化层，氮化层的另一部分位于一基板的一表面之下与浅沟槽隔离结构的一底部，且一浅沟槽隔离氧化物设置于浅沟槽隔离结构的内部。形成浮栅结构步骤中，一穿隧氧化物设置于基板的一表面与氮化层的另一部分的一表面，且一第一多晶硅设置于存储单元区的穿隧氧化物与存储器结构的一非存储单元区的基板的表面以形成一浮栅结构。设置氧化物-氮化物-氧化物层步骤中，浅沟槽隔离氧化物的一部分被去除，且一氧化物-氮化物-氧化物层设置于浮栅结构的一表面、氮化层的另一部分的表面及浅沟槽隔离氧化物的另一部分的一表面，其中浅沟槽隔离氧化物的另一部分为当浅沟槽隔离氧化物的一部分于存储单元区去除时未被去除。移除步骤中，氧化物-氮化物-氧化物层的一部分于存储器结构的非存储单元区被移除。形成控制栅结构步骤中，浮栅结构的一部分于存储器结构的非存储单元区被移除，一第二多晶硅于存储单元区设置于氧化物-氮化物-氧化物层的一表面且于存储器结构的非存储单元区设置于基板的表面与浅沟槽隔离氧化物的一表面以形成一控制栅结构，且形成FinFET堆叠栅存储器。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中氮化层可为一氮化硅材质。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中基板可为一硅材质。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中去除步骤中，氮化层的一部分被去除，且被去除的一厚度可为300埃至1400埃。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中设置氧化物-氮化物-氧化物层步骤中，浅沟槽隔离氧化物的一部分可通过一溶液被去除，且溶液可含有一氢氟酸。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中形成控制栅结构步骤之前，浮栅结构的一部分可通过一蚀刻工艺被移除。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中形成氮化层步骤中，于存储器结构的非存储单元区的氮化层可通过一蚀刻工艺被移除。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中于去除步骤中，浅沟槽隔离氧化物可通过一化学气相沉积工艺设置于浅沟槽隔离结构中。
依据前段所述实施方式的FinFET堆叠栅存储器的形成方法，其中形成浮栅结构步骤中，浮栅结构可进行一化学机械抛光工艺以形成一鳍状浮栅结构。
依据本公开内容一实施方式提供一种FinFET堆叠栅存储器，包含一基板、一浅沟槽隔离结构及一存储单元区。浅沟槽隔离结构设置于基板，且包含一浅沟槽隔离氧化物，其中浅沟槽隔离氧化物设置于浅沟槽隔离结构内。存储单元区包含一氮化层、一浮栅结构、一氧化物-氮化物-氧化物层及一控制栅结构。氮化层设置于浅沟槽隔离结构的一表面与基板的一表面之下。浮栅结构设置于一穿隧氧化物。氧化物-氮化物-氧化物层设置于浮栅结构与浅沟槽隔离结构，浅沟槽隔离氧化物设置于氧化物-氮化物-氧化物层与氮化层之间。控制栅结构设置于氧化物-氮化物-氧化物层，且氧化物-氮化物-氧化物层位于浮栅结构与控制栅结构之间。
依据前段所述实施方式的FinFET堆叠栅存储器，可还包含一非存储单元区，其中非存储单元区连接存储单元区，且包含多个周边装置。
依据前段所述实施方式的FinFET堆叠栅存储器，其中周边装置可包含一高电压N型通道逻辑装置、一高电压P型通道逻辑装置、一低电压N型通道逻辑装置及一低电压P型通道逻辑装置。
依据前段所述实施方式的FinFET堆叠栅存储器，其中浅沟槽隔离氧化物可为一氧化硅材质，且浅沟槽隔离氧化物的一厚度可为600埃至2400埃。
依据前段所述实施方式的FinFET堆叠栅存储器，其中穿隧氧化物可为一氧化硅材质，且穿隧氧化物的一厚度可为70埃至105埃。
依据前段所述实施方式的FinFET堆叠栅存储器，其中氧化物-氮化物-氧化物层可为一氧化硅/氮化硅/氧化硅材质、一氧化硅/氧化铝/氧化硅材质、一氧化硅/氧化锆/氧化硅材质、一氧化硅/氧化铪/氧化硅材质、一氧化硅/二氧化钛/氧化硅材质或一氧化硅/钛酸锶/氧化硅材质。
附图说明
图1示出依照本发明一实施方式中FinFET堆叠栅存储器的形成方法的步骤流程图；
图2示出图1实施方式中形成氮化层步骤的示意图；
图3示出图1实施方式中去除步骤的示意图；
图4示出图1实施方式中形成浮栅结构步骤的示意图；
图5示出图1实施方式中设置氧化物-氮化物-氧化物层步骤的示意图；
图6示出图1实施方式中移除步骤的示意图；
图7示出图1实施方式中形成控制栅结构步骤的示意图；以及
图8示出依照现有技术中堆叠存储器的示意图。
附图标记说明：
100：FinFET堆叠栅存储器的形成方法
S101：形成氮化层步骤
S102：去除步骤
S103：形成浮栅结构步骤
S104：设置氧化物-氮化物-氧化物层步骤
S105：移除步骤
S106：形成控制栅结构步骤
200：FinFET堆叠栅存储器
210：基板
211：薄氧化层
220：浅沟槽隔离结构
221：浅沟槽隔离氧化物
230：存储单元区
231：氮化层
232：穿隧氧化物
233：浮栅结构
234：氧化物-氮化物-氧化物层
235：控制栅结构
240：非存储单元区
241：高电压N型通道逻辑装置
242：低电压N型通道逻辑装置
243：高电压P型通道逻辑装置
244：低电压P型通道逻辑装置
30：堆叠栅存储器
31：氧化硅层
32：P型硅晶圆
33：氮化硅层
具体实施方式
图1示出依照本发明一实施方式中FinFET堆叠栅存储器的形成方法100的步骤流程图。由图1可知，FinFET堆叠栅存储器的形成方法100包含一形成氮化层步骤S101、一去除步骤S102、一形成浮栅结构步骤S103、一设置氧化物-氮化物-氧化物层步骤S104、一移除步骤S105及一形成控制栅结构步骤S106。
图2示出图1实施方式中形成氮化层步骤S101的示意图。由图1与图2可知，一氮化层231形成于具有一浅沟槽隔离结构220的一存储器结构(图未标示)的一存储单元区230，且氮化层231可为一氮化硅材质，但并不以此为限。于形成氮化层步骤S101之前，浅沟槽隔离结构220可通过一蚀刻工艺形成，且浅沟槽隔离结构220的深度可为2000埃。详细来说，氮化层231形成于一薄氧化层211，且薄氧化层211设置于一基板210。基板210可为一硅材质。于去除步骤S102之前，存储单元区230可被覆盖住，且于一非存储单元区240的氮化层231可通过蚀刻工艺被移除。
图3示出图1实施方式中去除步骤S102的示意图。由图1与图3可知，氮化层231的一部分被去除，氮化层231的另一部分为未被移除的氮化层231，氮化层231的另一部分位于基板210的一表面之下与浅沟槽隔离结构220的一底部，且一浅沟槽隔离氧化物221设置于浅沟槽隔离结构220的内部。进一步来说，氮化层231的一部分被去除的厚度为300埃至1400埃，且一侧壁区域通过一等离子体蚀刻工艺形成于氮化层231的一部分。值得一提的是，每一个侧壁区域的深度皆相似。具体来说，浅沟槽隔离氧化物221可通过一化学气相沉积工艺(chemical vapor deposition,CVD)设置于浅沟槽隔离结构220的内部，且浅沟槽隔离氧化物221进行一化学机械抛光(chemical-mechanical polishing,CMP)。
图4示出图1实施方式中形成浮栅结构步骤S103的示意图。由图1与图4可知，一穿隧氧化物232设置于基板210的表面与氮化层231的另一部分的一表面，且一第一多晶硅设置于存储单元区230的穿隧氧化物232与存储器结构的一非存储单元区240的基板210的表面以形成一浮栅结构233。详细来说，于300摄氏度至800摄氏度时，第一多晶硅通过一等离子体工艺或化学气相沉积工艺设置于穿隧氧化物232，且浮栅结构233通过化学机械抛光形成一鳍状浮栅结构。于去除步骤S102中，穿隧氧化物232设置于侧壁区域的内部。因此，可有助于增加一有效存储单元通道宽度。
图5示出图1实施方式中设置氧化物-氮化物-氧化物层步骤S104的示意图。由图1与图5可知，浅沟槽隔离氧化物221的一部分被去除，且一氧化物-氮化物-氧化物层234设置于浮栅结构233的一表面、氮化层231的另一部分的表面及浅沟槽隔离氧化物221的另一部分的一表面，其中浅沟槽隔离氧化物221的另一部分为当浅沟槽隔离氧化物221的一部分于存储单元区230去除时未被去除。具体而言，一掩模用以去除于存储单元区230的浅沟槽隔离氧化物221的一部分，且浅沟槽隔离氧化物221的一部分通过一溶液去除，溶液含有一氢氟酸。于去除浅沟槽隔离氧化物221的一部分后，一光刻胶被去除，且于350摄氏度至800摄氏度下，氧化物-氮化物-氧化物层234通过化学气相沉积工艺沉积。
图6示出图1实施方式中移除步骤S105的示意图。由图1与图6可知，氧化物-氮化物-氧化物层234的一部分于存储器结构的非存储单元区240被移除。
图7示出图1实施方式中形成控制栅结构步骤S106的示意图。由图1与图7可知，浮栅结构233的一部分于存储器结构的非存储单元区240被移除，一第二多晶硅于存储单元区230设置于氧化物-氮化物-氧化物层234的一表面且于存储器结构的非存储单元区240设置于基板210的表面与浅沟槽隔离氧化物221的一表面以形成一控制栅结构235，且形成FinFET堆叠栅存储器200。
由图6与图7可知，掩模用以覆盖存储单元区230，且设置于非存储单元区240的氧化物-氮化物-氧化物层234与浮栅结构233通过蚀刻工艺被移除以保留多个周边装置的空间。进一步来说，有利于形成用于存储单元区230与周边装置的源极/漏极接面，且形成接点/金属连接点以达到适当的电性连接强度。
通过本发明的FinFET堆叠栅存储器的形成方法，可维持尺寸缩放至120纳米以下的通道宽度，且可提升有效通道宽度。进一步来说，可避免过度的电流损失与信赖性不足的问题，且可维持适当的存储器单元的电流。再者，可降低FinFET堆叠栅存储器的尺寸极限值，故可增加FinFET堆叠栅存储器的密度。
由图7可知，本发明的FinFET堆叠栅存储器200包含基板210、浅沟槽隔离结构220、存储单元区230及非存储单元区240。
详细来说，浅沟槽隔离结构220设置于基板210，且包含浅沟槽隔离氧化物221。浅沟槽隔离氧化物221设置于浅沟槽隔离结构220，浅沟槽隔离氧化物221可为氧化硅材质，且浅沟槽隔离氧化物221的厚度可为600埃至2400埃。
存储单元区230包含氮化层231、穿隧氧化物232、浮栅结构233、氧化物-氮化物-氧化物层234及控制栅结构235。氮化层231设置于浅沟槽隔离结构220的一表面与基板210的表面之下。穿隧氧化物232设置于基板210，穿隧氧化物232可为氧化硅材质，且穿隧氧化物232的厚度可为70埃至105埃。值得一提的是，穿隧氧化物232最佳的厚度为95埃，但并不以此为限。浮栅结构233设置于穿隧氧化物232。氧化物-氮化物-氧化物层234设置于浮栅结构233与浅沟槽隔离氧化物221，且浅沟槽隔离氧化物221设置于氧化物-氮化物-氧化物层234与氮化层231之间。控制栅结构235设置于氧化物-氮化物-氧化物层234，且氧化物-氮化物-氧化物层234位于浮栅结构233与控制栅结构235之间。进一步来说，浮栅结构233的厚度为1000埃，氧化物-氮化物-氧化物层234的厚度为65埃/80埃/65埃，且控制栅结构235的厚度为2000埃，但并不以此为限。
详细来说，氧化物-氮化物-氧化物层234可为氧化硅/氮化硅/氧化硅材质。再者，氮化硅可替换成高k绝缘材质如氧化铝、氧化锆、氧化铪、二氧化钛或钛酸锶。因此，氧化物-氮化物-氧化物层234也可为氧化硅/氧化铝/氧化硅材质、氧化硅/氧化锆/氧化硅材质、氧化硅/氧化铪/氧化硅材质、氧化硅/二氧化钛/氧化硅材质或氧化硅/钛酸锶/氧化硅材质，但并不以此为限。
非存储单元区240连接于存储单元区230，且包含多个周边装置。进一步来说，存储单元区230与非存储单元区240电性隔离，因此存储单元区230与非存储单元区240之间不会产生短路。详细来说，周边装置包含一高电压N型通道(HVN)逻辑装置241、一低电压N型通道(LVN)逻辑装置242、一高电压P型通道(HVP)逻辑装置243及一低电压P型通道(LVP)逻辑装置244。
再者，一三P型井(triple P-well)(图未标示)于存储单元区230中位于基板210的一深层N型井(deep N-well)(图未标示)，且一P型井(P-well)(图未标示)于非存储单元区240中位于基板210的一N型井(N-well)(图未标示)的旁边。
通过本发明的FinFET堆叠栅存储器，可增加有效存储单元通道宽度，而存储器结构的尺寸可进一步被缩减，且FinFET堆叠栅存储器的电流可维持不变。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的变动与润饰，故本发明的保护范围当视权利要求所界定者为准。
Claims (15)
1.一种FinFET堆叠栅存储器的形成方法，其特征在于，包含：
一形成氮化层步骤，其中一氮化层形成于具有一浅沟槽隔离结构的一存储器结构的一存储单元区；
一去除步骤，其中该氮化层的一部分被去除，该氮化层的另一部分为未被移除的该氮化层，该氮化层的另该部分位于一基板的一表面之下与该浅沟槽隔离结构的一底部，且一浅沟槽隔离氧化物设置于该浅沟槽隔离结构的内部；
一形成浮栅结构步骤，其中一穿隧氧化物设置于该基板的一表面与该氮化层的另该部分的一表面，且一第一多晶硅设置于该存储单元区的该穿隧氧化物与该存储器结构的一非存储单元区的该基板的该表面以形成一浮栅结构；
一设置氧化物-氮化物-氧化物层步骤，其中该浅沟槽隔离氧化物的一部分被去除，且一氧化物-氮化物-氧化物层设置于该浮栅结构的一表面、该氮化层的另该部分的该表面及该浅沟槽隔离氧化物的另一部分的一表面，其中该浅沟槽隔离氧化物的另该部分为当该浅沟槽隔离氧化物的该部分于该存储单元区去除时未被去除；
一移除步骤，其中该氧化物-氮化物-氧化物层的一部分于该存储器结构的该非存储单元区被移除；以及
一形成控制栅结构步骤，其中该浮栅结构的一部分于该存储器结构的该非存储单元区被移除，一第二多晶硅于该存储单元区设置于该氧化物-氮化物-氧化物层的一表面且于该存储器结构的该非存储单元区设置于该基板的该表面与该浅沟槽隔离氧化物的一表面以形成一控制栅结构，且形成一FinFET堆叠栅存储器。
2.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，该氮化层为一氮化硅材质。
3.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，该基板为一硅材质。
4.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该去除步骤中，该氮化层的该部分被去除，且被去除的一厚度为300埃至1400埃。
5.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该设置氧化物-氮化物-氧化物层步骤中，该浅沟槽隔离氧化物的该部分通过一溶液被去除，且该溶液含有一氢氟酸。
6.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该形成控制栅结构步骤之前，该浮栅结构的该部分通过一蚀刻工艺被移除。
7.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该形成氮化层步骤中，于存储器结构的该非存储单元区的该氮化层通过一蚀刻工艺被移除。
8.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该去除步骤中，该浅沟槽隔离氧化物通过一化学气相沉积工艺设置于该浅沟槽隔离结构中。
9.如权利要求1所述的FinFET堆叠栅存储器的形成方法，其特征在于，于该形成浮栅结构步骤中，该浮栅结构进行一化学机械抛光工艺以形成一鳍状浮栅结构。
10.一种FinFET堆叠栅存储器，其特征在于，包含：
一基板；
一浅沟槽隔离结构，设置于该基板，且包含：
一浅沟槽隔离氧化物，设置于该浅沟槽隔离结构内；以及一存储单元区，包含：
一氮化层，设置于该浅沟槽隔离结构的一表面与该基板的一表面之下；
一浮栅结构，设置于一穿隧氧化物；
一氧化物-氮化物-氧化物层，设置于该浮栅结构与该浅沟槽隔离结构，该浅沟槽隔离氧化物设置于该氧化物-氮化物-氧化物层与该氮化层之间；及
一控制栅结构，设置于该氧化物-氮化物-氧化物层，且该氧化物-氮化物-氧化物层位于该浮栅结构与该控制栅结构之间。
11.如权利要求10所述的FinFET堆叠栅存储器，其特征在于，还包含：
一非存储单元区，连接该存储单元区，且包含多个周边装置。
12.如权利要求11所述的FinFET堆叠栅存储器，其特征在于，该些周边装置包含一高电压N型通道逻辑装置、一高电压P型通道逻辑装置、一低电压N型通道逻辑装置及一低电压P型通道逻辑装置。
13.如权利要求10所述的FinFET堆叠栅存储器，其特征在于，该浅沟槽隔离氧化物为一氧化硅材质，且该浅沟槽隔离氧化物的一厚度为600埃至2400埃。
14.如权利要求10所述的FinFET堆叠栅存储器，其特征在于，该穿隧氧化物为一氧化硅材质，且该穿隧氧化物的一厚度为70埃至105埃。
15.如权利要求10所述的FinFET堆叠栅存储器，其特征在于，该氧化物-氮化物-氧化物层为一氧化硅/氮化硅/氧化硅材质、一氧化硅/氧化铝/氧化硅材质、一氧化硅/氧化锆/氧化硅材质、一氧化硅/氧化铪/氧化硅材质、一氧化硅/二氧化钛/氧化硅材质或一氧化硅/钛酸锶/氧化硅材质。
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