CN103943478A - 浮栅结构的制备方法 - Google Patents
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Abstract
本发明公开了一种浮栅结构的制备方法，包括如下步骤：提供一半导体结构，该半导体结构包括半导体衬底和位于半导体衬底上方的辅助层；部分刻蚀半导体结构形成浅沟槽隔离后，继续沉积氧化物充满所述浅沟槽隔离，并进行平坦化工艺，形成浅沟槽隔离氧化层；继续去除剩余的辅助层，以在相邻的浅沟槽隔离氧化层之间形成凹槽；沉积多晶硅层充满所述凹槽并覆盖浅沟槽隔离氧化层的上表面后，采用化学机械研磨工艺研磨多晶硅层以达到预定的浮栅厚度之后停止，形成浮栅结构。本发明通过浅沟槽隔离氧化层和有源区的台阶高度差异以及对浅沟槽隔离氧化层和多晶硅层采用化学机械研磨的方式实现浮栅和有源区的自对准进一步提高存储器单元的可靠性。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种浮栅结构的制备方法。
背景技术
随着摩尔定律的延伸，半导体制造技术中，新技术和新工艺带来的挑战越来越大，具体表现在浮栅代码型闪存（FG NOR）制造工艺中，浮栅和有源区硅套刻对准要求越来越高。
目前，在浮栅的图形化过程中，常规的方式是通过光刻和蚀刻形成，即先生长多晶硅，然后进行光刻和蚀刻，之后再依次生长氧化物-氮化物-氧化物（Oxdie-Nitride-Oxide，简称ONO）和控制栅，但随着半导体技术的不断更新和发展，光刻工艺中的套刻对准已经无法满足新技术的要求，尤其是在代码型闪存制造工艺中，光刻工艺无法满足浮栅和有源区的套刻对准，进而影响存储器单元的可靠性。
因此，如何找到一种实现浮栅和有源区套刻自对准的方法以提高存储器单元的可靠性成为本领域技术人员致力研究的方向。
中国专利（公开号：CN102394243A）公开了一种自对准闪存中的浮栅结构及其制造方法。根据该发明的自对准闪存中的浮栅结构包括：衬底、布置在所述衬底上的栅极氧化层、布置在所述栅极氧化层上的未掺杂多晶硅层、以及布置在所述未掺杂多晶硅层上的掺杂多晶硅层。根据该发明的结构和方法，在修复硅蚀刻后界面的损伤的工艺的高温制程中，未掺杂多晶硅层的氧化速度比掺杂多晶硅层慢，这样就缓解了微笑效应。
中国专利（公开号：CN101924025A）提供一种浮栅制造方法，包括在半导体衬底的有源区表面上形成垫介质层以及氮化层；在半导体衬底的无源区内形成浅沟槽隔离，去除所述氮化层并清洗所述垫介质，对所述垫介质层进行高温退火处理；通过所述垫介质层，在半导体衬底内进行离子注入，在半导体衬底内形成离子阱；去除所述垫介质层；在浅沟槽隔离两侧的有源区表面上形成浮栅氧化层；在所述浮栅氧化层上形成浮栅。该发明通过对垫氧化层清洗完毕后，进行退火处理，只需进行一道刻蚀去除工艺即可形成浮栅，保持了浅沟槽隔离的横向宽度，增大了控制栅至浮栅之间的耦合比(couple ratio)，从而有效改善外加在控制栅的电压对存储资料的写入或者擦除。
上述专利均未公开本发明通过浅沟槽隔离氧化层和有源区的台阶高度差异以及对浅沟槽隔离氧化层和多晶硅层采用化学机械研磨的方式实现浮栅和有源区的自对准的技术方案。
发明内容
针对上述存在的问题，本发明公开一种浮栅结构的制备方法，以克服现有技术中在代码型闪存制造工艺中，光刻工艺无法满足浮栅和有源区的套刻对准，进而影响存储器单元的可靠性的问题。
为了实现上述目的，本申请记载了一种浮栅结构的制备方法，其中，包括如下步骤：
提供一半导体结构，所述半导体结构包括半导体衬底和位于所述半导体衬底上方的辅助层；
部分刻蚀所述半导体结构形成浅沟槽隔离后，继续沉积氧化物充满所述浅沟槽隔离，并进行平坦化工艺，形成浅沟槽隔离氧化层；
继续去除剩余的辅助层，以在相邻的浅沟槽隔离氧化层之间形成凹槽；
沉积多晶硅层充满所述凹槽并覆盖所述浅沟槽隔离氧化层的上表面后，采用化学机械研磨工艺研磨所述多晶硅层以达到预定的浮栅厚度之后停止，形成浮栅结构。
上述的浮栅结构的制备方法，其中，所述辅助层的材质为氮化硅。
上述的浮栅结构的制备方法，其中，所述多晶硅层的厚度大于所述辅助层的厚度的2倍。
上述的浮栅结构的制备方法，其中，所述制备方法还包括：采用化学机械研磨工艺将所述多晶硅层抛光至浅沟槽隔离氧化层表面后，继续研磨以达到预定的浮栅厚度之后停止，形成浮栅结构。
上述的浮栅结构的制备方法，其中，所述浮栅结构的制备方法应用于65nm以下代码型闪存制造工艺中。
上述的浮栅结构的制备方法，其中，还包括：去除代码型闪存版图中的浮栅图形化层。
上述的浮栅结构的制备方法，其中，所述浅沟槽隔离氧化物层的材质为二氧化硅。
综上所述，本发明公开的一种浮栅结构的制备方法，在形成浅沟槽隔离氧化层之后，移除剩余的辅助层，以在相邻的浅沟槽隔离氧化层之间的有源区的上方形成凹槽，然后沉积多晶硅层充满凹槽并覆盖浅沟槽隔离氧化层的上表面后，采用化学机械研磨工艺研磨多晶硅层至浅沟槽隔离氧化层表面后，并根据具体的工艺需求继续研磨至达到预定的浮栅厚度以形成浮栅结构，本发明从工艺整合和版图设计的角度考量，优化工艺流程和版图设计方案，从而通过浅沟槽隔离氧化层和有源区的台阶高度差异以及对浅沟槽隔离氧化层和多晶硅层采用化学机械研磨的方式实现浮栅和有源区的自对准，进而满足浮栅和有源区的套刻对准的要求，进一步提高存储器单元的可靠性。
具体附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是传统的代码型闪存版图的示意图；
图2是本发明代码型闪存版图的示意图；
图3-10是本发明实施例中浮栅结构的制备方法的流程示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
图1是传统的代码型闪存版图的示意图；图2是本发明代码型闪存版图的示意图；其中，101是有源区，102是浮栅；103是控制栅，104是接触孔，进行本发明的制备浮栅结构的工艺流程之前，在传统的闪存版图的基础上进行优化，去除传统的代码型闪存版图中的浮栅图形化层，即形成本发明如图2所示的代码型闪存版图。
图3-10是本发明实施例中浮栅结构的制备方法的流程示意图；如图3-10所示，本实施例涉及一种浮栅结构的制备方法，可应用于65nm以下代码型闪存制造工艺中，具体包括如下步骤：
步骤S1，提供一半导体衬底1，该半导体衬底1可为上方覆盖有二氧化硅层或其他氧化层的硅衬底（图中未示出），如图3所示的结构。
步骤S2，于上述半导体衬底1表面沉积一层辅助层2以将上述半导体衬底1表面予以覆盖，在本发明的实施例中，该辅助层2的材质为氮化硅，上述半导体衬底1和上述辅助层2构成一半导体结构，且该辅助层2的厚度根据工艺需求设定，如图4所示的结构。
步骤S3，部分刻蚀上述半导体结构形成浅沟槽隔离，形成该浅沟槽隔离的具体步骤为：
于上述半导体结构表面旋涂光刻胶，经曝光、显影后，即将预定义的图形转移到光刻胶上，形成具有浅沟槽隔离图形的光阻，以该光阻为掩膜，从上至下依次刻蚀上述辅助层2和半导体衬底1，于半导体结构中形成浅沟槽隔离，相邻的浅沟槽隔离之间的结构为有源区，如图5所示的结构。
步骤S4，继续沉积氧化物充满上述浅沟槽隔离，形成覆盖上述已形成浅沟槽隔离的半导体结构的表面的氧化物层，优选的，采用化学气相沉积的方法沉积氧化物充满上述浅沟槽隔离，如图6所示的结构。
其中，上述氧化物为二氧化硅。
步骤S5，对上述已沉积氧化物的半导体结构进行平坦化工艺，抛光上述氧化物至剩余的辅助层2＇平面，剩余的氧化物形成浅沟槽隔离氧化层3，优选的，该浅沟槽隔离氧化层3的材质为二氧化硅，如图7所示的结构。
步骤S6，采用干法或湿法刻蚀工艺去除剩余的辅助层2＇，以在相邻的浅沟槽隔离氧化层3之间的有源区上形成凹槽，则该凹槽的高度等于上述辅助层2的厚度，如图8所示的结构。
步骤S7，沉积多晶硅层4充满上述凹槽并覆盖浅沟槽隔离氧化层3的上表面，优选的，多晶硅层4的厚度大于上述辅助层2的厚度的2倍，即该多晶硅层4的厚度大于凹槽的高度的2倍，在本发明的实施例中，该多晶硅层4的厚度大于传统制程中浮栅多晶硅生长的厚度，如图9所示的结构。
步骤S8，采用化学机械研磨工艺将多晶硅层4抛光至浅沟槽隔离氧化层3表面后，根据工艺需求继续研磨以使得剩余的多晶硅层4＇达到预定的浮栅厚度之后停止，形成浮栅结构，如图10所示的结构。
在本发明的实施例中，化学机械研磨后的形成的浮栅结构表面无缺陷，且浅沟槽隔离氧化层表面没有硅残留，有源区上的剩余的多晶硅层4＇的厚度满足工艺需求。
步骤S9，按照常规流程进行后续的ONO和控制栅制备工艺。
综上所述，本发明公开的一种浮栅结构的制备方法，在形成浅沟槽隔离氧化层之后，移除剩余的氮化硅层，以在相邻的浅沟槽隔离氧化层之间的有源区上形成凹槽，然后沉积多晶硅层充满凹槽并覆盖浅沟槽隔离氧化层的上表面后，采用化学机械研磨工艺研磨多晶硅层至浅沟槽隔离氧化层表面停止，并根据具体的工艺需求继续研磨至达到预定的浮栅厚度以形成浮栅结构，本发明从工艺整合和版图设计的角度考量，优化工艺流程和版图设计方案，从而通过浅沟槽隔离氧化层和有源区的台阶高度差异以及对浅沟槽隔离氧化层和多晶硅层采用化学机械研磨的方式实现浮栅和有源区的自对准，进而满足浮栅和有源区的套刻对准的要求，进一步提高存储器单元的可靠性。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (7)
1.一种浮栅结构的制备方法，其特征在于，包括如下步骤：
提供一半导体结构，所述半导体结构包括半导体衬底和位于所述半导体衬底上方的辅助层；
部分刻蚀所述半导体结构形成浅沟槽隔离后，继续沉积氧化物充满所述浅沟槽隔离，并进行平坦化工艺，形成浅沟槽隔离氧化层；
继续去除剩余的辅助层，以在相邻的浅沟槽隔离氧化层之间形成凹槽；
沉积多晶硅层充满所述凹槽并覆盖所述浅沟槽隔离氧化层的上表面后，采用化学机械研磨工艺研磨所述多晶硅层以达到预定的浮栅厚度之后停止，形成浮栅结构。
2.如权利要求1所述的浮栅结构的制备方法，其特征在于，所述辅助层的材质为氮化硅。
3.如权利要求1所述的浮栅结构的制备方法，其特征在于，所述多晶硅层的厚度大于所述辅助层的厚度的2倍。
4.如权利要求1所述的浮栅结构的制备方法，其特征在于，所述制备方法还包括：采用化学机械研磨工艺将所述多晶硅层研磨至浅沟槽隔离氧化层表面后，继续研磨以达到预定的浮栅厚度之后停止，形成浮栅结构。
5.如权利要求1所述的浮栅结构的制备方法，其特征在于，所述浮栅结构的制备方法应用于65nm以下代码型闪存制造工艺中。
6.如权利要求4所述的浮栅结构的制备方法，其特征在于，还包括：去除代码型闪存版图中的浮栅图形化层。
7.如权利要求1所述的浮栅结构的制备方法，其特征在于，所述浅沟槽隔离氧化物层的材质为二氧化硅。
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789035A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种浮栅及其制作方法 |
| CN110707045A (zh) * | 2018-10-09 | 2020-01-17 | 联华电子股份有限公司 | 一种制作半导体元件的方法 |
| CN112786598A (zh) * | 2019-11-11 | 2021-05-11 | 美商矽成积体电路股份有限公司 | FinFET堆叠栅存储器与其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| KR20050002088A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR20060006331A (ko) * | 2004-07-15 | 2006-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
| CN103187258A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 浮栅制造过程中氮化硅层的去除方法 |
-
2014
- 2014-04-03 CN CN201410134640.1A patent/CN103943478A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6153494A (en) * | 1999-05-12 | 2000-11-28 | Taiwan Semiconductor Manufacturing Company | Method to increase the coupling ratio of word line to floating gate by lateral coupling in stacked-gate flash |
| KR20050002088A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
| KR20060006331A (ko) * | 2004-07-15 | 2006-01-19 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 플로팅 게이트 형성 방법 |
| CN103187258A (zh) * | 2011-12-30 | 2013-07-03 | 中芯国际集成电路制造(上海)有限公司 | 浮栅制造过程中氮化硅层的去除方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105789035A (zh) * | 2014-12-24 | 2016-07-20 | 上海格易电子有限公司 | 一种浮栅及其制作方法 |
| CN105789035B (zh) * | 2014-12-24 | 2019-03-26 | 上海格易电子有限公司 | 一种浮栅及其制作方法 |
| CN110707045A (zh) * | 2018-10-09 | 2020-01-17 | 联华电子股份有限公司 | 一种制作半导体元件的方法 |
| CN110707045B (zh) * | 2018-10-09 | 2023-05-12 | 联华电子股份有限公司 | 一种制作半导体元件的方法 |
| CN112786598A (zh) * | 2019-11-11 | 2021-05-11 | 美商矽成积体电路股份有限公司 | FinFET堆叠栅存储器与其形成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20140723 |
|
| RJ01 | Rejection of invention patent application after publication |