CN104851886A - 分栅式存储器件及其制造方法 - Google Patents

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Abstract

本发明涉及一种比传统基线工艺要求更少的处理步骤的分栅式存储器件及其制造方法。在牺牲间隔件的周围形成字栅极/选择栅极(SG)对。形成的SG结构具有可识别的非平面的顶面。覆盖选择栅极的间隔层也与SG顶面的形状一致。设置在栅极间介电层之上以及布置在每个存储栅极和选择栅极的相邻侧壁之间的介电层提供了存储栅极和选择栅极之间的隔离。

Description

分栅式存储器件及其制造方法
技术领域
本发明总体涉及存储器，更具体地，涉及分栅式存储器件。
背景技术
闪存是能够被电擦除且被重新编程的电子非易失性计算机存储介质。闪存单元广泛用于各种商务和军事电子器件和设备中。在闪存单元中，通过使用分栅结构能消除与堆叠栅极结构相关的过多擦除。
发明内容
根据本发明的一个方面，提供了一种分栅式存储器件，设置在半导体主体的上方，分栅式存储器件包括：第一栅极结构，包括彼此间隔设置的第一存储栅极和第一选择栅极，第一存储栅极和第一选择栅极具有非平面的顶面，相对于半导体主体的上表面，顶面沿着第一方向在高度上连续地和/或单调地降低；栅极间介电层，布置在第一存储栅极和第一选择栅极的相邻侧壁之间，栅极间介电层在第一存储栅极的下方延伸；以及第一介电层，设置在栅极间介电层之上以及布置在第一存储栅极和第一选择栅极的相邻侧壁之间，以提供第一存储栅极和第一选择栅极之间的隔离。
优选地，该分栅存储器件还包括：第二栅极结构，第二栅极结构是第一栅极结构的镜像，第二栅极结构包括第二存储栅极和第二选择栅极。
优选地，该分栅存储器件还包括：源极/漏极区，设置在第一选择栅极和第二选择栅极之间的半导体主体内并且在第一栅极结构和第二栅极结构之间被共享。
优选地，选择栅极的非平面的顶面具有第一曲率，而存储栅极的非平面的顶面具有与第一曲率不相连的第二曲率。
优选地，该分栅存储器件还包括：间隔层，布置在第一存储栅极和第一选择栅极之上并且具有与第一存储栅极和第一选择栅极的非平面的顶面一致的轮廓。
优选地，第一选择栅极包括第一选择栅极侧壁和第二选择栅极侧壁，第一选择栅极的高度大于第二选择栅极侧壁的高度；以及第一存储栅极包括第一存储栅极侧壁和第二存储栅极侧壁，第一存储栅极侧壁与第二选择栅极侧壁相邻并且第一存储栅极侧壁的高度大于第二选择栅极侧壁的高度。
优选地，第一存储栅极侧壁的高度也大于第二存储栅极侧壁的高度。
优选地，该分栅存储器件还包括：第一接触件，连接至源极区；自对准多晶硅化物，位于第一栅极结构的任一侧的半导体主体之上以及第一存储栅极和第一选择栅极的非平面的顶面之上；氧化物，沿着第一存储栅极和第一选择栅极的侧壁沉积；接触蚀刻停止层，沿着氧化物沉积且沉积在自对准多晶硅化物之上；以及介电层，设置在间隔材料之上。
优选地，从选择栅极的侧面来看，选择栅极的非平面的顶面大致对应于第一半径，而从存储栅极的侧面来看，存储栅极的非平面的顶面大致对应于第二半径，第二半径小于第一半径。
优选地，第一接触件包括Ti/TiN(钛/氮化钛)和W(钨)。
优选地，栅极间介电层包括氧化物-氮化物-氧化物(ONO)而间隔材料包括氧化物和SiN。
根据本发明的另一方面，提供了一种在半导体主体的上方形成分栅式存储单元的方法，包括：形成与牺牲间隔件的垂直侧邻接的自对准选择栅极(SG)，SG具有带有非平面的顶面的自对准轮廓；形成邻近于SG的自对准存储栅极(MG)；在SG和MG之间形成栅极间介电层，栅极间介电层延伸至MG的下方并且在MG和SG的上方区域之间留下凹槽；用第一介电材料填充栅极间介电层留下的凹槽，以提供MG和SG之间的隔离；以及在SG和MG的上方形成间隔层，间隔层与SG和MG的轮廓一致并且具有非平面的顶面。
优选地，该方法还包括：在半导体主体内形成源极区和漏极区；在MG、SG的顶面上方和半导体主体的上方形成自对准多晶硅化物层；在MG和SG的侧壁上形成氧化物层；在氧化物层和自对准多晶硅化物层的上方沉积接触蚀刻停止层；以及形成延伸至源极区和漏极区的金属接触件。
根据本发明的又一方面，提供了一种形成分栅式存储单元的方法，包括在牺牲间隔件的周围形成自对准选择栅极(SG)。
优选地，SG具有带有非平面的顶面的自对准轮廓。
优选地，该方法还包括：邻近SG形成具有非平面的顶面的自对准存储栅极。
优选地，该方法还包括：在SG和MG之间形成栅极间介电层，栅极间介电层延伸至MG的下面。
优选地，栅极间介电层包括氧化物-氮化物-氧化物(ONO)。
优选地，该方法还包括：在栅极间介电层的顶面上方提供第一介电材料，以在MG和SG之间形成隔离区。
优选地，第一介电材料包括SiN或SiC。
附图说明
图1示出了根据本发明的一些实施例的一对相邻存储单元的截面图。
图2示出了根据本发明的一些实施例的方法的流程图。
图3示出了根据本发明的一些实施例的形成分栅式存储器件的方法流程图。
图4至图17示出了根据本发明的一些实施例的形成分栅式存储单元的各个阶段的截面图。
具体实施方式
参考附图进行本文的描述，其中，相同的参考数字通常用于指代全篇中相同的元件，并且各种结构无需按比例绘制。在下列描述中，出于解释的目的，提供了很多具体细节以助于理解。然而，对本领域的技术人员来说显而易见的是，可以使用这些具体细节的较少程度实践本文描述的一个或多个方面。在其他情况下，以框图形式示出了已知结构和器件，以助于理解。
分栅式存储单元相对于堆叠栅极存储单元具有极具前景的优点，如低功耗、高注入效率、对短沟道效应具有低敏感性和免于过分擦除。分栅式存储单元内置的选择栅极晶体管能有效地去除用于传统堆叠栅极单元的片上擦除程序，以解决过分擦除问题。传统的分栅式存储单元的制造方法包括很多工艺步骤，其包括图案化的掩蔽和干蚀刻步骤。大量的工艺步骤导致很高的制造成本。
因此，本发明涉及一种形成具有比传统的基线工艺少的处理步骤的分栅闪存单元的方法。除了降低有效的处理成本外，该方法提供了形成在牺牲间隔件周围的对称字栅极对。选择用于牺牲间隔件的牺牲间隔材料，这样使得其与下面的硅衬底以及随后的工艺步骤相兼容。该方法的重点是形成自对准栅极结构(在牺牲间隔件的上方沉积栅极材料，然后进行无掩模的湿蚀刻)，从而形成易于识别的选择栅极(SG)部件，其中，SG结构将具有不同于传统SG结构的非平面的顶面。
一些传统的分栅式存储处理技术包括保护源极侧的掩蔽的光刻步骤以从存储单元的漏极侧去除字线(WL)多晶硅(poly)。为了将相邻存储单元分隔开以及降低接触电阻才进行该步骤。本发明没有涉及这样的步骤，因此对硅衬底产生较少的损害。本文中，形成栅极结构之后，很容易去除牺牲间隔材料，这样将相邻存储单元对分隔开并且为接触件形成创造了开放空间。因此，本发明提出了一种有成本效益且简单的用于制造具有自对准栅极结构的分栅式存储单元的方法。
图1示出了根据本发明的一些实施例的一对相邻存储单元的截面图，即，第一存储单元101a和第二存储单元101b。存储单元101a和存储单元101b具有半导体主体102内的第一共享共同源/漏极(S/D)区104和连接至第一共享共同S/D区104的第一接触件124。在一些实施例中，半导体主体102包括硅(Si)而第一接触件124包括Ti/TiN(钛/氮化钛)和W(钨)。该对相邻存储单元包括彼此互为镜像的第一栅极结构103和第二栅极结构105。因此，正式指出，所有示出的用于第一栅极结构103的部件都适用于第二栅极结构105。第一栅极结构103包括第一选择栅极(SG)106和第一存储栅极(MG)110。在一些实施例中，SG 106和MG 110包括多晶硅。
第一MG 110和第一SG 106分别具有非平面的顶面113和115。相对于半导体主体的上表面，例如，非平面的顶面113和115都在沿着X轴在远离第一接触件124的方向上移动的同时而在高度上连续地和/或单调地降低。
在所示实例中，非平面的顶面113和115是具有不同曲率的圆形表面。由于所使用的工艺步骤形成了顶面113和115的不同曲率。在所示的实施例中，非平面的SG顶面115具有第一曲率125，并且非平面的MG顶面113具有与第一曲率125不连续的第二曲率126。在一些实施例中，曲率125和126可通过不同的半径来粗略估计，其中，曲率125的半径大于曲率126的半径。尽管这些曲率可通过不同的半径近似获取，但是，应该理解，曲率不一定为真正的圆形，而可以是椭圆形的、抛物线形的、双曲线形的和/或具有其他曲率。
在一些实施例中，存储单元101a和101b的每个SG均包括第一选择栅极侧壁128a和第二选择栅极侧壁128b，其中，第一选择栅极侧壁128a的高度大于第二选择栅极侧壁128b的高度。同样地，存储单元101a和101b的每个MG 110均包括第一存储栅极侧壁128c和第二存储栅极侧壁128d。邻近第二选择栅极侧壁128b的第一存储栅极侧壁128c具有的高度大于第二选择栅极侧壁128b的高度。在一些实施例中，第一存储栅极侧壁128c的高度也大于第二存储栅极侧壁128d的高度。形成具有非平面的顶面的对称自对准栅极减少了工艺步骤(因为其没有涉及掩模图案化和CMP工艺)，由此降低了制造成本。此外，它们提供了不同于传统SG结构的可识别的选择栅极(SG)部件。
栅极间介电层108位于第一SG 106和第一MG 110之间。栅极间介电层108还在第一MG 110的下方延伸。在一些实施例中，栅极间介电层108包括氧化物层108a、氮化物层108b、以及第二氧化物层108c，其共同称为ONO(氧化物/氮氧化物/氧化物)结构。
第一介电层111设置在栅极间介电层108之上并且设置在第一MG 110和第一SG 106的相邻侧壁之间，以提供第一MG 110和第一SG 106之间的隔离。在一些实施例中，第一介电层111包括SiN(氮化硅)。沿着第一MG 110和第一SG 106的侧壁沉积氧化物112。自对准多晶硅化物116沉积在SG 106和MG 110的顶面的上方以及半导体主体102上方的栅极结构103和105的任一侧上。间隔层114同时设置在第一存储栅极110和第一SG 106之上并且具有与第一MG 110和第一SG 106的非平面的顶面一致的轮廓。在一些实施例中，间隔层114包括SiN或氧化物。接触蚀刻停止层(CESL)118沿着氧化物112沉积且沉积在自对准多晶硅化物116之上。在一些实施例中，CESL层118包括SiN。介电层122完全沉积在半导体主体的上方，用以填充栅极结构之间的间隙。介电层122包括用以间隙填充的BPTEOS(硼磷四乙基原硅酸盐)层120和位于BPTEOS层120之上的用以防吸水的TEOS(四乙基原硅酸盐)层121。
每个存储单元101a、101b均可被认为是串联的两个晶体管。一个是存储栅极晶体管(例如，对应于MG 110)，而另一个是选择栅极晶体管(例如，对应于SG 106)，选择栅极晶体管为受字线控制的简单增强晶体管。通过源极侧沟道热电子注入的方式进行编程。使用多晶对多晶福勒-诺得海姆(FN)电子隧道效应进行擦除。为了将单元值变为“0”，将负电位施加给两个栅极，这样使得存储在存储节点(ONO层)内的电子被排至存储单元的源极侧。通过应用强正电场可使芯片的单元内的电子变为标准值“1”。
图2示出了根据本发明的一些实施例的方法200的流程图。虽然下列以一系列的动作或事件示出和描述了所公开的方法200(和本文描述的其他方法)，但是应该理解，这些动作或事件的示出顺序不应该理解为限制意义。例如，一些动作可能以不同顺序发生和/或与本文所示和/或所述的动作或事件以外的动作或事件同时发生。此外，不需要所有示出的动作来实施本文描述的一个或多个方面或实施例。此外，在一个或多个单独动作和/或阶段中可实施本文描述的一个或多个动作。
在202中，形成邻接牺牲间隔件的第一侧壁的自对准SG。对称的SG形成在同一个牺牲间隔件的第二相对侧壁上。自对准形成了非平面的顶面，其在形成在牺牲间隔件的任一侧上的两个选择栅极上均向相对方向倾斜。
在204中，自对准存储栅极(MG)邻近SG形成。
在206中，栅极间介电层形成在SG和MG之间，其中，栅极间介电层延伸在MG的下方并且在MG和SG的上方区域之间形成凹槽。
在208中，栅极间介电层形成的凹槽填充有第一介电材料，以提供MG和SG之间的隔离。
在210中，间隔层形成在SG和MG的上方，其中，间隔层与SG和MG的轮廓一致并且具有非平面的顶面。
图3示出了根据本发明的一些实施例的用于形成分栅式存储器件的方法300的流程图。
在302中，在半导体衬底的上方沉积牺牲间隔材料且使用光刻胶图案化牺牲间隔材料。在一些实施例中，牺牲间隔材料包括SiN、SiC和/或SiO2。
在304中，蚀刻牺牲间隔材料并且剥离光刻胶以在半导体主体的上方形成牺牲间隔件。在一些实施例中，在半导体主体的上方形成对称的牺牲间隔件。在一些实施例中，牺牲间隔材料可受光刻限定并且通过等离子体/RIE蚀刻或选择湿蚀刻来去除。
在306中，底部氧化物层完全沉积在半导体主体的上方，随后进行SG材料沉积。在一些实施例中，SG包括多晶硅。
在308中，蚀刻SG多晶硅以在牺牲间隔件的任一侧上形成SG结构。蚀刻停止于底部氧化物层。
在310中，沉积栅极间介电层之后，进行MG材料的沉积。在一些实施例中，栅极间介电层是电荷存储节点且包括ONO。
在312中，蚀刻MG材料/多晶硅以在栅极间介电层以外的牺牲间隔件的任一侧上形成MG结构。
在314中，湿蚀刻栅极间介电层或ONO层的第一个两层。在一些实施例中，通过湿蚀刻去除ON(氧化物/氮氧化物)层。
在316中，底部抗反射涂层(BARC)完全沉积在剥离ON(氧化物/氮氧化物)的区域的上方。
在318中，去除或蚀刻掉牺牲间隔件。也去除位于牺牲间隔件之上和SG顶部之上的氧化物。在一些实施例中，使用HF和H3PO4(氟化氢和磷酸)的组合湿蚀刻剂来去除牺牲间隔件。
在320中，在半导体主体的整个上方和栅极结构的上方沉积主侧壁间隔层。
在322中，从半导体主体的顶部和栅极结构的顶部处蚀刻掉间隔层，但在栅极侧壁上和SG与MG之间的ONO层的上方仍留有间隔层，从而提供SG和MG之间的隔离。
在324中，从栅极结构的顶部和半导体主体的表面上去除氧化物之后，在其上方沉积自对准多晶硅化物。
在326中，接触蚀刻停止层(CESL)和层间介电层完全沉积在半导体主体的上方从而覆盖所有间隙，并且利用化学机械抛光(CMP)工艺对接触蚀刻停止层(CESL)和层间介电层进行平坦化。在一些实施例中，CESL包括SiN，并且层间介电层包括氧化物。
在328中，另一个顶层介电层沉积在层间介电层的上方，以防止H2O吸收，并且形成的金属接触件延伸至源极/漏极(S/D)区。在一些实施例中，用于填充间隙的层间介电层包括BPTEOS，并且顶层介电层包括TEOS。在一些实施例中，金属接触件包括用作填充有W的缓冲层的Ti/TiN。
图4至图17示出了根据本发明的一些实施例的用于形成分栅式存储单元的方法300的截面图。
图4示出了根据本发明的一些实施例的形成分栅式存储单元的一个阶段的截面图400，并且，图案化的光刻胶410位于半导体主体402的上方。半导体主体402具有在其内扩散或形成的S/D区404。氧化物层406位于半导体主体的顶部，用以在以后的蚀刻步骤保护半导体主体。牺牲间隔材料408沉积在氧化物层406的上方，其随后被图案化和蚀刻。位于牺牲间隔材料408的顶部上的光刻胶410用于图案化牺牲间隔材料，以形成牺牲间隔件。
图5示出了根据本发明的一些实施例的在蚀刻牺牲间隔材料408和剥离光刻胶之后形成分栅式存储单元的另一个阶段的截面图500。
图6示出了根据本发明的一些实施例的在牺牲间隔件408的上方沉积或形成氧化物602然后沉积SG多晶硅604之后的形成分栅式存储单元的另一个阶段的截面图600。
图7示出了根据本发明的一些实施例的形成分栅式存储单元的另一个阶段的截面图700，其中，蚀刻SG多晶硅604以在牺牲间隔件408的任一侧上形成SG对。在一些实施例中，无需掩模步骤，使用湿蚀刻来蚀刻掉SG多晶硅。
图8示出了根据本发明的一些实施例的在氧化物406、牺牲间隔件408和SG 604的上方全部沉积ONO(氧化物-氮氧化物-氧化物)层和MG多晶硅808之后形成分栅式存储单元的另一个阶段的截面图800。802表示ONO层的第一氧化物层，804表示氮化物层，以及806表示顶氧化物层。
图9示出了根据本发明的一些实施例的在蚀刻MG多晶硅以在牺牲间隔件408的任一侧上形成MG 808之后形成分栅式存储单元的另一个阶段的截面图900。在一些实施例中，无需使用掩模步骤，只使用湿蚀刻来蚀刻掉MG多晶硅，湿蚀刻停止于顶氧化物层806。
图10示出了根据本发明的一些实施例的蚀刻ONO层中指定位置处的顶氧化物层806和氮化物层804之后形成分栅式存储单元的另一个阶段的截面图1000。在一些实施例中，进行湿蚀刻、干蚀刻、等离子体蚀刻或反应离子蚀刻(RIE)。
图11示出了根据本发明的一些实施例的形成分栅式存储单元的另一个阶段的截面图1100，其中，在剥离氧化物和氮化物的区域沉积BARC层1102。该层在未来的蚀刻步骤中保护下面的层。
图12示出了根据本发明的一些实施例的在去除了牺牲间隔件408和位于牺牲间隔件和栅极结构的顶面上方的氧化物之后形成分栅式存储单元的另一个阶段的截面图1200。在一些实施例中，使用HF和H3PO4的组合湿蚀刻剂来去除氧化物和牺牲间隔件。
图13示出了根据本发明的一些实施例的在栅极结构和氧化物层406的上方沉积主侧壁间隔层1304之后形成分栅式存储单元的另一个阶段的截面图1300。在沉积间隔层1304之前，在栅极结构的顶面上沉积氧化物层1302。在一些实施例中，间隔层包括氧化物和SiN。
图14示出了根据本发明的一些实施例的形成分栅式存储单元的另一个阶段的截面图1400，其中，从栅极结构的顶面以及氧化物层406上蚀刻掉间隔层1304。间隔层1304仍位于MG和SG的侧壁上以及SG-MG对之间的ONO层的上方。
图15示出了根据本发明的一些实施例的在去除氧化物层和沉积自对准多晶硅化物层1502之后形成分栅式存储单元的另一个阶段的截面图1500。从位于栅极结构之间的区域中的半导体主体402的顶部上去除氧化物层406，并且从栅极结构的非平面的顶面上去除氧化物1302。自对准多晶硅化物层1502沉积在上述剥离氧化物的区域中。
图16示出了根据本发明的一些实施例的在半导体主体的上方完全沉积接触蚀刻停止层(CESL)1602和层间介电层1604从而覆盖所有间隙之后形成分栅式存储单元的另一个阶段的截面图1600。使用化学机械抛光(CMP)工艺平坦化层间介电层1604。在一些实施例中，CESL 1602包括SiN而层间介电层1604包括BPTEOS。
图17示出了根据本发明的一些实施例在层间介电层1604的上方完全沉积另一个顶层介电层1702以防止H2O吸收以及形成向下延伸至源/漏极(S/D)区404的金属接触件1704之后形成分栅式存储单元的另一个阶段的截面图1700。在一些实施例中，顶层介电层1702包括TEOS，并且金属接触件1704包括作为填充有W的缓冲层的Ti/TiN。
应该理解，虽然在讨论本文描述的方法方面通篇引用了示例性结构，但是，这些方法不受限于提供的相应结构。并且，这些方法(和结构)被认为彼此独立且单独成立，并且在无需考虑附图所述的任何特定方面的情况下能够被实践。此外，可以诸如旋转涂覆、溅射、生长和/或沉积技术等的任何合适方式来形成本文所描述的各层。
并且，基于对说明书和附图的阅读和/或理解，本领域的技术人员可进行等同改变和/或修改。本文所公开的内容包括所有这样的修改和改变并且通常不旨在由此受到限制。例如，尽管本文所提供的附图被示出和描述为具有特定的掺杂类型，但是，正如本领域的技术人员所理解的，可使用替代的掺杂类型。
在描述中，诸如“下的”、“上的”、“水平的”、“垂直的”、“上面的”、“下面的”、“上”、“下”、“顶部的”和“底部的”的关系术语及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为指代讨论中的附图所述或所示的方位。这些关系术语便于描述但是不需要以特定方位构建或操作装置。
此外，虽然特定部件或方面可只参照几个实施例中的一个而被公开，但是，这样的部件或方面正如期望的那样可与其他实施例中的一个或多个部件和/或特征相结合。并且，在某种程度上，本文使用了术语“包括”、“具有”、“含有”、“带有”和/或其变体，这样的术语.在具有包含的意义，如“包括”。并且，“示例性的”仅指代实例，而不是最佳实例。应该理解，为了简化和容易理解，本文描述的部件、各层和/或元件示有特定尺寸和/或彼此相对的方位，并且应该理解，实际的尺寸和/或方位可与本文所示的尺寸和/或方位大致不同。
本发明涉及一种用于形成具有自对准选择栅极结构和具有比传统的基线工艺处理步骤较少的分栅闪存单元的方法。该方法提供了在牺牲间隔件的周围形成对称字栅极/选择栅极对。选择牺牲间隔件所使用的牺牲间隔材料，这样使得其与下面的硅衬底以及后续的处理步骤相兼容。该方法导致生成易于识别的选择栅极(SG)部件，即，SG结构不同于传统的选择栅极结构，其将具有非平面的顶面，相对于半导体主体的上表面，该顶面沿着第一方向在高度上连续地和/或单调地降低。覆盖选择栅极的间隔层也与SG顶面的形状一致。设置在栅极间介电层的上方以及布置在每个存储栅极和选择栅极的相邻侧壁之间的介电层提供了SG和MG之间的隔离。
在一些实施例中，本发明涉及一种设置在半导体主体上方的分栅式存储器件。分栅式存储器件包括具有彼此间隔设置的第一存储栅极和第一选择栅极的第一栅极结构。在一些实施例中，第一存储栅极和第一选择栅极彼此横向间隔开。第一存储栅极和第一选择栅极分别具有非平面的顶面，相对于半导体主体的上表面，该非平面的顶面沿着第一方向在高度上连续地和/或单调地降低。栅极间介电层(ONO)布置在第一存储栅极和第一选择栅极的相邻侧壁之间。栅极间介电层延伸至第一存储栅极的下面，并且第一介电层设置在栅极间介电层的之上并且布置在第一存储栅极和第一选择栅极的相邻侧壁之间，以提供第一存储栅极和第一选择栅极之间的隔离。
在另一个实施例中，本发明涉及一种用于在半导体主体的上方形成分栅式存储单元的方法。形成的自对准选择栅极(SG)邻接牺牲间隔件的垂直侧壁。SG具有带有非平面的顶面的自对准轮廓。自对准存储栅极(MG)邻近SG形成。栅极间介电层形成在SG和MG之间。栅极间介电层延伸至MG的下面并且在MG和SG的上方区域之间留下凹槽。栅极间介电层所留下的凹槽填充有第一介电材料，以提供MG和SG之间的隔离。间隔层形成在SG和MG的上方。间隔层与SG和MG的轮廓一致并且具有非平面的顶面，因为它们自对准所以不包括额外的掩模图案化或CMP工艺。
在又一个实施例中，本发明涉及一种用于形成分栅式存储单元的方法，其包括在牺牲间隔件的周围形成自对准选择栅极(SG)。

Claims (10)

1.一种分栅式存储器件，设置在半导体主体的上方，所述分栅式存储器件包括：
第一栅极结构，包括彼此间隔设置的第一存储栅极和第一选择栅极，所述第一存储栅极和所述第一选择栅极具有非平面的顶面，相对于所述半导体主体的上表面，所述顶面沿着第一方向在高度上连续地和/或单调地降低；
栅极间介电层，布置在所述第一存储栅极和所述第一选择栅极的相邻侧壁之间，所述栅极间介电层在所述第一存储栅极的下方延伸；以及
第一介电层，设置在所述栅极间介电层之上以及布置在所述第一存储栅极和所述第一选择栅极的相邻侧壁之间，以提供所述第一存储栅极和所述第一选择栅极之间的隔离。
2.根据权利要求1所述的分栅存储器件，还包括：第二栅极结构，所述第二栅极结构是所述第一栅极结构的镜像，所述第二栅极结构包括第二存储栅极和第二选择栅极。
3.根据权利要求2所述的分栅存储器件，还包括：
源极/漏极区，设置在所述第一选择栅极和所述第二选择栅极之间的所述半导体主体内并且在所述第一栅极结构和所述第二栅极结构之间被共享。
4.根据权利要求1所述的分栅存储器件，其中，所述选择栅极的非平面的顶面具有第一曲率，而所述存储栅极的非平面的顶面具有与所述第一曲率不相连的第二曲率。
5.根据权利要求1所述的分栅存储器件，还包括：
间隔层，布置在所述第一存储栅极和所述第一选择栅极之上并且具有与所述第一存储栅极和所述第一选择栅极的非平面的顶面一致的轮廓。
6.根据权利要求1所述的分栅存储器件，
其中，所述第一选择栅极包括第一选择栅极侧壁和第二选择栅极侧壁，所述第一选择栅极的高度大于所述第二选择栅极侧壁的高度；以及
所述第一存储栅极包括第一存储栅极侧壁和第二存储栅极侧壁，所述第一存储栅极侧壁与所述第二选择栅极侧壁相邻并且所述第一存储栅极侧壁的高度大于所述第二选择栅极侧壁的高度。
7.根据权利要求6所述的分栅存储器件，其中，所述第一存储栅极侧壁的高度也大于所述第二存储栅极侧壁的高度。
8.根据权利要求1所述的分栅存储器件，还包括：
第一接触件，连接至所述源极区；
自对准多晶硅化物，位于所述第一栅极结构的任一侧的所述半导体主体之上以及所述第一存储栅极和所述第一选择栅极的非平面的顶面之上；
氧化物，沿着所述第一存储栅极和所述第一选择栅极的侧壁沉积；
接触蚀刻停止层，沿着所述氧化物沉积且沉积在所述自对准多晶硅化物之上；以及
介电层，设置在所述间隔材料之上。
9.一种在半导体主体的上方形成分栅式存储单元的方法，包括：
形成与牺牲间隔件的垂直侧邻接的自对准选择栅极(SG)，所述SG具有带有非平面的顶面的自对准轮廓；
形成邻近于所述SG的自对准存储栅极(MG)；
在所述SG和所述MG之间形成栅极间介电层，所述栅极间介电层延伸至所述MG的下方并且在所述MG和所述SG的上方区域之间留下凹槽；
用第一介电材料填充所述栅极间介电层留下的凹槽，以提供所述MG和所述SG之间的隔离；以及
在所述SG和所述MG的上方形成间隔层，所述间隔层与所述SG和所述MG的轮廓一致并且具有非平面的顶面。
10.一种形成分栅式存储单元的方法，包括在牺牲间隔件的周围形成自对准选择栅极(SG)。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931497A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 非易失性存储器、半导体器件以及形成半导体器件的方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9660106B2 (en) * 2014-08-18 2017-05-23 United Microelectronics Corp. Flash memory and method of manufacturing the same
US9960176B2 (en) 2015-11-05 2018-05-01 Taiwan Semiconductor Manufacturing Co., Ltd. Nitride-free spacer or oxide spacer for embedded flash memory
US9997524B2 (en) * 2016-08-24 2018-06-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory device and manufacturing method thereof
US10505015B2 (en) * 2016-11-17 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method of fabricating thereof
US10163650B2 (en) * 2016-11-18 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. System and method for selective nitride etch
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258497A (ja) * 2006-03-24 2007-10-04 Renesas Technology Corp 半導体装置の製造方法および半導体装置
CN101609816A (zh) * 2008-06-20 2009-12-23 东部高科股份有限公司 半导体器件的制造方法
US20100006914A1 (en) * 2008-07-14 2010-01-14 Nec Electronics Corporation Nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
US20100255670A1 (en) * 2009-04-07 2010-10-07 Nec Electronics Corporation Nonvolatile semiconductor memory and method of manufacturing the same
US8530950B1 (en) * 2012-05-31 2013-09-10 Freescale Semiconductor, Inc. Methods and structures for split gate memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
JP4647175B2 (ja) * 2002-04-18 2011-03-09 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JP4746835B2 (ja) * 2003-10-20 2011-08-10 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置
KR100621553B1 (ko) 2004-09-22 2006-09-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2006093707A (ja) 2004-09-22 2006-04-06 Samsung Electronics Co Ltd 半導体素子及びその製造方法
US7579243B2 (en) * 2006-09-26 2009-08-25 Freescale Semiconductor, Inc. Split gate memory cell method
JP2009054707A (ja) 2007-08-24 2009-03-12 Renesas Technology Corp 半導体記憶装置およびその製造方法
US7902022B2 (en) * 2008-07-29 2011-03-08 Freescale Semiconductor, Inc. Self-aligned in-laid split gate memory and method of making
JP5538838B2 (ja) * 2009-11-25 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10014380B2 (en) * 2012-12-14 2018-07-03 Cypress Semiconductor Corporation Memory first process flow and device
US9219167B2 (en) 2013-12-19 2015-12-22 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell
US9450057B2 (en) 2014-02-18 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate cells for embedded flash memory

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007258497A (ja) * 2006-03-24 2007-10-04 Renesas Technology Corp 半導体装置の製造方法および半導体装置
CN101609816A (zh) * 2008-06-20 2009-12-23 东部高科股份有限公司 半导体器件的制造方法
US20100006914A1 (en) * 2008-07-14 2010-01-14 Nec Electronics Corporation Nonvolatile semiconductor memory device, and method for manufacturing nonvolatile semiconductor memory device
US20100193857A1 (en) * 2009-02-03 2010-08-05 Nec Electronics Corporation Nonvolatile semiconductor memory device and method for manufacturing the same
US20100255670A1 (en) * 2009-04-07 2010-10-07 Nec Electronics Corporation Nonvolatile semiconductor memory and method of manufacturing the same
US8530950B1 (en) * 2012-05-31 2013-09-10 Freescale Semiconductor, Inc. Methods and structures for split gate memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110931497A (zh) * 2018-09-20 2020-03-27 台湾积体电路制造股份有限公司 非易失性存储器、半导体器件以及形成半导体器件的方法
US11217596B2 (en) 2018-09-20 2022-01-04 Taiwan Semiconductor Manufacturing Co., Ltd. Flash memory with improved gate structure and a method of creating the same

Also Published As

Publication number Publication date
US20210313436A1 (en) 2021-10-07
US20170040429A1 (en) 2017-02-09
US10516026B2 (en) 2019-12-24
CN104851886B (zh) 2020-12-01
US20230290845A1 (en) 2023-09-14
US11056566B2 (en) 2021-07-06
US9484351B2 (en) 2016-11-01
KR101624423B1 (ko) 2016-05-25
TW201539723A (zh) 2015-10-16
US20190097009A1 (en) 2019-03-28
US10147794B2 (en) 2018-12-04
TWI566385B (zh) 2017-01-11
KR20150097374A (ko) 2015-08-26
US20150236030A1 (en) 2015-08-20
US11658224B2 (en) 2023-05-23
US20200111881A1 (en) 2020-04-09

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