KR101624423B1 - 스플릿 게이트 메모리 디바이스 및 이것의 제조 방법 - Google Patents

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Abstract

본 개시는 전통적인 베이스라인 공정보다 더 적은 수의 처리 단계를 필요로 하는 스플릿 게이트 메모리 디바이스 및 이 디바이스의 제조 방법에 관한 것이다. 희생성 스페이서 주위에 대칭적인 워드 게이트/셀렉트 게이트(SG) 쌍이 형성된다. 그 결과로 형성된 SG 구조는 구별 가능한 비평면 상면을 갖는다. 셀렉트 게이트를 덮는 스페이서층은 또한 SG 상면의 형상을 따른다. 게이트간 유전체층 위에 배치되고 각각의 메모리 게이트 및 셀렉트 게이트의 이웃하는 측벽들 사이에 배치되는 유전체가 그들 사이를 절연시킨다.

Description

스플릿 게이트 메모리 디바이스 및 이것의 제조 방법{SPLIT GATE MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
플래시 메모리는 전기적으로 소거 및 재프로그래밍될 수 있는 전자 비휘발성 컴퓨터 저장 매체이다. 플래시 셀은 다양한 상업적 및 군사적 전자 디바이스 및 장비에 사용되고 있다. 플래시 메모리 셀에 있어서, 스택형 게이트 구조와 연관된 과소거(over erase)는 스플릿 게이트 구조(split gate structure)를 이용해서 제거된다.
도 1은 본 개시의 일부 실시형태에 따른 인접한 메모리 셀 쌍의 단면도를 보여주고 있다.
도 2는 본 개시의 일부 실시형태에 따른 방법의 흐름도를 보여주고 있다.
도 3은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 디바이스의 형성 방법의 흐름도를 보여주고 있다.
도 4-도 17은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀의 형성 방법의 흐름도를 보여주고 있다.
여기에서의 설명은, 도면 전체에서 같은 요소를 가리키는데 같은 참조 번호를 사용하는 도면을 참조하며, 도면에 있어서 다양한 구조는 반드시 실측으로 나타내지 않는다. 이하의 설명에서는, 설명의 목적상, 이해를 돕기 위해 다수의 특정 세부사항을 설명한다. 그러나, 당업자에게는 여기에 설명하는 하나 이상의 양태들이 그 특정 세부사항의 저 수준으로도 실시될 수 있음이 자명할 것이다. 다른 경우에 있어서, 알려진 구조 및 디바이스는 이해를 돕기 위해 블록도의 형태로 도시된다.
스플릿 게이트 메모리 셀은 스택형 게이트 셀보다 저전력 소비, 고주입 효율, 단채널 효과에 대해 덜 취약함, 및 과소거 면역성 등의 유망한 장점을 갖고 있다. 스플릿 게이트 메모리 셀에서 셀렉트 게이트 트랜지스터로 내장되면, 과소거 문제를 해결하기 위해 전통적인 스택형 게이트 셀에서 사용되었던 온칩 소거 절차를 효과적으로 없앨 수 있다. 전통적인 스플릿 게이트 메모리 셀의 제조 방법은 패터닝 마스킹 및 건식 에칭 단계를 비롯한 다수의 처리 단계를 수반한다. 처리 단계수가 많으면 제조 비용이 높아진다.
따라서, 본 개시는 전통적인 베이스라인 공정수보다 더 적은 공정수로 스플릿 게이트 플래시 메모리를 제조하는 방법에 관한 것이다. 실질적인 처리 비용의 삭감이라는 점 외에도, 본 방법은 희생성 스페이서 주위에 형성되는 대칭적인 워드 게이트 쌍을 제공한다. 희생성 스페이서에 사용된 희생성 스페이서 재료는 이어지는 처리 단계뿐만 아니라 하부의 실리콘 기판과도 양립될 수 있는 것으로 선택된다. 본 발명은 셀프얼라인(self-aligned) 게이트 구조(희생성 스페이서 위에 적층된 게이트 재료에는 마스크 동반 없이 습식 에칭이 행해짐)에 초점을 맞추므로, 셀렉트 게이트(select gate, SG) 특징부를 쉽게 구별할 수 있는데, SG 구조는 전통적인 SG 구조와 달리 비평면 상면(non-planar top surface)을 가질 것이다.
일부 전통적인 스플릿 게이트 메모리 처리 기술은 메모리 셀의 드레인측으부터 워드라인(WL) 폴리를 제거하기 위해 소스측 보호형 마스크 리소그래피를 포함한다. 이것은 컨택 저항을 줄이는 것뿐만 아니라 이웃하는 메모리 셀을 절연시키기 위해서 행해진다. 본 개시는 그러한 단계를 수반하지 않기 때문에 실리콘 기판에 손상을 덜 끼친다. 여기서, 게이트 구조의 형성 후에, 희생성 스페이서 재료는 쉽게 제거되어, 컨택 형성을 위한 개방 공간을 형성할 뿐만 아니라 이웃하는 메모리 셀 쌍을 분리시킨다. 그러므로, 본 개시는 셀프얼라인 게이트 구조로 스플릿 게이트 메모리 셀을 제조하기 위한, 비용 효율적이며 간단한 방법을 제공한다.
도 1은 본 개시의 일부 실시형태에 따른 인접한 메모리 셀 쌍, 즉 제1 메모리 셀(101a)과 제2 메모리 셀(101b)의 단면도(100)를 도시하고 있다. 이들 메모리 셀(101a, 101b)은 반도체 본체(102) 내의 제1 공유형 공통 소스/드레인(S/D) 영역(104)과, 이 제1 공유 S/D 영역(104)에 접속되는 제1 컨택(124)을 갖는다. 일부 실시형태에 있어서, 반도체 본체(102)는 실리콘(Si)을 포함하고, 제1 컨택(124)은 Ti/TiN(티타늄/질화티타늄)과 W(텅스텐)을 포함한다. 인접한 메모리 셀의 쌍은 서로 거울상인 제1 게이트 구조(103)와 제2 게이트 구조(105)를 포함한다. 따라서, 제1 게이트 구조(103)에 대해 설명하는 특징 모두가 제2 게이트 구조(105)에 적용될 수 있음은 당연하다. 제1 게이트 구조(103)는 제1 셀렉트 게이트(SG)(106)와 제1 메모리 게이트(MG)(110)를 포함한다. 일부 실시형태에 있어서, SG(106)와 MG(110)는 폴리 실리콘을 포함한다.
제1 MG(110)와 제1 SG(106)는 각각 비평면 상면(113, 115)을 갖는다. 반도체 본체의 상위 표면에 대해, 이들 비평면 상면(113, 115) 각각은 X축을 따라, 예컨대 제1 컨택(124)으로부터 멀어지는 방향으로 이동할 때, 높이가 연속 및/또는 단조 감소한다.
설명하는 예에 있어서, 이들 비평면 상면(113, 115)은 곡률이 상이한 곡면들이다. 이들 면(113, 115)의 상이한 곡률은 이들을 형성하는데 이용된 공정 단계 때문이다. 설명하는 예에 있어서, 비평면 SG 상면(115)은 제1 곡률(125)을 갖고, 비평면 MG 상면(113)은 제1 곡률(125)과 비연속적인 제2 곡률(126)을 갖는다. 일부 실시형태에 있어서, 곡률(125, 126)은 상이한 반경으로 근사될 수 있으며, 곡률(125)의 반경은 곡률(126)의 반경보다 크다. 이들 곡률이 상이한 반경으로 근사될 수 있더라도, 곡률은 사실상 원일 필요는 없으며, 타원, 포물선, 쌍곡선일 수도 있고, 및/또는 다른 곡률을 가질 수도 있다.
일부 실시형태에 있어서, 메모리 셀(101a, 101b)의 각 SG는 제1 셀렉트 게이트 측벽(128a)과 제2 셀렉트 게이트 측벽(128b)을 포함하며, 제1 셀렉트 게이트 측벽(128a)의 높이가 제2 셀렉트 게이트 측벽(128b)의 높이보다 크다. 마찬가지로, 메모리 셀(101a, 101b)의 각 MG(100)는 제1 메모리 게이트 측벽(128c)과 제2 메모리 게이트 측벽(128d)을 포함한다. 제2 셀렉트 게이트 측벽(128b)에 이웃하는 제1 셀렉트 게이트 측벽(128a)은 제2 셀렉트 게이트 측벽(128b)의 높이보다 큰 높이를 갖는다. 일부 실시형태에 있어서, 또한 제1 메모리 게이트 측벽(128c)의 높이는 제2 메모리 게이트 측벽(128d)의 높이보다 크다. 비평면 상면을 이용하여 대칭적인 셀프얼라인 게이트를 형성하면, (마스크 패터닝 및 CMP 공정을 수반하지 않기 때문에) 처리 단계수를 줄임으로써, 제조 비용을 삭감할 수 있다. 또한, 전통적인 SG 구조와는 상이한 식별 가능한 셀렉트 게이트(SG) 특징부를 제공한다.
제1 SG(106)와 제1 MG(110) 사이에는 게이트간(inter-gate) 유전체층(108)이 존재한다. 게이트간 유전체층(108)은 제1 MG(110) 밑으로 더욱 연장된다. 일부 실시형태에 있어서, 게이트간 게이트 유전체층(108)은 산화물층(108a), 질화물층(108b), 및 제2 산화물층(108c)을 포함하며, 이들을 합쳐서 ONO(oxide/oxynitride/oxide) 구조라고 칭한다.
제1 유전체(111)가 게이트간 유전체층(108) 위에 배치되고, 제1 MG(110)와 제1 SG(106)의 이웃하는 측벽들 사이에 배치되어 제1 MG(110)와 제1 SG(106) 사이를 절연시킨다. 일부 실시형태에 있어서, 제1 유전체층(111)은 SiN(질화실리콘)을 포함한다. 제1 MG(110)와 제1 SG(106)의 측벽을 따라 산화물(112)이 적층된다. 반도체 몸체(102) 위에서 게이트 구조(103, 105)의 양측(either side) 상에 그리고 SG(106)와 MG(110)의 상면 위에는 살리사이드(salicide)(116)가 적층된다. 제1 메모리 게이트(110)과 제1 SG(106) 양쪽 위에 배치되는 스페이서층(114)은 제1 MG(110)와 제1 SG(106)의 비평면 상면을 따르는 프로파일을 갖는다. 일부 실시형태에 있어서, 스페이서층(114)은 SiN(질화실리콘) 또는 산화물을 포함한다. 산화물(112)을 따라 그리고 살리사이드(116) 위에 컨택 에칭 정지층(contact etch stop layer, CESL)(118)이 적층된다. 일부 실시형태에 있어서, CESL(118)은 SiN을 포함한다. 게이트 구조 사이의 갭을 충전하기 위해 반도체 몸체 위 전체에는 유전체층(122)이 적층된다. 유전체층(122)은 갭충전용 BPTEOS(borophosphosilicatetetraethylorthosilicate)층(120)과, 그 BPTEOS층(120) 위의 수분 흡수 방지용 TEOS(tetetraethylorthosilicate)층(121)을 포함한다.
각 메모리 셀(101a, 101b)은 직렬 연결된 2개의 트랜지스터로서 간주될 수 있다. 하나는 메모리 게이트 트랜지스터(예, MG(110)에 해당)이고, 다른 하나는 워드 라인에 의헤 제어되는 단순한 증강형 트랜지스터인 셀렉트 게이트 트랜지스터(예, SG(106)에 해당)이다. 프로그래밍은 소스측 채널 핫전자(hot-electron) 주입에 의해 이루어진다. 폴리-대-폴리 FN(Fowler-Nordheim) 전자 터널링이 소거를 위해 채택된다. 셀 값을 "0"으로 변경하기 위해, 네거티브 전위가 양쪽 게이트에 인가되면, 저장 노드(ONO층)에 저장된 전자는 메모리 셀의 소스측으로 배출된다. 칩의 셀 내의 전자는 강한 포지티브 전계의 인가로 통상 "1"로 복귀될 수 있다.
도 2는 본 개시의 일부 실시형태에 따른 방법(200)의 흐름도를 보여주고 있다. 개시하는 방법(200)(및 본 명세서에 설명하는 다른 방법)은 일련의 작용 또는 이벤트로서 예시되고 설명되만, 예시하는 그러한 작용 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안된다고 생각한다. 예를 들어, 일부 작용은 상이한 순서로 및/또는 본 명세서에 예시 및/또는 설명하는 것을 제외한 다른 작용 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 작용이 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 작용 중 하나 이상은 하나 이상의 개별 작용 및/또는 단계에서 수행될 수도 있다.
202에서, 셀프얼라인 SG가 희생성 스페이서의 제1 측벽에 인접하여 형성된다. 대칭적인 SG가 희생성 스페이서의 반대쪽 제2 측벽 상에 형성된다. 셀프얼라인에 의해, 희생성 스페이서의 양측에 형성되는 셀렉트 게이트 양쪽 상에 반대 방향으로 기울어지는 비평면 상면이 형성된다.
204에서, 셀프얼라인 메모리 게이트(MG)가 SG에 인접하여 형성된다.
206에서, SG와 MG 사이에는 게이트간 유전체층이 형성되고, 이 게이트간 유전체층은 MG 밑으로 연장되고 MG와 SG의 상부 영역들 사이에 오목부를 남긴다.
208에서, 게이트간 유전체층에 의해 남겨진 오목부에는 제1 유전체 재료가 충전되어 MG와 SG 사이를 절연시킨다.
210에서, SG와 MG 위에는 스페이서층이 형성되고, 이 스페이서층은 SG와 MG의 프로파일을 따르며 비평면 상면을 갖는다.
도 3은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 디바이스의 형성 방법(300)의 흐름도를 보여주고 있다.
302에서, 반도체 기판 위에 희생성 스페이서 재료가 적층되고 포토레지스트를 이용하여 패터닝된다. 일부 실시형태에 있어서, 희생성 스페이서 재료는 SiN, SiC 및/또는 SiO2를 포함한다.
304에서, 희생성 스페이서 재료는 에칭되고 포토레지스트는 박리되어 반도체 본체 위에는 희생성 스페이서가 생긴다. 일부 실시형태에 있어서, 반도체 본체 위에 대칭적인 희생성 스페이서가 형성된다. 일부 실시형태에 있어서, 희생성 스페이서 재료는 리소그래피 방식으로 규정되며, 플라즈마/RIE 에칭 아니면 선택적 습식 에칭으로 제거될 수 있다.
306에서, 반도체 본체 위에는 하부 산화물층이 전체 적층되고 이어서 SG 재료가 적층된다. 일부 실시형태에 있어서, SG는 폴리 실리콘을 포함한다.
308에서, SG 폴리 실리콘은 희생성 스페이서의 양측 상에 SG 구조를 형성하도록 에칭된다. 에칭은 하부 산화물층에서 멈춘다.
310에서, 게이트간 유전체층이 적층되고 이어서 MG 재료가 적층된다. 일부 실시형태에 있어서, 게이트간 유전체층은 전하 저장 노드이며, ONO을 포함한다.
312에서, MG 재료/폴리 실리콘은 게이트간 유전체층 외부에서 희생성 스페이서의 양측 상에 SG 구조를 형성하도록 에칭된다.
314에서, 게이트간 유전체층 또는 ONO층의 첫번째 2개 층이 습식 에칭된다. 일부 실시형태에 있어서, ON(산질화물)층은 습식 에칭에 의해 제거된다.
316에서, 하부 반사방지 코팅(bottom anti-reflective coating, BARC)이 ON(산질화물) 박리된 영역 위에 전체 적층된다.
318에서, 희생성 스페이서가 제거 또는 에칭되어 없어진다. 희생성 스페이서 및 SG의 상부 위의 산화물도 제거된다. 일부 실시형태에 있어서, 희생성 스페이서는 HF 및 H3PO4(불화수소 및 인산)의 습식 에칭제 조합을 이용하여 제거된다.
320에서, 반도체 본체 위에 그리고 게이트 구조 위에 전부 메인 측벽 스페이서층이 적층된다.
322에서, 스페이서층은 반도체 본체의 상부 및 게이트 구조의 상부에서는 에칭되어 없어지지만, 게이트 측벽 상에 그리고 SG와 MG 사이의 ONO 층 위에 남아 있어 이들 사이를 절연시킨다.
324에서, 게이트 구조 및 반도체 본체에 있어서 그 표면에서 산화물을 제거한 후에, 그 상부 위에 살리사이드가 적층된다.
326에서, 컨택 에칭 정지층(CESL)과 층간 유전체가 반도체 본체 위에 전체 적층되어 갭을 전부 덮고, 화학적 기계 연마(chemical mechanical polishing, CMP) 공정을 이용하여 평탄화된다. 일부 실시형태에 있어서, CESL은 SiN을 포함하고, 층간 유전체층은 산화물을 포함한다.
328에서, 또다른 상부층 유전체가 층간 유전체 위에 적층되어 H2O 흡수를 막고, 금속 컨택이 소스/드레인(S/D) 영역 내에까지 연장 형성된다. 일부 실시형태에 있어서, 갭을 충전하는데 사용된 층간 유전체는 BPTEOS를 포함하고, 상부층 유전체는 TEOS를 포함한다. 일부 실시형태에 있어서, 금속 컨택은 W으로 충전되는 버퍼층처럼 Ti/TiN을 포함한다.
도 4-도 17은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀의 형성 방법(300)의 흐름도를 보여주고 있다.
도 4는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 단계 중 한 단계에서의 단면도(400)를 도시하고 있으며, 이 단계에서는 반도체 본체(402) 위의 포토레지스트(410)가 패터닝되어 있다. 반도체 본체(402)는 내부에 확산 또는 형성된 S/D 영역(404)을 갖는다. 산화물층(406)이 반도체 본체의 상부 위에 존재하여 반도체 본체를 추후 에칭 단계로부터 보호한다. 산화물층(406) 위에는 후속으로 패터닝 및 에칭되는 희생성 스페이서 재료(408)가 적층된다. 희생성 스페이서 재료(408)의 상부 상의 포토레지스트(410)는 희생성 스페이서를 형성하는 희생성 스페이서 재료를 패터닝하는데 사용된다.
도 5는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(500)를 도시하고 있으며, 이것은 희생성 스페이서 재료(408)가 에칭되고 포토레지스트가 박리되어 없어진 이후이다.
도 6은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(600)를 도시하고 있으며, 이것은 희생성 스페이서 재료(408) 위에 산화물(602)을 적층 또는 형성한 다음에, SG 폴리 실리콘(604)이 적층된 이후이다.
도 7은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(700)를 도시하고 있으며, 이 단계에서는 SG 폴리 실리콘(604)이 희생성 스페이서(408)의 양측 상에 SG 쌍을 형성하기 위해 에칭된다. 일부 실시형태에 있어서, SG 폴리 실리콘은 마스크 단계를 이용하는 일 없이 습식 에칭을 이용해서 에칭되어 없어진다.
도 8은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(800)를 도시하고 있으며, 이것은 산화물(406), 희생성 스페이서(408) 및 SG(604) 위 전체에 ONO(산화물-산질화물-산화물)층과 MG 폴리 실리콘(808)을 적층한 이후이다. ONO층의 제1 산화물층은 도면번호 802로 표시되고, 질화물층은 804로 표시되며, 상부 산화물층은 806으로 표시된다.
도 9는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(900)를 도시하고 있으며, 이것은 희생성 스페이서(408)의 양측 상에 MG(808)를 형성하기 위해 MS 폴리 실리콘을 에칭한 이후이다. 일부 실시형태에 있어서, MG 폴리 실리콘은 마스크 단계를 이용하는 일 없이, 상부 산화물층(806)에서 멈추는 습식 에칭을 이용해서 에칭되어 없어진다.
도 10은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1000)를 도시하고 있으며, 이것은 특정 위치에서 ONO층의 질화물층(804) 및 상부 산화물층(806)을 에칭한 이후이다. 일부 실시형태에 있어서, 습식 에칭, 건식 에칭, 플라즈마 에칭 또는 반응 이온 에칭(reactive ion etching, RIE)이 수행된다.
도 11은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1100)를 도시하고 있으며, 이 단계에서는 BARC층(1102)이 산화물 및 질화물이 박리된 영역에 적층된다. 이 층은 추후 에칭 단계에서 하부 층들을 보호한다.
도 12는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1200)를 도시하고 있으며, 이것은 희생성 스페이서(408)를 제거한 이후이고, 희생성 스페이서 및 게이트 구조의 상면 위에 산화물이 남아 있다. 일부 실시형태에 있어서, 산화물 및 희생성 스페이서는 HF + H3PO4의 습식 에칭제 조합을 이용하여 제거된다.
도 13은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1300)를 도시하고 있으며, 이것은 산화물층(404) 위에 그리고 게이트 구조 위에 메인 측벽 스페이서층(1304)을 적층한 이후이다. 스페이서층(1304)을 적층하기 전에, 산화물층(1302)이 게이트 구조의 상면 상에 적층된다. 일부 실시형태에 있어서, 스페이서층은 산화물 + SiN을 포함한다.
도 14는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1400)를 도시하고 있으며, 이 단계에서는 스페이서층(1304)이 산화물층(406)에서 그리고 게이트 구조의 상면에서 에칭되어 없어진다. 스페이서층(1304)은 2개의 인접한 SG-MG 쌍 사이의 ONO층 위에 그리고 MG와 SG의 측벽 상에 남아있다.
도 15는 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1500)를 도시하고 있으며, 이것은 산화물층을 제거하고 살리사이드층(1502)을 적층한 이후이다. 산화물층(406)은 게이트 구조들 사이의 영역에서 반도체 본체(402)의 상부에서 제거되고 산화물(1302)은 게이트 구조의 비평면 상면에서 제거된다. 살리사이드층(1502)은 전술한 산화물이 박리된 영역 내에 적층된다.
도 16은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1600)를 도시하고 있으며, 이것은 컨택 에칭 정지층(CESL)(1602)과 층간 유전체(1604)를 반도체 본체 위 전체에 적층하여 갭을 전부 덮은 이후이다. 층간 유전체(1604)는 화학적 기계 연마(CMP) 공정을 이용하여 평탄화된다. 일부 실시형태에 있어서, CESL(1602)은 SiN을 포함하고, 층간 유전체층(1604)은 BPTEOS을 포함한다.
도 17은 본 개시의 일부 실시형태에 따른 스플릿 게이트 메모리 셀을 형성하는 다른 단계의 단면도(1700)를 도시하고 있으며, 이것은 H2O 흡수를 막기 위해 층간 유전체(1604) 위 전체에 다른 상부층 유전체(1702)를 적층하고 소스/드레인(S/D) 영역(404)에까지 하향으로 연장되는 금속 컨택(1704)을 형성한 이후이다. 일부 실시형태에 있어서, 상부층 유전체(1702)는 TEOS를 포함하고, 금속 컨택(1704)은 W으로 충전되는 버퍼층처럼 Ti/TiN을 포함한다.
본 문헌 전체에서 여기에 설명하는 방법론의 검토 양태에서의 예시적인 구조를 참조하였지만, 이 방법론은 제시하는 대응 구조에 제한되지 않는다고 생각한다. 그보다는, 방법론(및 구조)는 서로 독립적인 것으로 간주되며, 단독으로 그리고 도면에 도시하는 특정 양태 중 임의의 것에 대한 고려 없이 실시될 수 있다. 또한, 여기에 설명하는 층들은 스핀온, 스퍼터링, 성장 및/또는 적층 기술 등과 같이 임의의 적절한 방식으로 형성될 수 있다.
또한, 명세서 및 첨부 도면의 검토 및/또는 이해에 바탕하여 당업자라면 동류의 대체 및/또는 변형을 발상할 수 있다. 여기에서의 개시는 그러한 모든 변형 및 대체를 포함하며 일반적으로는 이에 의해 제한되는 것을 의도하지 않는다. 예를 들어, 여기에 제공하는 도면들이 특정 도핑 타입을 갖는 것으로서 도시 및 설명되고 있으나, 당업자가 이해하고 있는 바와 같이 대안의 도핑 타입이 이용될 수 있다고 생각한다.
명세서에서, "하위", "상위", "수평", "수직", "위", "아래", "업", "다운", "상부" 및 "하부"뿐만 아니라 그 파생어(예, "수평으로", "하향으로", "상향으로" 등) 등의 상대적 용어는 설명하는 그 때와 같은 또는 설명에 따라 도면에 도시되어 있는 것과 같은 방위를 나타내도록 해석되어야 한다. 이들 상대적 용어는 설명의 편의를 위한 것이며, 장치가 특정 방위로 구성 또는 작동될 필요는 없다.
또한, 특정 특징 또는 양태가 여러 구현예 중 한가지에 대해 설명되지만, 그러한 특징 또는 양태가 하나 이상의 다른 특징 및/또는 바람직할 수 있는 다른 구현예의 양태와 조합될 수도 있다. 더욱이, "포함하다(includes)", "갖는(having)", "갖는다(has)", "구비한(with)", 또는 그 변화형이 사용되는 범위에 있어서, 그러한 용어는 "포함하는(comprising)"과 마찬가지로 포괄적인 것으로 의도된다. 또한, "예시적인(exemplary)"은 최상이 아니라, 단지 예를 의미하는 것뿐이다. 또한, 여기에 설명하는 특징부, 층 및/또는 요소는 이해의 단순성 및 용이성을 위해 서로에 대해 특정 치수 및/또는 방위를 갖는 것으로 예시되고 있으며, 그 실제 치수 및/또는 방위는 여기에 예시하는 것과 실질적으로 다를 수 있다고 생각한다.
본 개시는 셀프얼라인 셀렉트 게이트 구조로 스플릿 게이트 플래시 메모리 셀을 제조하는 방법에 관한 것으로서, 이 방법은 전통적인 베이스라인 공정보다 처리수가 적다. 본 방법은 희생성 스페이서 주위에 형성되는 대칭적인 워드 게이트/셀렉트 게이트 쌍을 제공한다. 희생성 스페이서에 사용된 희생성 스페이서 재료는 이어지는 처리 단계뿐만 아니라 하부의 실리콘 기판과도 양립될 수 있는 것으로 선택된다. 본 방법에 의해 셀렉트 게이트(SG) 특징부가 쉽게 구별될 수 있는데, 즉 SG 구조는, 전통적인 셀렉트 게이트 구조와 달리 반도체 본체 표면의 상위 표면에 대해, 제1 방향을 따라 높이가 연속 및/또는 단조 감소하는 비평면 상면을 가질 것이다. 셀렉트 게이트를 덮는 스페이서층은 또한 SG 상면의 형상을 따른다. 게이트간 유전체층 위에 배치되고 각각의 메모리 게이트 및 셀렉트 게이트의 이웃하는 측벽들 사이에 배치되는 유전체가 그들 사이를 절연시킨다.
일부 실시형태에 있어서, 본 개시는 반도체 본체 위에 배치된 스플릿 게이트 메모리 디바이스에 관한 것이다. 스플릿 게이트 메모리 디바이스는 서로 이격되어 있는 제1 메모리 게이트 및 제1 셀렉트 게이트 갖는 제1 게이트 구조를 포함한다. 일부 실시형태에 있어서, 제1 메모리 게이트 및 제1 셀렉트 게이트는 서로 수평으로 이격되어 있다. 제1 메모리 게이트 및 제1 셀렉트 게이트는 각각, 제1 방향을 따라, 반도체 본체의 상위 표면에 대해 높이가 연속 및/또는 단조 감소하는 비평면 상면을 갖는다. 제1 메모리 게이트와 제1 셀렉트 게이트의 이웃하는 측벽들 사이에는 게이트간 유전체층(ONO)이 배열된다. 게이트간 유전체층이 제1 메모리 게이트 밑에서 연장되고, 제1 유전체가 게이트간 유전체층 위에 배치되고, 제1 메모리 게이트와 제1 셀렉트 게이트의 이웃하는 측벽들 사이에 배치되어, 제1 메모리 게이트와 제1 셀렉트 게이트 사이를 절연시킨다.
다른 실시형태에 있어서, 본 개시는 반도체 본체 위에 스플릿 게이트 메모리 셀을 형성하는 방법에 관한 것이다. 셀프얼라인 셀렉트 게이트(SG)가 희생성 스페이서의 수직 측벽에 인접하여 형성된다. SG는 비평면 상면과 셀프얼라인된 프로파일을 갖는다. 셀프얼라인 메모리 게이트(MG)가 SG에 인접하여 형성된다. SG와 MG 사이에는 게이트간 유전체층이 형성된다. 게이트간 유전체층은 MG 밑으로 연장되고 MG와 SG의 상부 영역들 사이에 오목부를 남긴다. 게이트간 유전체층에 의해 남겨진 오목부에는 제1 유전체 재료가 충전되어 MG와 SG 사이를 절연시킨다. SG와 MG 위에는 스페이서층이 형성된다. 스페이서층은 SG와 MG의 프로파일을 따르고 이들이 셀프얼라인되기 때문에 비평면 상면을 가지며, 추가 마스크 패터닝 또는 CMP 공정은 수반되지 않는다.
또 다른 실시형태에 있어서, 본 개시는 희생성 스페이서 주위에 셀프얼라인 셀렉트 게이트(SG)를 형성하는 단계를 포함하는 스플릿 게이트 메모리 셀의 형성 방법에 관한 것이다.

Claims (10)

  1. 반도체 본체 위에 배치된 스플릿 게이트 메모리 디바이스에 있어서,
    서로 이격되어 있는 제1 메모리 게이트와 제1 셀렉트 게이트를 포함하는 제1 게이트 구조로서, 상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트는 각각, 제1 방향을 따라, 상기 반도체 본체의 상위 표면에 대해 높이가 연속 또는 단조 감소하는 비평면 상면(non-planar top surface)을 갖는 것인 제1 게이트 구조와,
    상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트의 이웃하는 측벽들 사이에 배치되며, 상기 제1 메모리 게이트 밑으로 연장되는 게이트간(inter-gate) 유전체층과,
    상기 게이트간 유전체층 위에 배치되고, 상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트의 이웃하는 측벽들 사이에 배치되어 상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트를 절연시키는 제1 유전체
    를 포함하는 스플릿 게이트 메모리 디바이스.
  2. 청구항 1에 있어서, 상기 제1 게이트 구조의 거울상인 제2 게이트 구조를 더 포함하고, 상기 제2 게이트 구조는 제2 메모리 게이트와 제2 셀렉트 게이트를 포함하는 것인 스플릿 게이트 메모리 디바이스.
  3. 청구항 2에 있어서, 상기 제1 및 제2 셀렉트 게이트 사이에서 상기 반도체 본체 내에 배치되며, 상기 제1 및 제2 게이트 구조 사이에 공유되는 소스/드레인 영역을 더 포함하는 스플릿 게이트 메모리 디바이스.
  4. 청구항 1에 있어서, 상기 제1 셀렉트 게이트의 비평면 상면은 제1 곡률을 갖고, 상기 제1 메모리 게이트의 비평면 상면은 상기 제1 곡률과 비연속적인 제2 곡률을 갖는 것인 스플릿 게이트 메모리 디바이스.
  5. 청구항 3에 있어서,
    상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트 양쪽 위에 배열되며, 상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트의 비평면 상면들을 따르는 프로파일을 갖는 스페이서층을 더 포함하는 스플릿 게이트 메모리 디바이스.
  6. 청구항 1에 있어서,
    상기 제1 셀렉트 게이트는 제1 셀렉트 게이트 측벽과 제2 셀렉트 게이트 측벽을 갖고, 상기 제1 셀렉트 게이트 측벽의 높이는 상기 제2 셀렉트 게이트 측벽의 높이보다 크며,
    상기 제1 메모리 게이트는 제1 메모리 게이트 측벽과 제2 메모리 게이트 측벽을 갖고, 상기 제1 메모리 게이트 측벽은 상기 제2 셀렉트 게이트 측벽과 이웃하며, 상기 제1 메모리 게이트 측벽의 높이는 상기 제2 셀렉트 게이트 측벽의 높이보다 큰 것인 스플릿 게이트 메모리 디바이스.
  7. 청구항 5에 있어서,
    소스 영역에 접속되는 제1 컨택과,
    상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트의 비평면 상면들 위에 그리고 상기 제1 게이트 구조의 양측 상의 상기 반도체 본체 위에 배치된 살리사이드(salicide)와,
    상기 제1 메모리 게이트와 상기 제1 셀렉트 게이트의 측벽들을 따라 적층된 산화물과,
    상기 산화물을 따라 그리고 상기 살리사이드 위에 적층된 컨택 에칭 정지층과,
    상기 스페이서층 위에 배치된 유전체층
    을 더 포함하는 스플릿 게이트 메모리 디바이스.
  8. 청구항 1에 있어서, 상기 제1 셀렉트 게이트의 비평면 상면은 상기 제1 셀렉트 게이트의 측면에서 봤을 때 제1 반경에 대응하고, 상기 제1 메모리 게이트의 비평면 상면은 상기 제1 메모리 게이트의 측면에서 봤을 때에 제2 반경에 대응하며, 상기 제2 반경은 상기 제1 반경보다 작은 것인 스플릿 게이트 메모리 디바이스.
  9. 반도체 본체 위에 스플릿 게이트 메모리 셀을 형성하는 방법에 있어서,
    희생성 스페이서의 수직면에 인접하는 셀프얼라인 셀렉트 게이트(SG)를 형성하는 단계로서, 상기 SG는 비평면 상면과 셀프얼라인된 프로파일을 갖는 것인 SG 형성 단계와,
    상기 SG에 인접한 셀프얼라인 메모리 게이트(MG)를 형성하는 단계와,
    상기 SG와 상기 MG 사이에 게이트간 유전체층을 형성하는 단계로서, 상기 게이트간 유전체층은 상기 MG 밑으로 연장되고 상기 MG와 상기 SG의 상위 영역들 사이에 오목부를 남기는 것인 게이트간 유전체층 형성 단계와,
    상기 게이트간 유전체층에 의해 남겨진 오목부를 제1 유전체 재료로 충전하여 상기 MG와 상기 SG 사이를 절연시키는 단계와,
    상기 SG와 상기 MG 위에 스페이서층을 형성하는 단계로서, 상기 스페이서층은 상기 SG와 상기 MG의 프로파일을 따르며 비평면 상면을 갖는 것인 스페이서층 형성 단계
    를 포함하는 스플릿 게이트 메모리 셀의 형성 방법.
  10. 반도체 본체 위에 반도체 스플릿 게이트 메모리 셀을 형성하는 방법에 있어서,
    희생성 스페이서 주위에 셀프얼라인 셀렉트 게이트(SG)를 형성하는 단계; 및
    상기 셀프얼라인 셀렉트 게이트에 인접하는 셀프얼라인 메모리 게이트(MG)를 형성하는 단계를 포함하며,
    상기 셀프얼라인 메모리 게이트 및 상기 셀프얼라인 셀렉트 게이트는 각각, 제1 방향을 따라, 상기 반도체 본체의 상위 표면에 대해 높이가 연속 또는 단조 감소하는 비평면 상면(non-planar top surface)을 갖는 것인, 스플릿 게이트 메모리 셀의 형성 방법.
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