JP2006093707A - 半導体素子及びその製造方法 - Google Patents

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Abstract

【課題】 半導体素子及びその製造方法を提供する。
【解決手段】 本発明の一実施形態による半導体素子は、第１のジャンクション領域と第２のジャンクション領域とを有する半導体基板を含む。絶縁されたフローティングゲートは、基板上に形成され、第１のジャンクション領域と少なくとも一部重畳する。絶縁されたプログラムゲートは、フローティングゲート上に形成され、湾曲された上面を有する。半導体素子は、基板上に設けられてフローティングゲートと隣接し絶縁された消去ゲートをさらに含む。消去ゲートは、第２のジャンクション領域と一部重畳する。これにより、自己整列工程を通じて形成された消去ゲートを含み、写真エッチング工程によって製造された従来のＥＥＰＲＯＭと比較してセルサイズを縮めさせうる。
【選択図】 図３

Description

本発明は、半導体素子に係り、より詳しくは、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）のような不揮発性メモリ及びその製造方法に関する。
図１は、従来のＥＥＰＲＯＭ単位セル構造を示した断面図であって、従来のセル構造は、隣接するメモリセルの間の干渉（例えば、所望ではないプログラム動作又は消去動作）問題を克服するためのものである。
図１を参照すれば、従来のＥＥＰＲＯＭ単位セルは、基板１０上に形成されたメモリトランジスタ２０とセレクトトランジスタ３０とを含む。ここで、基板１０は、共通ソース領域５０とドレイン領域６０とを含む。ソース領域５０は、ｎ＋型高濃度不純物領域３２とｎ−型低濃度不純物領域３６とから構成された二重接合構造を有する。同様に、ドレイン領域６０は、ｎ＋型高濃度不純物領域３３とｎ−型低濃度不純物領域３７とから構成された二重接合構造を有する。ソース領域５０とドレイン領域６０との間の距離Ｌ１は、従来ＥＥＰＲＯＭ単位セルの幅である。
また、基板１０は、ｎ−型低濃度不純物領域３５より成ったチャネル領域４０を含む。ｎ＋型高濃度不純物領域３１は、メモリトランジスタ２０の下部のチャネル領域４０と隣接するように設けられる。
メモリトランジスタ２０は、トンネリング絶縁膜１５と、ゲート絶縁膜１７と、フローティングゲート２１と、ゲート間絶縁膜２２と、センスライン（ｓｅｎｓｅ ｌｉｎｅ）２３と、フローティングゲート２１と、ゲート間絶縁膜２２およびセンスライン２３と、その側壁に設けられるスペーサ１８と、を含む。
セレクトトランジスタ３０は、ゲート絶縁膜１７によって基板１０から絶縁されたワードライン２５を含む。また、スペーサ１８は、ワードライン２５の側壁上に形成されている。センスライン２３とワードライン２５との間の距離はＬ２である。従来のＥＥＰＲＯＭ単位セルは、隣接したセルの間の意図しないプログラム又は消去動作を抑制するワードライン２５を使用して、かかる干渉問題を克服している。従って、従来のＥＥＰＲＯＭ単位セルでは、センスライン２３とワードライン２５が、共に形成される必要がある。
下の表１は、充電（ｃｈａｒｇｅ）、放電（ｄｉｓｃｈａｒｇｅ）及び読み取り動作の間、従来のＥＥＰＲＯＭ単位セルに印加される電圧を示したものである。
Figure 2006093707
充電動作時に、センスライン２３には、１５Ｖが、ワードライン２５には１７Ｖが印加される。ドレイン領域６０と基板１０に０Ｖが印加される間、ソース領域５０はフローティング状態（ｆｌｏａｔｉｎｇ ｓｔａｔｅ）に維持される。この際、チャネル領域４０からフローティングゲート２１にＦ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）が発生し、素子のスレッショルド電圧Ｖｔｈが増加する。
放電動作時に、センスライン２３には０Ｖが、ワードライン２５には１７Ｖが印加される。ドレイン領域６０に１５Ｖが、基板１０に０Ｖが印加される間、ソース領域５０は、フローティング状態に維持される。フローティングゲート２１からチャネル領域４０にＦ−Ｎトンネリングが発生し、素子のスレッショルド電圧Ｖｔｈが減少される。
読み取り動作時に、素子の充電又は放電状態を感知して素子の“１”又は“０”状態を読み取る。ドレイン領域６０が、０．５Ｖに維持される間、センスライン２３とワードライン２５は、１．８Ｖ（読み取り電圧）に維持される。ソース領域５０と基板１０は０Ｖにある。
このような従来ＥＥＰＲＯＭ単位セルの場合、Ｆ−Ｎトンネリングによって充電動作と放電動作が起こるため相対的に動作速度が遅い問題がある。ひいてはセンスライン２３とワードライン２５は、十分に物理的に分離されていなければならないため、従来のＥＥＰＲＯＭ単位セルは、相対的にサイズＬ１が大きい。また、不純物領域３１とフローティングゲート２１との間に十分な重畳マージン（ｏｖｅｒｌａｐ ｍａｒｇｉｎ）を確保しなければならないためＬ１を縮めにくい。結果的に素子のサイズを縮めにくい。
また、半導体素子が高集積化されることによってメモリセルの間のパンチスルー（ｐｕｎｃｈ ｔｈｒｏｕｇｈ）又はプログラム干渉が次第に深刻になっている。特に、充電又は放電動作の間、トンネリング絶縁膜１５を通じた電子のＦ−Ｎトンネリングのためジャンクション領域に高電圧を印加する必要がある場合、さらに深刻な問題が台頭する。
特開２００３−１００９１３号公報
本発明の技術的課題は、単位セルのサイズが小さく、動作電圧が低い半導体素子を提供するところにある。
本発明の他の技術的課題は、こうした半導体素子の製造方法を提供するところにある。
本発明の技術的課題は、以上で言及した技術的課題に制限されず、言及されないさらに他の技術的課題は、下の記載から当業者に明確に理解できる。
前述した技術的課題を達成するための本発明の一実施形態による半導体素子は、第１のジャンクション領域と第２のジャンクション領域とを有する半導体基板を含む。基板上に絶縁されたフローティングゲートが設けられる。フローティングゲートは、第１のジャンクション領域と一部重畳する。基板上に絶縁されたプログラムゲートが設けられる。プログラムゲートは、湾曲された上面を有する。半導体素子は、さらに、フローティングゲートと隣接し、基板上に設けられる絶縁された消去ゲートを含む。消去ゲートは、第２のジャンクション領域と一部重畳する。
また、前述した他の技術的課題を達成するための本発明の一実施形態による半導体素子の製造方法は、基板上にゲート絶縁膜を形成する段階と、ゲート絶縁膜上にフローティングゲート層を形成する段階と、フローティングゲート層上にフローティングゲート層の所定領域を露出させる絶縁膜パターンを形成する段階と、露出されたフローティングゲート層上に第１の熱酸化膜を形成する段階と、フローティングゲート層から第１の熱酸化膜を除去する段階と、絶縁膜パターンの側壁に絶縁側壁を形成する段階と、露出されたフローティングゲート層上にカップリング絶縁膜を形成する段階と、カップリング絶縁膜と絶縁側壁とに接触するプログラムゲートとを形成する段階と、ゲート絶縁膜が露出されるようにカップリング絶縁膜及びフローティングゲート層を部分的に除去して、カップリング絶縁膜とフローティングゲート層とを通して延長されたトレンチ領域を形成する段階と、を含む。
その他、実施形態の具体的な事項は、詳細な説明及び図面に含まれている。
本発明の実施形態による不揮発性メモリセルは、自己整列工程を通じて形成された消去ゲートを含み、写真エッチング工程によって製造された従来のＥＥＰＲＯＭと比較してセルサイズを縮めさせうる。
以下、添付した図面を参照して本発明の好適な実施形態を詳細に説明する。本発明は、以下で開示される実施形態に限定されるものではなく、単に本実施形態は、本発明の開示が完全となり、当業者に発明の範疇を完全に知らせるために提供されるものである。当業者は、特許請求の範囲の記載に基づいた本発明の範疇を外れずも本発明の相異なる多様な形態で具現されうることを理解できるものである。
図２は、本発明の一実施形態によるＥＥＰＲＯＭ単位セルアレイを示した配置図である。図２の配置図は、限定された紙面に表示されたが、本発明はこれに限定されず拡張できる。
図２を参照すれば、一対のビットライン３２０が配置されている。Ａ−Ａ’線は、ビットライン３２０の長手方向に沿ってビットライン３２０を二分する。
ドレイン領域２１９は、第１の不純物領域又はソース領域２１５の一側に設けられる。ここで、ソース領域２１５の長手方向は、ビットライン３２０の長手方向について実質的に垂直である。言い換えれば、ソース領域２１５は、ビットライン３２０について垂直に配置される。非規則的な点で表現されたフィールド領域３４０は、アクティブ領域３３０を限定する。
消去ゲート（ｅｒａｓｅ ｇａｔｅ）２１８とプログラムゲート（ｐｒｏｇｒａｍ ｇａｔｅ）２１０は、ソース領域２１５と同様の方向に伸びている。ひいては規則的に配列された円で表現されたフローティングゲート２１４は、消去ゲート２１８と一部重畳し、プログラムゲート２１０と重畳されるように形成される。しかしながら、図３に示されたように、フローティングゲート２１４は、消去ゲート２１８と必ずしも重畳する必要はない。
図３は、図２のＥＥＰＲＯＭ単位セルの断面図であり、図２のＡ−Ａ’線に沿って切開した断面図である。
図３を参照すれば、ドレイン領域２１９とソース領域２１５は、基板２０１内に形成される。ここで、基板２０１としてはシリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、ガリウム砒素基板、シリコンゲルマニウム基板、セラミック基板、石英基板又はディスプレイ用ガラス基板などを例に取ることができる。ビットライン３２０は、層間絶縁膜３５０内に形成されたコンタクトホール（ｃｏｎｔａｃｔ ｈｏｌｅ）を通じてドレイン領域２１９と接触する。フローティングゲート２１４は、ゲート絶縁膜２０２によって基板２０１と分離され、プログラムゲート２１０は、カップリング絶縁膜２０９によってフローティングゲート２１４と分離される。フローティングゲート２１４には、消去ゲート２１８に向いて突出したチップ２１４’が形成されている。フローティングゲート２１４は、トンネリング絶縁膜２１６によって消去ゲート２１８と分離される。電界がチップ２１４’に集中されることによって低電圧でもＦ−Ｎトンネリングが発生できる。このような消去動作については詳細に後述する。
絶縁側壁２０８は、各プログラムゲート２１０と各消去ゲート２１８との間に設けられる。
隣り合うドレイン領域２１９の中心間の距離Ｌは、二個のＥＥＰＲＯＭ単位セル間の長さに該当する。各単位セルは、プログラムゲート２１０と、フローティングゲート２１４と、消去ゲート２１８と、を含む。図３に示されたように、絶縁物質２１３は、隣接した単位セル３１０の間に設けられる。絶縁側壁２０８、プログラムゲート２１０及び消去ゲート２１８は、湾曲された表面を有する。すなわち、絶縁側壁２０８、プログラムゲート２１０及び消去ゲート２１８の表面のうち一つは、実質的に垂直方向から、殆ど又は実質的に、水平方向まで緩やかに湾曲される。
図４Ａ〜図４Ｍは、図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。図４Ａ〜図４Ｍは、図３と同様の視角から見た断面図である。すなわち、図４Ａ〜図４Ｍは、図２のＡ−Ａ’線に沿って切開した断面図である。
図４Ａを参照すれば、ゲート絶縁膜２０２を基板２０１上に形成する。ゲート絶縁膜２０２は、約５０Å〜１５０Åの厚さを有する熱酸化物で形成できる。また、ゲート絶縁膜２０２として異なる絶縁体、例えば誘電定数が大きい絶縁体（ｈｉｇｈ−ｋ ｄｉｅｌｅｃｔｒｉｃ ｍａｔｅｒｉａｌ）を使用できる。
次いで、フローティングゲート層２０３を約５００Å〜１５００Åの厚さにゲート絶縁膜２０２上に蒸着する。好ましくは、フローティングゲート層２０３は、ポリシリコンより成ることができる。
そして、絶縁膜（図示せず）を約２０００Å〜４０００Åの厚さにフローティングゲート層２０３上に蒸着する。好ましくは、絶縁膜は窒化膜より成ることができる。こうした絶縁膜をパターニングしてフローティングゲート層２０３を一部露出させる絶縁膜パターン２０４を形成する。
図４Ｂを参照すれば、熱酸化工程を通じて熱酸化膜２０５を露出されたフローティングゲート層２０３上に形成する。好ましくは、熱酸化膜２０５は約５００Å〜１５００Åの厚さを有する。図４Ｂに示されたように、熱酸化膜２０５は、その厚さが次第に縮小されて絶縁膜パターン２０４と隣接した領域において尖っている。
図４Ｃを参照すれば、熱酸化膜２０５を除去する。好ましくは、湿式エッチング工程を用いることができる。これにより、絶縁膜パターン２０４と隣接した領域で上を凹にして湾曲されたフローティングゲート層２０３の上面が形成される。すなわち、熱酸化膜２０５が除去されて、絶縁膜パターン２０４の側壁と隣接したフローティングゲート層２０３に実質的なラウンド領域２０６が形成される。
図４Ｄを参照すれば、ラウンド領域２０６でフローティングゲート層２０３の上面は、電荷損失を誘発できる表面欠陥を有することができるため、選択的な熱酸化膜２０７をラウンド領域２０６上に形成できる。言い換えれば、選択的な熱酸化膜２０７は、フローティングゲート層２０３のラウンド領域２０６上に形成される。好ましく熱酸化膜２０７は、約５０Å〜１５０Åの厚さを有する。
次に、絶縁側壁２０８を熱酸化膜２０７上に形成する。絶縁側壁２０８は、絶縁膜パターン２０４の側壁と接触する。絶縁側壁２０８は、化学気相蒸着（ＣＶＤ）法、高温酸化物（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＨＴＯ）を形成するための８５０℃以上の高温熱酸化工程によって形成できる。そして絶縁側壁２０８は、絶縁物質を形成した後、異方性エッチング又はエッチバック（ｅｔｃｈ ｂａｃｋ）を実施して形成できる。ここで、絶縁側壁２０８は、実質的に垂直方向から、実質的に水平方向に、緩やかに湾曲した表面を有する。好ましくは、絶縁側壁２０８の横方向厚さは、約５００Å〜１５００Åの厚さを有する。絶縁側壁２０８は、後続工程で形成されるプログラムゲートと消去ゲートとの間の分離膜として使用される。
図４Ｅを参照すれば、カップリング絶縁膜２０９をフローティングゲート層２０３の露出された表面に形成する。好ましくカップリング絶縁膜２０９は、熱酸化膜２０７と同様の厚さに形成できる。カップリング絶縁膜２０９は、熱酸化工程、高温酸化物ＨＴＯを形成するためのＣＶＤ工程、又は熱酸化工程と中間温度酸化物（Ｍｅｄｉｕｍ−Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ；ＭＴＯ）を形成するためのＣＶＤ工程（約７５０℃〜８５０℃）が組み合われた工程を通じて形成できる。
次いで、プログラムゲート２１０を約１５００Å〜３０００Åの厚さに形成する。好ましくプログラムゲート２１０を形成するために絶縁側壁２０８の間の領域に例えば、ＣＶＤ工程などを用いてポリシリコンを蒸着する。そして、ポリシリコンについて異方性エッチング又はエッチバックを実施してプログラムゲート２１０を形成できる。ここで、プログラムゲート２１０の上端は、実質的に垂直方向から傾斜した方向まで湾曲された表面を有する。
図４Ｆを参照すれば、ゲート絶縁膜２０２の一部が露出されるまでカップリング絶縁膜２０９とフローティングゲート層２０３の一部とを湿式又は乾式エッチングを用いて除去する。これと同時にプログラムゲート２１０の一部がエッチングされることができるので、図４Ｅに示されたプログラムゲート２１０と比較してプログラムゲート２１０の高さが縮小されている。こうしたエッチング工程によってトレンチ領域２１１が形成される。
次に、プログラムゲート２１０の露出された表面を保護するため選択的熱酸化膜２１２を形成する。好ましく熱酸化膜２１２は、約５０Å〜１５０Åの厚さを有する。
図４Ｇを参照すれば、トレンチ領域２１１内にイオン注入を実施する。例えば、Ａｓ又はＰのような不純物を約１×１０１５ｉｏｎｓ／ｃｍ２ドーズ量にイオン注入する。こうしたイオン注入によって基板２０１内に共通ソース領域２１５のような不純物領域が形成される。こうした共通ソース領域２１５は、後続する熱処理工程によって拡張されてフローティングゲート２１４の少なくとも一部と重畳する。これと同時にプログラムゲート２１０にも不純物がイオン注入できる。共通ソース領域２１５の外郭部は、フローティングゲート層２０３の真下に設けられることができる。選択的に共通ソース領域２１５は、ハロー（ｈａｌｏ）領域（図示せず）を含むことができる。ここで、ハロー領域は、隣接するメモリセル間のパンチスルーを防止し、プログラム動作時にドレイン領域２１９から共通ソース領域２１５を向いて電子が生成されることを防止できる。
図４Ｈを参照すれば、トレンチ領域２１１を充填し、絶縁膜パターン２０４の上面を覆うように絶縁物質２１３を蒸着する。絶縁物質２１３は、好ましくＣＶＤ工程を用いて約５０００Å〜１００００Åの厚さに形成できる。絶縁物質２１３は、酸化物を含むことができる。
次いで、化学機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）を通じて絶縁膜パターン２０４の上面が露出されるように絶縁物質２１３を平坦化する。
図４Ｉを参照すれば、絶縁膜パターン２０４を除去してフローティングゲート層２０３の一部を露出させる。絶縁膜パターン２０４として窒化物を使用する場合、燐酸を用いて絶縁膜パターン２０４を選択的に除去できる。
次いで、図４Ｊを参照すれば、エッチングマスクとして図４Ｉに示された構造物を用いてフローティングゲート層２０３の露出された部分をエッチングしてフローティングゲート２１４を形成する。好ましく異方性乾式エッチングを用いてフローティングゲート層２０３の露出された部分を除去する。こうしたエッチング後、ゲート絶縁膜２０２の一部をフローティングゲート２１４によって露出させて残すことができる。
次に、ゲート絶縁膜２０２のこうした一部を除去する。選択的に、カップリング絶縁膜２０９の一部も除去できる。結果的にフローティングゲート２１４のチップ２１４’が露出される。
図４Ｋを参照すれば、フローティングゲート２１４のチップ２１４’と露出された半導体基板２０１の一部上にトンネリング絶縁膜２１６ａを形成する。トンネリング絶縁膜２１６ａは、熱酸化工程を通じて約５０Å〜１５０Åの厚さに形成できる。
図４Ｌを参照すれば、酸化膜２１６ｂのような追加トンネリング絶縁膜を形成して図４Ｋに示されたトンネリング絶縁膜２１６ａを含む結果構造物を覆う。酸化膜２１６ｂは、ＣＶＤ工程を通じて形成できる。酸化膜２１６ｂを追加で積層することによって、絶縁膜２１６ａの特性を向上させうる。図３及び図４Ｌを比較すれば、図３のトンネリング絶縁膜２１６は、図４Ｌの絶縁膜２１６ａと酸化膜２１６ｂとから構成されることが分かる。また、酸化膜２１６ｂは、本発明の技術的思想及び範囲内で酸化物以外の異なる適切な絶縁物質より成ることができる。
図４Ｍを参照すれば、消去ゲート層（図示せず）を図４Ｌの結果構造物上に蒸着する。好ましく消去ゲート層は、約１５００Å〜３０００Åの厚さを有したポリシリコンで形成できる。その後、異方性エッチング工程又はエッチバック工程を通じて消去ゲート層をエッチングして消去ゲート２１８を形成する。消去ゲート２１８は、制御ゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）を意味することもできる。図４Ｍに示されたように、消去ゲート２１８は、プログラムゲート２１０と絶縁側壁２０８とに類似した湾曲された表面を有することができる。従って、消去ゲート２１８は、写真エッチング工程（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｉｃ ｐｒｏｃｅｓｓ）を使用せずとも、絶縁側壁２０８とフローティングゲート２１４の形に沿って自己整列（ｓｅｌｆ−ａｌｉｇｎ）されて形成される。結果的に本発明の素子サイズは、従来技術による素子と比較して約２／３程度に縮小できる。こうした消去ゲート２１８を用いてプログラム又は読み取り動作時に、データはビットライン３２０を通じてメモリ単位セル３１０に入力されることもでき、単位セル３１０に貯蔵されたデータは、ビットライン３２０に出力されることもできる。
次いで、イオン注入を実施してドレイン領域２１９を形成する。ドレイン領域２１９の一部は、消去ゲート２１８の真下に設けられることができる。
図３を再び参照すれば、ドレイン領域２１８を形成した後、図４Ｍの構造物上に層間絶縁膜３５０を形成し、層間絶縁膜３５０内にドレイン領域２１９を露出させるコンタクトホールを形成する。次いで、層間絶縁膜３５０内のコンタクトホールを通じてドレイン領域２１９と接続するビットライン３２０を形成する。
図３に示されたように、フローティングゲート２１４の下部から消去ゲート２１８の上部までの垂直距離ｄ１は、フローティングゲート２１４の下部からプログラムゲート２１０の上部までの垂直距離ｄ２より長い。
また、トンネリング絶縁膜２１６の厚さは、カップリング絶縁膜２０９の厚さより厚い。
本発明は、多様な方法に実施でき、以下で言及される例示は本発明の一実施形態として本発明を制限しない。
本発明の一実施形態において、図３に示された半導体素子は第１のジャンクション領域２１５と第２のジャンクション領域２１９とを有する半導体基板２０１を含む。こうした素子は、基板２０１に絶縁されて設けられ、第１のジャンクション領域２１５と少なくとも一部重畳するフローティングゲート２１４と、フローティングゲート２１４上に絶縁されて設けられ、湾曲された上面を有するプログラムゲート２１０と、基板２０１上に設けられてフローティングゲート２１４と隣接し、第２のジャンクション領域２１９と一部重畳する消去ゲート２１８と、を含む。
本発明の一実施形態による消去ゲート２１８は、湾曲された上面を有する。
本発明の一実施形態による絶縁されたプログラムゲート２１０は、エッチバックスペーサ（ｅｔｃｈｅｄ−ｂａｃｋ ｓｐａｃｅｒ）形状を有する。
本発明の一実施形態による絶縁された消去ゲート２１８は、エッチバックスペーサ形状を有する。
本発明の一実施形態によるフローティングゲート２１４は、消去ゲート２１８と隣接した突出された外側端又はチップ２１４’を有する。
本発明の一実施形態によるカップリング絶縁膜２０９は、フローティングゲート２１４とプログラムゲート２１０との間に介在され、トンネリング絶縁膜２１６は、フローティングゲート２１４と消去ゲート２１８との間に介在される。トンネリング絶縁膜２１６はカップリング絶縁膜２０９より厚い。
本発明の一実施形態によるプログラムゲート２１０の実質的に垂直な面は、フローティングゲート２１４の実質的に垂直な面に整列されるか、或いは実質的に平行である。
本発明の一実施形態による絶縁側壁２０８は、消去ゲート２１８とプログラムゲート２１０との間に設けられる。絶縁側壁２０８は、カップリング絶縁膜２０９より厚くできる。好ましく絶縁側壁２０８は、約５００Å〜１５００Åの厚さを有する。
本発明の一実施形態による消去ゲート２１８の上端は、プログラムゲート２１０の上端よりさらに高く延長されている。
以下で言及する表２は、素子の他のモードについて図３のＥＥＰＲＯＭ単位セルに印加される典型的な動作電圧レベルを示したものである。
Figure 2006093707
表２を参照すれば、プログラム（充電）動作の場合、消去ゲート２１８にはスレッショルド電圧Ｖｔｈ、例えば１．５Ｖが印加できる。プログラムゲート２１０には、５Ｖ〜１０Ｖの電圧が印加できる。従って、ドレイン領域２１９から生成された熱電子（ｈｏｔ ｅｌｅｃｔｒｏｎ）は、共通ソース領域２１５を向いて移動し、ゲート絶縁膜２０２を通過した後、フローティングゲート２１４に蓄積される。
フローティングゲート２１４と消去ゲート２１８との間のトンネリング絶縁膜２１６は、フローティングゲート２１４とプログラムゲート２１０との間のカップリング絶縁膜２０９より厚いので、プログラムゲート２１０とフローティングゲート２１４との間の電界のサイズは、消去ゲート２１８とフローティングゲート２１４との間の電界より大きい。同時に消去ゲート２１８がフローティングゲート２１４に消去電圧を伝達することによってフローティングゲート２１４の電圧は減少できる。
消去（放電）動作の場合、消去ゲート２１８に１０Ｖ〜１３Ｖの電圧が印加され、プログラムゲート２１０、ソース領域２１５及びドレイン領域２１９は、全て０Ｖ状態にある。結果的に消去動作の間、フローティングゲート２１４に蓄積された電子は、消去ゲート２１８に印加される高電圧（例えば、１０Ｖ〜１３Ｖ）によってトンネリング絶縁膜２１６を通じて消去ゲート２１８に放電できる。すなわち、Ｆ−Ｎトンネリングが起こる。特に、フローティングゲート２１４と消去ゲート２１８との間の容量性カップリング比率（ｃａｐａｃｉｔｉｖｅ ｃｏｕｐｌｉｎｇ ｒａｔｉｏ）が低い場合、相対的に低電圧がフローティングゲート２１４に誘導され、従ってフローティングゲート２１４に蓄積された電子は、Ｆ−Ｎトンネリングによって効果的にトンネリング絶縁膜２１６を通じて放電できる。同様に、プログラム動作の間、プログラムゲート２１０とフローティングゲート２１４との間の容量性カップリング比率が高い場合、相対的に高電圧がフローティングゲート２１４に誘導され、従って電子はゲート絶縁膜２０２を通じて効果的にフローティングゲート２１４に注入できる。こうした理由で、プログラム動作にはさらに高いカップリング比率が好ましく、消去動作にはさらに低いカップリング比率が好ましい。本発明においては、消去ゲート２１８に高電圧（例えば、１０Ｖ〜１３Ｖ）が印加されても、フローティングゲート２１４上に設けられる０Ｖ電位のプログラムゲート２１０が消去ゲート２１８とフローティングゲート２１４との間のカップリング効果を縮めることによってこうしたカップリング比率を相対的に低めることができる。従って、従来技術に比べて相対的に低電圧によっても消去動作を成功的に遂行できる。
読み取り動作の場合、消去ゲート２１８とプログラムゲート２１０には、１Ｖ〜２Ｖの電圧が、ソース領域２１５には、０Ｖの電圧が、ドレイン領域２１９には、０．４Ｖ〜１Ｖの電圧が印加される。
従って、本発明の一実施形態によれば、ジャンクション領域に印加される電圧（例えば、３Ｖ〜６Ｖ）とプログラムゲート２１０に印加される電圧（例えば、５Ｖ〜１０Ｖ）は、フローティングゲート２１４のカップリングを誘導する。従って、プログラム動作は、従来技術と比較してさらに低い電圧でも遂行できる。なぜならば、フローティングゲート２１４のカップリングは、ジャンクションに印加される高電圧（例えば、１５Ｖ）にのみ依存する必要がないためである。言い換えれば、プログラムゲート２１０は、フローティングゲート２１４の上部に設けられるので、プログラム動作の間、カップリング比率がさらに高くなることができる。こうした理由で、共通ソース領域２１５がフローティングゲート２１４と多くの部分を重畳する必要がなく、メモリセル間のパンチスルーを防止できる。
図５に示されたように、本発明の実施形態はメモリモジュール又はスマートカードのような多様な電子システムに適用できる。例えば、スマートカードは、暗号化（ｅｎｃｒｙｐｔｉｏｎ）及び／又は解読（ｄｅｃｒｙｐｔｉｏｎ）のための保安制御部（ｓｅｃｕｒｉｔｙ ｃｏｎｔｒｏｌｌｅｒ）と、チップ動作システム（Ｃｈｉｐ Ｏｐｅｒａｔｉｏｎ Ｓｙｓｔｅｍ；ＣＯＳ）から構成されたＭ−ＲＯＭと、臨時メモリのための基本入出力システム（Ｂａｓｉｃ Ｉｎｐｕｔ Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ；ＢＩＯＳ）と、チップ又はデータ制御のための中央処理装置（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ；ＣＰＵ）と、前述した不揮発性メモリセルと、を含む。
結論的に、本発明の一実施形態によれば、消去ゲート２１８は、フローティングゲート２１４及び／又はプログラムゲート２１０に自己整列されるように形成できるので、従来技術に比べて素子サイズを十分に縮めることができ、工程マージンを実質的に増加させうる。また、センスラインから十分に物理的に離隔されるようにワードラインを形成する必要がないので、素子サイズを十分に縮めることができる。さらに、ジャンクション領域に印加される電圧だけではなく、プログラムゲート２１０に印加される電圧は、フローティングゲート２１４のカップリングを起こすことができる。従って、充電又は放電動作は、従来技術に比べて十分に低い電圧で遂行できる。言い換えれば、メモリセルの間又は消去ゲート２１８について、パンチスルー又は干渉を起こしていた従来素子に要求された高電圧が、本発明のジャンクションに印加される必要はない。結果的に、共通ソース領域２１５とドレイン領域２１９との間の距離Ｌを縮めてもメモリセルの間のパンチスルーのような従来技術の問題点を防止できる。従って、素子はプログラム干渉やパンチスルーを発生せずもそのサイズを縮めることができる。
以上、添付した図面を参照して本発明の好適な実施形態を説明したが、当業者であれば、本発明の技術的思想や必須的な特徴を変更せずに他の具体的な形態で実施されうることを理解することができる。したがって、上述した好適な実施形態は、例示的なものであり、限定的なものではないと理解されるべきである。
本発明の半導体素子は、メモリモジュール又はスマートカードのような多様な電子システムに適用されうる。
従来ＥＥＰＲＯＭ単位セルを示した断面図である。 本発明の一実施形態によるＥＥＰＲＯＭ単位セルアレイを示した配置図である。 図２のＥＥＰＲＯＭ単位セルの断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 図２及び図３のＥＥＰＲＯＭ単位セルの製造方法を示す断面図である。 本発明の不揮発性メモリセルを含むデータシステムを示す概略図である。
符号の説明
２０１ 基板
２０２ ゲート絶縁膜
２０８ 絶縁側壁
２０９ カップリング絶縁膜
２１０ プログラムゲート
２１３ 絶縁物質
２１４ フローティングゲート
２１４’ チップ
２１５ 共通ソース領域
２１６ トンネリング絶縁膜
２１８ 消去ゲート
２１９ ドレイン領域

Claims (51)

  1. 第１のジャンクション領域と第２のジャンクション領域とを有する半導体基板；
    前記基板上に形成され、前記第１のジャンクション領域と一部重畳する絶縁されたフローティングゲート；
    前記フローティングゲート上に形成され、湾曲された上面を有する絶縁されたプログラムゲート；および
    前記基板上に前記フローティングゲートと隣接して形成され、前記第２のジャンクション領域と一部重畳する絶縁された消去ゲート；
    を含むことを特徴とする半導体素子。
  2. 前記絶縁された消去ゲートは、湾曲された上面を有することを特徴とする請求項１に記載の半導体素子。
  3. 前記絶縁されたプログラムゲートは、エッチバックスペーサ形状を有すること
    を特徴とする請求項１に記載の半導体素子。
  4. 前記絶縁された消去ゲートは、エッチバックスペーサ形状を有することを特徴とする請求項１に記載の半導体素子。
  5. 前記フローティングゲートは、前記消去ゲートと隣接した突出された外側端とを有することを特徴とする請求項１に記載の半導体素子。
  6. 前記プログラムゲートは、前記フローティングゲートの実質的に垂直な面に整列された実質的に垂直な面を有することを特徴とする請求項１に記載の半導体素子。
  7. 前記フローティングゲートと前記プログラムゲートとの間に介在されたカップリング絶縁膜；および
    前記フローティングゲートと前記消去ゲートとの間に介在され、前記カップリング絶縁膜より厚いトンネリング絶縁膜；
    をさらに含むことを特徴とする請求項１に記載の半導体素子。
  8. 前記カップリング絶縁膜は、約５０Å〜２００Åの厚さに形成されたこと
    を特徴とする請求項７に記載の半導体素子。
  9. 前記消去ゲートと前記プログラムゲートとの間に設けられ、前記カップリング絶縁膜より厚い絶縁側壁をさらに含むことを特徴とする請求項７または８に記載の半導体素子。
  10. 前記絶縁側壁は、約５００Å〜１５００Åの厚さを有することを特徴とする請求項９に記載の半導体素子。
  11. 前記消去ゲートの上端は、前記プログラムゲートの上端よりさらに高く延長されたこと
    を特徴とする請求項１に記載の半導体素子。
  12. 基板上にゲート絶縁膜を形成する段階；
    前記ゲート絶縁膜上にフローティングゲート層を形成する段階；
    前記フローティングゲート層上に前記フローティングゲート層の所定領域を露出させる絶縁膜パターンを形成する段階；
    前記露出されたフローティングゲート層上に第１の熱酸化膜を形成する段階；
    前記フローティングゲート層から前記第１の熱酸化膜を除去する段階；
    前記絶縁膜パターンの側壁に絶縁側壁を形成する段階；
    前記露出されたフローティングゲート層上にカップリング絶縁膜を形成する段階；
    前記カップリング絶縁膜と前記絶縁側壁とに接触するプログラムゲートとを形成する段階；および
    前記ゲート絶縁膜が露出されるように前記カップリング絶縁膜及び前記フローティングゲート層を部分的に除去して、前記カップリング絶縁膜と前記フローティングゲート層内にトレンチ領域を形成する段階；
    を含むことを特徴とする半導体素子の製造方法。
  13. 前記ゲート絶縁膜を形成する段階は、約５０Å〜１５０Å厚さの熱酸化膜を形成する段階であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  14. 前記フローティングゲート層を形成する段階は、約５００Å〜１５００Å厚さのポリシリコン層を形成する段階であることを特徴とする請求項１２に記載の半導体素子の製造方法。
  15. 前記絶縁膜パターンを形成する段階は、
    前記フローティングゲート層上に別個の絶縁膜を形成する段階；および
    前記別個の絶縁膜をパターニングする段階；
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  16. 前記別個の絶縁膜を形成する段階は、約２０００Å〜４０００Å厚さの窒化膜を形成する段階であることを特徴とする請求項１５に記載の半導体素子の製造方法。
  17. 前記絶縁側壁を形成する前に、
    前記フローティングゲート層上に別個の熱酸化膜を形成する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  18. 前記別個の熱酸化膜は、約５０Å〜１５０Å厚さを有することを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. 前記第１の熱酸化膜は、約５００Å〜１５００Å厚さを有することを特徴とする請求項１２に記載の半導体素子の製造方法。
  20. 前記第１の熱酸化膜を除去する段階は、湿式エッチングを用いることを特徴とする請求項１２に記載の半導体素子の製造方法。
  21. 前記第１の熱酸化膜を除去する段階は、前記絶縁膜パターンの側壁と隣接した前記フローティングゲート層に実質的なラウンド領域を形成する段階を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  22. 前記絶縁側壁を形成する段階は、
    高温酸化物を蒸着する段階；および
    前記高温酸化物を異方性エッチングする段階；
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  23. 前記絶縁側壁は、約５００Å〜１５００Åの厚さを有することを特徴とする請求項２２に記載の半導体素子の製造方法。
  24. 前記プログラムゲートを形成する段階は、
    前記カップリング絶縁膜上にポリシリコンを蒸着する段階；および
    写真エッチング工程を使用せず前記ポリシリコンを異方性エッチングする段階；
    を含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  25. 前記ポリシリコンは、約１５００Å〜３０００Åの厚さに蒸着されることを特徴とする請求項２４に記載の半導体素子の製造方法。
  26. 前記カップリング絶縁膜を部分的に除去しながら同時に前記プログラムゲートの上端を除去する段階をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  27. 前記プログラムゲートの露出面を覆う選択的熱酸化膜を形成する段階をさらに含むこと
    を特徴とする請求項２６に記載の半導体素子の製造方法。
  28. 前記選択的熱酸化膜の厚さは、約５０Å〜１５０Åであることを特徴とする請求項２７に記載の半導体素子の製造方法。
  29. 前記カップリング絶縁膜を形成する段階は、熱酸化工程、高温酸化物ＣＶＤ工程及び熱酸化工程と中間温度酸化物ＣＶＤ工程より成るグループから選択された一つの工程を使用することを特徴とする請求項１２に記載の半導体素子の製造方法。
  30. 前記トレンチ領域内にイオン注入して前記基板内にソース領域を形成する段階；
    前記トレンチ領域を充填し、前記絶縁膜パターンを覆う絶縁物質を蒸着する段階；
    前記絶縁膜パターンが露出されるように前記絶縁物質を平坦化する段階；および
    前記フローティングゲート層の所定領域を露出させるように前記絶縁膜パターンを除去する段階；
    をさらに含むことを特徴とする請求項１２に記載の半導体素子の製造方法。
  31. 前記イオン注入は、約１０１５ｉｏｎｓ／ｃｍ２のドーズ量を有することを特徴とする請求項３０に記載の半導体素子の製造方法。
  32. 前記絶縁物質を蒸着する段階は、ＣＶＤ工程を用いて約５０００Å〜１００００Åの厚さに酸化膜を蒸着する段階であることを特徴とする請求項３０に記載の半導体素子の製造方法。
  33. 前記絶縁膜パターンを除去する段階は、燐酸によって前記絶縁膜パターンを湿式エッチングする段階であることを特徴とする請求項３０に記載の半導体素子の製造方法。
  34. 写真エッチング工程を用いずに、前記絶縁側壁及び前記絶縁物質をエッチングマスクとして用いて前記フローティングゲート層をエッチングしてフローティングゲートを形成する段階をさらに含むことを特徴とする請求項３０に記載の半導体素子の製造方法。
  35. 前記フローティングゲート層をエッチングする段階は、異方性乾式エッチングを用いることを特徴とする請求項３４に記載の半導体素子の製造方法。
  36. 前記フローティングゲートのチップが露出されるように前記フローティングゲート上の前記カップリング絶縁膜の一部及び前記フローティングゲートの下部の前記ゲート絶縁膜の一部を除去する段階；および
    前記フローティングゲートの前記チップ及び前記フローティングゲートの側壁上にトンネリング絶縁膜を形成する段階；
    をさらに含むことを特徴とする請求項３４に記載の半導体素子の製造方法。
  37. 前記トンネリング絶縁膜を形成する段階は、約５０Å〜１５０Å厚さの熱酸化膜を形成する段階であることを特徴とする請求項３６に記載の半導体素子の製造方法。
  38. 前記トンネリング絶縁膜上に追加トンネリング絶縁膜を形成する段階をさらに含むこと
    を特徴とする請求項３６に記載の半導体素子の製造方法。
  39. 前記追加トンネリング絶縁膜を形成する段階は、ＣＶＤ工程を用いることを特徴とする請求項３８に記載の半導体素子の製造方法。
  40. 前記基板上の消去ゲート層を形成する段階；
    前記消去ゲート層をエッチングして湾曲された上面を有する消去ゲートを形成する段階；および
    前記消去ゲート下にイオン注入してドレイン領域を形成する段階；
    をさらに含むことを特徴とする請求項３６に記載の半導体素子の製造方法。
  41. 前記消去ゲート層を形成する段階は、約１５００Å〜３０００Å厚さのポリシリコン層を蒸着する段階であることを特徴とする請求項４０に記載の半導体素子の製造方法。
  42. 前記消去ゲート層をエッチングする段階は、写真エッチング工程を用いず異方性乾式エッチングを用いることを特徴とする請求項４０に記載の半導体素子の製造方法。
  43. 前記プログラムゲートは、前記フローティングゲートの実質的垂直面に整列された実質的垂直面を含むことを特徴とする請求項４０に記載の半導体素子の製造方法。
  44. 前記消去ゲートの上端は、前記プログラムゲートの上端より高く延長されたことを特徴とする請求項４０に記載の半導体素子の製造方法。
  45. 請求項４０による製造方法によって形成されたことを特徴とする半導体素子。
  46. 第１のジャンクション領域及び第２のジャンクション領域を有する半導体基板を形成する段階；
    前記半導体基板上に形成され、前記第１のジャンクション領域と少なくとも一部重畳する絶縁されたフローティングゲートを形成する段階；
    前記フローティングゲート上に形成され、湾曲された上面を有する絶縁されたプログラムゲートを形成する段階；および
    前記基板上に前記フローティングゲートと隣接して設けられ、前記第２のジャンクション領域と一部重畳する絶縁された消去ゲートを形成する段階；
    を含むことを特徴とする半導体素子の製造方法。
  47. 前記絶縁された消去ゲートは、湾曲された上面を有することを特徴とする請求項４６に記載の半導体素子の製造方法。
  48. ａ）第１のジャンクション領域と第２のジャンクション領域とを有する半導体基板と、
    ｂ）前記基板上に形成され、前記第１のジャンクション領域と一部重畳する絶縁されたフローティングゲートと、
    ｃ）前記フローティングゲート上に形成され、湾曲された上面を有する絶縁されたプログラムゲートと、
    ｄ）前記基板上に前記フローティングゲートと隣接して形成され、前記第２のジャンクション領域と一部重畳する絶縁された消去ゲートとを含む不揮発性メモリ；および
    前記不揮発性メモリと電気的に連結された中央処理装置；
    を含むことを特徴とする電子システム。
  49. 保安制御部をさらに含むことを特徴とする請求項４８に記載の電子システム。
  50. ＳＲＡＭをさらに含むことを特徴とする請求項４９に記載の電子システム。
  51. Ｍ−ＲＯＭをさらに含むことを特徴とする請求項５０に記載の電子システム。
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