KR0152496B1 - 이이피롬 셀, 집적회로 이이피롬 이중 게이트 전계효과 트랜지스터 형성 방법 및 이이피롬 메모리 어레이 형성 방법 - Google Patents

Abstract

EEPROM셀은 셀을 액세스 하기 위한 선택 게이트와 데이타를 저장하기 위한 플로우팅 게이트를 포함한다. 두개의 게이트 각각 폴리 측벽으로부터 형성되며, 선택 게이트가 형성되는 구멍(aperture)의 수직 폴리 측벽상에서 산화막을 성장시켜, 형성되는 수직 산화 부재에 의해 분리되어진다. 최종 구조는 광학 리소그래피로 부터 얻을 수 있는 것 보다 작은 치수를 갖는데 그 이유는, 이 두개의 게이트는 사실상 측벽이며 따라서 광학 리소그래피(optical lithography)로 얻을 수 있는 치수에 제한되지 않기 때문이다.

Description

[발명의 명칭]

이이피롬(EEPROM)셀, 집적회로 이이피롬(EEPROM) 이중 게이트 전계효과 트랜지스터 형성 방법 및 이이피롬(EEPROM) 메모리 어레이 형성 방법

[발명의 상세한 설명]

[발명의 분야]

본 발명은 1평방 마이크로미터보다 작은 초고밀도(ultra high density) 이이피롬(Electrically Erasable Programmable Read Only Memory:EEPROM)에 관한 것이다.

[발명의 배경]

EEPROM 기술분야에서는, 셀들을 집적회로 칩 상에 보다 효율적으로 패킹(packing)하기 위해 셀 사이즈를 줄이려는 오랜 연구가 행해져 왔다. 미국특허 제5,041,886호에는 중밀도(medium density)(128K bits)의 EEPROM셀이 개시되고 있다. 여기서, 적층형 플로우팅 게이트-제어 게이트(stacked floating gate-control gate) 시스템은 인접한 선택 게이트를 갖는데, 이 선택 게이트는 플로우팅 게이트와 제어 게이트를 제자리에 배치한 후에 형성되는 폴리실리콘 측벽(polysilicon sidewall)으로부터 형성된다. 이것은 측벽이 종래의 적층형 어레이(array)보다 적은 공간을 차지하므로 셀의 사이즈가 감소되는 이점을 갖는다. 이 특허에서는 선택 게이트와 제어 게이트가 동일한 워드 라인(word line)에 의해 제어된다.

“고밀도 및 고속 동작용의 보조 게이트를 가진 5V 전용 가상 접지 플래시 셀”이란 제목으로 야마우치(Yamauchi) 등이 IEDM 91-319에 게재한 논문에는 측벽 플로우팅 게이트(sidewall floating gate)에 평면 선택 게이트(planar select gate)가 인접하는 EEPROM이 개시된다.

[발명의 요약]

본 발명은, 플로우팅 게이트와 선택 게이트가 폴리실리콘 측벽으로부터 형성되고 또한 그들 게이트가 폴리실리콘 측벽의 수직 에지(edge)상에 형성된 얇은 수직 산화물 부재(member)에 의해서만 분리되는, 128메가비트(megabit) 메모리 칩에 적합한 개선된 EEPROM셀에 관한 것이다.

[도면의 간단한 설명]

제1도는 본 발명의 일 실시예에 대한 상세 단면도.

제2도는 본 발명에 따른 한쌍의 메모리 셀에 대한 단면도.

제3도는 메모리 어레이의 일 부분에 대한 평면도.

제4 내지 9도는 제조 과정에서의 셀에 대한 단면도.

제10a도 및 제10b도는 중간단계의 단면도.

제11a도 및 제11b도는 또다른 중간단계의 단면도.

제12도는 본 발명에 따른 메모리 어레이의 일 부분에 대한 개략적인 회로도.

제13도는 본 발명에 따라 형성된 집적회로 메모리 칩의 개략도.

[발명을 실시하기 위한 최선의 실시예]

제1도를 참조하면, 선택 게이트(120), 플로우팅 게이트(130) 및 제어 게이트(140)를 포함하는 게이트 구조(100)를 집적회로 실리콘 기판(10)에 형성된 소오스(source)(30)와 드레인(20) 사이에 배치한 이중-게이트(dual-gate) MOS 트랜지스터가 상세히 도시되어 있다. 좌측의 선택 게이트(120)는 셀에 대한 액세스를 허용하는 표준의 전기적인 기능을 수행한다. 이 선택 게이트(120)는 수직면과 경사면을 갖는데, 그 선택 게이트의 수직면은 임시적인 지지물(temporary support)의 수직면에 접한다. 우측의 플로우팅 게이트(130)는 트랜지스터를 턴 온(turn-on) 또는 턴 오프(turn-off)시키는 전하를 저장하고 있으므로, 그 게이트내에 저장된 전하에 따라 소오스(30)와 드레인(20) 사이에 전기적 경로가 제공될 수도 있고 또는 그 전기적 경로가 차단될 수도 있다. 이 플로우팅 게이트(130)도 수직면과 경사면을 갖는데, 그 플로우팅 게이트의 수직면은 게이트 구조(100)의 가운데에 위치하고 있는 수직 절연 부재(vertical insulating member)(233)의 수직면에 접한다. 게이트 구조(100)의 최상측에 위치한 제어 게이트(140)는 본 기술분야에서 알려진 것처럼 플로우팅 게이트(130)의 전하 상태를 제어한다.

본 발명의 유익한 특징은, 화살표(260)로 표시한 제어 게이트(140)의 치수 결정 및 정렬이 유일하게 중요한 리소그래피(lithography) 단계라는 것이다. 다른 치수에 대해서는 비록 그 치수가 치수(260) 보다는 작을지라도 광학적 리소그래피(optical lithography)가 필요하지 않으며, 그 다른 치수는 측벽 기술을 사용하여 얻어진다. 게이트 구조의 중앙에서, 수직 산화물 부재(vertical oxide member)(233)에 의해 플로우팅 게이트와 선택 게이트가 분리된다. 이 수직 산화물 부재는 임시적인 폴리실리콘 측벽 지지 층(sidewall support layer)의 제거 후에 폴리 측벽(선택 게이트)의 수직면을 산화시켜 형성한다(임시적인 폴리실리콘 측벽 지지 층은 선택 게이트 측벽의 기초(foundation)로서 사용됨). 임시적인 폴리실리콘 측벽 지지 층(sidewall support layer)의 제거 후, 수직 산화물 부재(233)를 플로우팅 게이트 측벽을 위한 수직 기준(vertical reference)으로서 사용하여 제2측벽(플로우팅 게이트130))을 형성한다. 산화물의 다른 유형 및 두께에 대해서는 후술한다.

제2도를 참조하면, 한쌍의 메모리 셀(300)의 단면도가 도시되어 있다. 이 한쌍의 메모리 셀(300)은 두 개의 셀구조(100,100')를 포함한다. 이들 두 개의 셀구조(100,100')는 서로에 대해 미러상(mirror image)으로 되며 소오스(30)의 양측에 배치됨으로써 그들 두 셀구조(100,100')는 공통 소오스를 공유하게 된다. 화살표(305)로 표기된 한개 셀의 치수는 예시적으로 1.1㎛로서, 이 셀은 채널 길이를 0.5㎛로 하고 소오스 폭을 0.5㎛로 하며 드레인 폭을 0.5㎛하는 즉 0.5㎛의 레이아웃 그라운드 룰(layout ground rule)을 채용한다. 공통 소오스를 공유하는 한쌍의 셀에 대한 폭은 화살표(310)로 표시된다.

제3도를 참조하면, 본 발명에 따라 형성된 메모리 어레이의 일 부분의 평면도가 도시되어 있다. 제3도에서 한쌍의 셀(300:제2도)의 치수는 (310,320)으로 도시된다. 도면의 간략화를 위해, 일부 상세한 부분은 생략했다. 제3도에서 제1 및 제2도의 것과 대응하는 요소(counterpart elements)에 대해서는 동일한 번호를 부여했다. 제3도의 중앙에서 소오스(30)는 도면에서 수직 방향으로 두 개의 선택 게이트(120)(왼쪽에서 오른쪽으로의 상향사선을 가진 부분) 사이에서 연장한다. 플로우팅 게이트(130)(오른쪽에서 왼쪽으로의 상향사선을 가진 부분)는 제어 게이트(140)를 규정(definition)하는 동안 도면에서 수직 방향으로 트리핑(trimming)되는데, 이는 플로우팅 게이트가 분리되어야만 하고 그것이 인접한 셀들을 접속시킬 수 없기 때문이다. 어레이 전체에 걸쳐 수평 방향으로 연장하는 제어 게이트(140)는 어레이 전체에 걸쳐 수평 방향으로 연장하는 게이트(130) 위에서 또한 게이트(120)의 일부분 위에서 연장한다. 게이트 구조의 좌측 및 우측에는 두개의 드레인(drain)(20)이 형성된다. 제3도에서 좌측의 (70)으로 표시한 부분은 전계 산화물 절연 영역 또는 얕은 트렌치 절연 영역(field oxides or shallow trench insulating areas)을 나타낸다. 우측 상단의 (350)으로 표시한 부분은 개별 셀에 대한 액세스를 제어하는데 사용되는 수직 방향 선택 게이트 라인(120)의 접점(contacts)을 포함하는 영역을 나타낸다. 이 영역은 제10도와 11도에 보다 상세히 도시되어 있다. 다른(alternative) 설계에서는, 선택 게이트들의 접촉 패드들을 어레이의 최상부(top)와 최하부(bottom)에 교번적으로 배치하여 보다 높은 패킹 밀도를 얻을 수도 있다.

제4도를 시작으로 하여 공정 흐름에 대한 일련의 단면도를 도시한다. 제4도는 제2도에 도시한 셀(300)과 동일한 초기 공정 단계에서의 영역을 나타낸다. 기판(10) 위에는, 12nm의 공칭 두께를 가진 패드 산화층(205)에 이어서 10nm의 공칭 두께를 가진 질화층(210)을 형성한다. 그 다음 게이트 구조의 높이를 결정할 400nm의 두께를 가진 폴리실리콘 또는 비정질의 실리콘 층(220)을 부착(deposit)하고 패터닝(patterning)하여, 중앙에 구멍(aperture)(222)을 형성한다. 이 구멍 내에 두께 12nm의 게이트 산화물(125)을 성장시키는데, 이 게이트 산화물(125)은 선택 게이트(120)의 게이트 산화물(gate oxide)로 될 것이다. 동일한 단계에서, 열 산화물(thermal oxides)(230) 및 (232)을 폴리(220)의 상면과 구멍(222)의 수직 폴리 면 상에 제각기 성장시킨다. 구멍(222)과 폴리(220) 위에 선택 게이트(120)로 될 CVD 폴리실리콘(120)층을 부착시킨다. 이때, 제10도에 도시한 접점 패터닝 단계(contact patterning step)를 수행한다.

제5도를 참조하면, RIE(반응성 이온 에칭(Reactive Ion Etch)) 블랭킷 에칭 백(blanket etch back) 공정으로 폴리(120)를 에칭하여 장차 선택 게이트로 될 측벽(120)을 형성한 후의 이중 셀이 도시된다. 폴리 스페이서(poly spacer)(120)를 폴리(220)의 표면 아래로 리세싱(recess)하여 TEOS층(123)이 폴리 스페이서(120)의 주위에 거의 부합적으로(conformally) 형성되도록 하는 것이 바람직하다. 따라서, 측벽 스페이서(120)의 형성 후 그 스페이서(120)를 층(230)의 표면 아래로 리세싱하는 오버에칭(overetch)을 행한다. 그 다음, 20nm의 공칭 두께를 갖는 건식 열 산화층(dry thermal oxide layer)(122)을 선택 게이트 상에 성장시킨다(양호한 산화물 특성을 가진 열 산화물 예를 들어 낮은 밀도의 계면상태(interface state)와 높은 항복(break-down) 전압을 가진 열 산화물은 알려져 있다.). 이 열 산화층(122)의 형성 후, 약 100nm의 두께를 가진 두꺼운 CVD TEOS(tetraethyl ortho silicate)(123)층을 부착하여 선택 게이트(120)에 대한 절연 및 보호를 행한다.

그 다음 제6도에 도시된 바와 같이, 포토레지스트 층(127)을 코팅(coating)하고 에칭 백(etch back)하여, 도면의 좌측과 우측에 있는 선택 게이트(120)들 사이의 리세싱된 부분에만 포토레지스트가 남게 한다.

그 다음 폴리실리콘(220)과 이에 연관된 층들을 종래의 선택적인 습식 에칭이나 또는 RIE 공정으로 제거하여 게이트(120)만이 남게 한다. 그 다음 잔여 포토레지스트(127)를 제거한 후, 선택 게이트(120)의 수직면 위에 열 산화층을 다시 성장시키고 질화물을 CVD에 의해 부착하고 또다른 산화 공정을 행하여, 수직 ONO 유전체 부재(233)를 약 20nm의 최종 두께로 폴리 선택 게이트(120)의 수직면 위에 형성한다. 그 다음 수직 ONO 부재(233)(절연 부재 또는 ONO 부재로도 칭함)의 형성후 게이트(130)를 형성하기 전에 두 선택 게이트(120)의 좌우측에 있는 실리콘 기판의 수평면을 세척하고 제7도에 도시한 바와 같이 플로우팅 게이트(130)용의 터널 산화물(235)을 약 6-8nm의 두께로 성장시킨다.

그후, 또다른 폴리실리콘을 부착하고 재에칭하여 수직 ONO 부재(233)상에 폴리실리콘 측벽(130)을 형성한다. 이 폴리실리콘은 제어 게이트 구조(140)를 규정(definition)하는 동안 플로우팅 게이트(130)의 형성을 위해 트리밍(trimming)될 것이다.

메사(mesa)의 끝부분에서 선택 게이트와 플로우팅 게이트의 분리를 위해 트림 마스크(trim mask)가 사용되는데, 이에 대해서는 제11a 및 11b도에 도시하고 후술한다. 게이트 구조의 기본 부분의 형성 후, 메모리 셀 내에 자기-정렬된(self-aligned) 소오스 및 드레인을 형성하기 위해 전원 전압 및 다른 설계 파라미터에 따른 적절한 도우즈(dose) 및 에너지로 또한 일반적으로 10¹⁴-10¹⁶ions/cm²범위의 전류밀도로 소오스/드레인 주입재를 부착한다. 그 다음, 제8도에 도시한 바와 같이, 플로우팅 게이트(130)상의 ONO층(237)과 기판의 수평면 상의 ONO층(237')을 제6도를 참조하여 논의된 ONO층(233)과 유사하게 형성한다.

그 다음, 제9도에 도시한 바와 같이, 제4폴리실리콘 층(140)을 부착하고 패터닝하여 제2도에서 도시한 바와 같은 제어 게이트 구조를 형성한다. 전술한 바와 같이, 게이트 구조의 잔여부분에 관한 제어 게이트(140)의 치수 결정 및 정렬이 프로세스에서 유일하게 중요한 리소그래피 단계이다. 제1 및 2도에 도시한 바와 같이, 제어 게이트(140)가 선택 게이트(120) 위로 연장하는지의 여부는 문제가 되지 않는다. 왜냐하면, TEOS 층(123)은 터널 산화물(235)과 ONO(237)보다 두꺼워 플로우팅 게이트(130)를 프로그램하기에 충분히 높은 전압을 제어 게이트(140)에 인가하여도 선택 게이트(120)가 영향을 받지 않기 때문이다. 따라서, 이러한 정렬 공정은 비교적 중요하지 않다. 제1도의 치수(260)는 0.5㎛의 공칭 크기를 가지고 있다. 도시한 실시예에서, 게이트(140)의 수평위치에 대한 허용도는 공칭적으로 ±0.15㎛이며, 이것은 현재의 기술로 용이하게 달성할 수 있다. 제어 게이트(140)의 패터닝은, 제3도에 도시한 셀들 사이의 영역에서 플로우팅 게이트(130)를 기판 또는 전계 산화물까지 에칭함으로써 그 플로우팅 게이트(130)의 트리밍 효과를 얻는 오버에칭에 의해서 행해진다. 제어 게이트(140)의 공칭 두께는 2500Å이고 플로우팅 게이트(130)의 두께는 2000Å이다. 따라서, 제어 게이트(140)의 패터닝 후 셀들 사이의 플로우팅 게이트(130)를 제거하는 데에는 적당한 오버에칭양만이 필요하다. 예시적인 에칭 순서는, 먼저 제어 게이트(140)를 에칭하고, 그 다음 중간폴리(interpoly) ONO층(237)을 관통시켜(break through), TEOS층(123)과 표면 산화물(237',125)에서 정지시키고(여기서 정지되는 이유는 그들이 ONO층(237)보다 두껍기 때문임), 마지막으로 선택적인 폴리 에칭 공정을 이용하여 플로우팅 게이트 폴리의 트림 에칭을 행한다.

이제 제10a, 10b도를 참조하면, 선택 게이트들의 접촉 패드들을 불필요하게 연결하는 잔여 측벽 구조를 변경시켜서, 폴리 층(120)으로부터 접촉 패드(352)를 형성하는 단계가 도시되어 있다. 이들 접촉 패드는 제3도의 (350)으로 표시한 영역에 형성한다. 폴리(220)로부터 형성된 패드를 패터닝하여 제10a도의 하부에 직사각형 섬(island)을 형성한다. 선택 게이트(120)의 측벽을 형성하는 단계에서 층(120)을 층(125)위에 배치한다. 보호층(121)을 포토레지스트 또는 다른 적당한 보호층으로 형성한다. 도면에서 수직 방향으로 연장하는 바와 같이 도시된, 측벽(120)을 형성하는 에칭 공정에서는, 접촉 패드(352)와 이들 접촉 패드(352)를 연결하고 단락시키는 불필요한 측벽 스트립(strip)(354)이 남는다. (70)으로 표기된 직사각형 부분은, 패드의 패터닝 중에 절연 및 에칭 스톱 층을 제공하기 위해 접점 영역의 지지물로서 사용하는 얇은 트렌치 절연 영역 또는 전계 산화물 절연 영역을 나타낸다.

제11a 및 11b도에서, 플로우팅 게이트(130)의 측벽을 배치한 후 불필요한 측벽(354)을 트리밍하는 단계를 실행한다. 패드(360)들간의 영역을 노출시키는 트림 마스크(360)를 배치하고, 복합 구조(120 내지 130)를 절단한다.

제12도를 참조하면, 제3도에서 예시한 메모리 어레이의 동일 부분의 개략도가 도시된다. 한쌍의 셀(300)은 점선으로 표시된다. Vd와 Vs로 표시된 수직 라인은 메모리 셀의 소오스와 드레인에 연결된다. 소오스와 드레인은 제3도의 괄호로 표시된 것처럼 기판 내에서 연속적으로 연장한다. 금속 또는 폴리실리콘 라인은 드레인 위에 형성되며, 기판까지 하방으로 연장하여 비트 라인 접점(bit line contact)을 제공한다. 소오스는 신호를 전송하지 않으며, 기판에 공통 접지되는 것으로 예시된다.

Vsg 및 (120')로 표시된 선택 게이트 제어 라인은 통상적인 게이트 심볼 및 (120)으로 표시된 선택 게이트에 연결된다. 이 도식 표현에 있어서는, 두 개의 다른 심볼 즉 라인 및 게이트를 사용하여, 실제구조에서 폴리실리콘의 한 연속적인 스트립(strip)의 실체를 예시한다. 이와 유사하게, 제어 게이트(140)와 플로우팅 게이트(130)를 통상적인 수평 라인 심볼로 도시하며, Vcg 및 (140')으로 표시된 수평 라인을 워드 라인(word line)으로 사용한다. 메모리 어레이의 비트 라인은 셀의 드레인에 연결되는 와이어(wire)로서, 인접한 두 트랜지스터 셀을 분리한다. 메모리 어레이의 워드 라인은 제어 게이트 상호 연결 라인(140')이다. 공통 소오스는 기판에 접촉되는 확산 스트립(diffusion strip)일 수 있다.

제13도를 참조하면, 본 발명에 따라 구성된 집적회로 EEPROM(400)의 개략도가 도시되어 있다. 이 도면에서, 입/출력회로(410), 고전압 스티어링 회로(high voltage steering circuits)(420) 및 전하펌프(430)는, 제각기 그들의 통상적인 기능을 수행한다. 전하펌프(430)는 기록과 삭제의 동작을 수행하기 위해 필요한 고전압(10V)을 발생시킴으로써 회로가 단지 5V(또는 그 이하)에서 동작할 수 있게 한다. 고전압 회로(420)는 프로그래밍과 소거(erasure)에 사용되는 +10V에서 -10V를 처리할 수 있도록 충분히 견고하게 통상의 방식으로 만들어진 트랜지스터를 나타낸다.

프로그래밍 수순에 있어서는, 선택 게이트(120)를 임계값 보다 약간 높게 바이어스하며 제어 게이트(140)를 고전압(10V)으로 바이어스한다. 채널로부터의 고온 전자(hot electron)를 소오스로부터 플로우팅 게이트(130)로 주입한다. 전형적인 파라미터(parameters)는 Vs=0.0V, Vd=5.0V, Vsg=1.5V, Vcg=10.0V이다.

소거 수순에 있어서는, 터널 산화물(235)을 통과하는 Fowler-Nordheim 터널링을 사용하며, 파라미터는 Vs=0.0V, Vd=5.0V, Vsg=0.0V, Vcg=-10.0V이다.

터널링 산화물이 8nm이고 선택 게이트 산화물이 10nm일 경우, 3V의 게이트 전압, 통상의 공정 파라미터 및 0.5㎛의 디자인 룰에 대해 100μA의 판독 전류를 이용할 수 있다. 보다 높은 판독 전류(및 이에 대응하는 보다 빠른 동작)가 5V의 게이트 전압에서 얻어질 것이다. 전형적인 판독 파라미터는 Vs=0.0V, Vd=1.5V, Vsg=5.0V, Vcg=5.0V이다.

당업자라면 개시된 실시예를 쉽게 변형할 수 있을 것이며, 다음의 청구범위는 본 명세서에 예시된 실시예에 국한되는 것은 아니다.

Claims (16)

1. 선택 게이트(select gate), 플로우팅 게이트(floating gate) 및 이 플로우팅 게이트의 최상측에 배치된 제어 게이트(control gate)-이들 게이트는 채널(channel)상에 배치되고 소오스(source)와 드레인(drain) 사이에 배치되며, 상기 선택 게이트는 게이트 산화물에 의해 상기 채널로부터 수직 방향으로 분리되고, 상기 플로우팅 게이트는 터널 산화물에 의해 상기 채널로부터 수직 방향으로 분리되며, 상기 제어 게이트는 제2의 절연체 층에 의해 상기 플로우팅 게이트로부터 수직 방향으로 분리됨-를 가진 이중 게이트 트랜지스터(dual gate transistor)를 포함하는 EEPROM셀(electrically erasable programmable read only memory cell)에 있어서, 상기 선택 게이트 및 플로우팅 게이트는 폴리실리콘 측벽(polysilicon sidewalls)으로부터 제각기 형성되고, 얇은 수직 절연 부재(thin vertical insulating member)에 의해 수평 방향으로 분리되는 것을 특징으로 하는 EEPROM셀.
2. 제1항에 있어서, 상기 선택 게이트는 상기 소오스에 인접하게 배치되고, 상기 플로우팅 게이트는 상기 드레인에 인접하게 배치되며, 상기 제어 게이트는 상기 선택 게이트의 적어도 일부분 위로 연장하고, 상기 선택 게이트는 제1의 사전설정된 유전체 층(predetermined dielectric layer)에 의해 상기 제어 게이트로부터 수직 방향으로 분리되고, 상기 플로우팅 게이트는 제2의 사전설정된 유전체 층에 의해 상기 제어 게이트로부터 분리되며, 상기 게이트 산화물, 상기 제1의 사전설정된 유전체 층, 상기 터널 산화물 및 상기 제2의 사전설정된 유전체 층은 상기 채널과 상기 플로우팅 게이트 사이의 상기 터널 산화물을 통해 전자의 터널링(tunneling)을 야기시키기에 충분한 상기 제어 게이트 상의 사전설정된 프로그램 전압(predetermined program voltage)이 상기 게이트 산화물을 통해 전자의 터널링을 야기시키기에는 불충분하게 되도록 하는 관계를 갖는 것을 특징으로 하는 EEPROM셀.
3. 제1항에 있어서, 상기 선택 게이트는 상기 수직 절연 부재에 접하는 수직면 및 이 수직면의 반대편에 있는 제2의 면을 가지고, 상기 플로우팅 게이트는 상기 수직 절연 부재에 접하는 수직면 및 이 수직면의 반대편에 있는 제2의 면을 가지며, 상기 제어 게이트는 상기 플로우팅 게이트의 적어도 사전설정된 부분(atleast a predetermined portion of sai floating gate) 위로 연장하는 것을 특징으로 하는 EEPROM셀.
4. 제2항에 있어서, 상기 선택 게이트는 상기 수직 절연 부재에 접하는 수직면 및 수직면의 반대편에 있는 제2의 면을 가지고, 상기 플로우팅 게이트는 상기 수직 절연 부재에 접하는 수직면 및 이 수직면의 반대편에 있는 제2의 면을 가지며, 상기 제어 게이트는 상기 플로우팅 게이트의 적어도 사전설정된 부분(at least a predetermined portion of said floating gate) 위로 연장하는 것을 특징으로 하는 EEPROM셀.
5. 실리콘 기판(silicon substrate)내에서 채널을 사이에 두고 배치되는 소오스 및 드레인과 상기 기판 위에 배치되는 게이트 구조를 포함하는-상기 게이트 구조는 상기 소오스와 드레인 사이에 직렬 배치되는(disposed in series) 선택 게이트 및 플로우팅 게이트와 상기 플로우팅 게이트의 전하 상태를 제어하기 위하여 적어도 상기 플로우팅 게이트의 상측에 배치되는 제어 게이트를 포함함-이중 게이트 전계 효과 트랜지스터(dual-gate field effect transistor)를 형성하는 방법에 있어서, 상기 채널 위에 게이트 산화물을 성장시키는 단계와, 상기 게이트 산화물 위에 임시적 측벽 지지층(temporary sidewall support layer)에 접하도록 폴리실리콘의 측벽 선택 게이트를 형성하는 단계와, 상기 측벽 선택 게이트 상의 수직 중간면(vertical intermediate surface)을 노출시키기 위해 상기 임시적인 측벽 지지층을 제거하는 단계와, 상기 수직 중간면 상에 측벽 분리 유전체(sidewall separation dielectric)를 형성하는 단계와; 상기 채널 위에 상기 측벽 분리 유전체에 인접시켜 터널 산화물을 성장시키는 단계와; 상기 측벽 분리 유전체에 인접하게 플로우팅 게이트를 형성함으로써, 상기 선택 게이트와 상기 플로우팅 게이트가 상기 측벽 분리 유전체에 의해 분리되는 이중 게이트 구조를 형성하는 단계와, 상기 이중 게이트 구조에 대해 자기-정렬된(self aligned) 소오스 및 드레인을 상기 기판 내에 형성하는 단계와, 적어도 상기 플로우팅 게이트 위에 제어 게이트를 형성하는 단계를 포함하는 이중 게이트 전계 효과 트랜지스터 형성 방법.
6. 제5항에 있어서, 상기 플로우팅 게이트의 형성 전에 상기 선택 게이트 위에 두꺼운 보호층(thick protective layer)을 형성하는 단계와, 상기 플로우팅 게이트의 절단(cutting through)에 의해 상기 플로우팅 게이트를 트리밍(trimming)하기에는 충분하나 상기 두꺼운 보호층을 절단하기에는 불충분하여 상기 선택 게이트가 상기 플로우팅 게이트의 트리밍에 의해 영향을 받지 않도록 하는 사전설정된 양으로 상기 제어 게이트를 오버 에칭하는 단계를 더 포함하는 이중 게이트 전계 효과 트랜지스터 형성 방법.
7. 이중 게이트 전계 효과 트랜지스터들의 어레이를 포함하는-상기 이중 게이트 전계 효과 트랜지스터들의 각각은 실리콘 기판(silicon substrate)내에서 채널을 사이에 두고 배치되는 소오스 및 드레인과 상기 기판 위에 배치되는 게이트 구조를 포함하고, 상기 게이트 구조는 상기 소오스와 드레인 사이에 사이에 직렬 배치되는(disposed in series) 선택 게이트 및 플로우팅 게이트와 상기 플로우팅 게이트의 전하 상태를 제어하기 위하여 적어도 상기 플로우팅 게이트의 상측에 배치되는 제어 게이트를 포함하며, 상기 이중 게이트 전계 효과 트랜지스터들의 어레이에 있어서 상기 소오스와 드레인들은 제1축(axis)을 따라 연장하고 상기 플로우팅 게이트들은 상기 제1축에 평행하게 연장하고 상기 선택 게이트들은 상기 제1축에 평행하게 연장하되 다수의 상기 이중 게이트 트랜지스터들을 통해 연장하여 한 세트의 접점들(a set of contacts)에서 종결되며 상기 제어 게이트들은 상기 제1축에 대해 수직한 제2축을 따라 연장함-EEPROM 메모리 어레이(EEPROM memory array)를 형성하는 방법에 있어서; 상기 채널 위에 게이트 산화물을 성정시키는 단계와, 상기 게이트 산화물 위에 임시적 측벽 지지층(temporary sidewall support layer)에 접하도록 폴리실리콘의 측벽 선택 게이트를 형성하는 단계와, 상기 측벽 선택 게이트상의 수직 중간면(vertical intermeiate surface)을 노출시키기 위해 상기 임시적인 측벽 지지층을 제거하는 단계와, 상기 수직 중간면 상에 측벽 분리 유전체(sidewall separation dielectric)를 형성하는 단계와; 상기 채널 위에 상기 측벽 분리 유전체에 인접시켜 터널 산화물을 성장시키는 단계와, 상기 측벽 분리 유전체에 인접하게 플로우팅 게이트를 형성함으로써, 상기 선택 게이트와 상기 플로우팅 게이트가 상기 측벽 분리 유전체에 의해 분리되는 이중 게이트 구조를 형성하는 단계와, 상기 이중 게이트 구조에 대해 자기-정렬된(self aligned) 소오스 및 드레인을 상기 기판 내에 형성하는 단계와, 적어도 상기 플로우팅 게이트 위에 제어 게이트를 형성하는 단계와, 상기 측벽 선택 게이트를 형성하는 단계 전에, 상기 측벽 선택 게이트의 재료(material)의 일부분을 접점 패턴(contact pattern)으로 패터닝하여, 상기 접점들이 상기 측벽 선택 게이트와 함께 동시에 형성되도록 하는 단계를 포함하는 EEPROM 메모리 어레이 형성 방법.
8. 제7항에 있어서, 상기 접점들은 에칭 스톱(tech stop)으로서의 역할을 하는 기저 절연층(unerlying insulating layer)위에 형성되는 EEPROM 메모리 어레이 형성 방법.
9. 집적회로 EEPROM에 대한 데이터의 입력 및 출력을 위한 입/출력 수단과, 사전 결정된 프로그램 전압을 발생하는 전압 발생 수단과, 상기 회로에서 사전결정된 프로그램 경로(predetermined program paths)를 따라 상기 프로그램 전압을 배향시키기 위한(for directing) 전압 스티어링 수단(voltage steering means)과, 메모리 어레이(memory array)를 포함하는-상기 메모리 어레이는 한 세트의 이중 게이트 전계 효과 트랜지스터 메모리 셀들을 포함하며, 이들 이중 게이트 전게 효과 트랜지스터의 각각은 채널 위에서 공통 소오스와 드레인 사이에 배치된 선택 게이트, 제어 게이트 및 플로우팅 게이트를 포함하고, 상기 선택 게이트는 게이트 산화물에 의해 상기 채널로부터 수직 방향으로 포함하고, 상기 플로우팅 게이트는 터널 산화물에 의해 상기 채널로부터 수직 방향으로 분리되며, 상기 제어 게이트는 제2의 절연체 층에 의해 상기 플로우팅 게이트로부터 수직 방향으로 분리됨-집적회로 EEPROM에 있어서, 상기 선택 게이트 및 상기 플로우팅 게이트는 수직면을 갖는 폴리실리콘 측벽으로부터 제각기 형성되고, 상기 선택 게이트 및 상기 플로우팅 게이트의 상기 수직면에 인접한 얇은 수직 절연 부재(a thin vertical insulating member)에 의해 수평방향으로 분리되는 것을 특징으로 하는 집적회로 EEPROM.
10. 제9항에 있어서, 상기 선택 게이트는 상기 소오스에 인접하게 배치되고, 상기 플로우팅 게이트는 상기 드레인에 인접하게 배치되며, 상기 제어 게이트는 상기 선택 게이트의 적어도 일부분 위로 연장하고, 상기 선택 게이트는 제1의 사전설정된 유전체 층(predetermined dielectric layer)에 의해 상기 제어 게이트로부터 수직 방향으로 분리되고, 상기 플로우팅 게이트는 제2의 사전설정된 유전체 층에 의해 상기 제어 게이트로부터 분리되며, 상기 게이트 산화물, 상기 제1의 사전설정된 유전체 층, 상기 터널 산화물 및 상기 제2의 사전설정된 유전체 층은 상기 채널과 상기 플로우팅 게이트 사이의 상기 터널 산화물을 통해 전자의 터널링(tunneling)을 야기시키기에 충분한 상기 제어 게이트상의 사전설정된 프로그램 전압(predetermined program voltage)이 상기 게이트 산화물을 통해 전자의 터널링을 야기시키기에는 불충분하게 되도록 하는 관계를 갖는 것을 특징으로 하는 집적회로 EEPROM셀.
11. 제9항에 있어서, 상기 셀들은 공통 소오스를 공유하는 셀들의 쌍들로 배열(arrange)되며, 상기 선택 게이트들은 상기 셀들의 상기 공통 소오스와 상기 플로우팅 게이트들 사이에 배치되어 상기 셀들이 서로에 대해 미러상(mirror images of another)으로 되게 하는 집적회로 EEPROM.
12. 제10항에 있어서, 상기 셀들은 공통 소오스를 공유하는 셀들의 쌍들로 배열(arrange)되며; 상기 선택 게이트들은 상기 셀들의 상기 공통 소오스와 상기 플로우팅 게이트들 사이에 배치되어 상기 셀들이 서로에 대해 미러상(mirror images of another)으로 되게 하는 집적회로 EEPROM.
13. 제11항에 있어서, 상기 셀들의 상기 드레인들은 상기 EEPROM의 비트 라인들이며; 상기 제어 게이트들을 연결하는 한 세트의 상호 접속 부재들은 상기 EEPROM의 워드 라인들인 집적회로 EEPROM.
14. 제12항에 있어서, 상기 셀의 상기 드레인은 상기 EEPROM의 비트 라인이며; 상기 제어 게이트들을 연결하는 한 세트의 상호 접속 부재들은 상기 EEPROM의 워드 라인들인 집적회로 EEPROM.
15. 제9항에 있어서, 상기 메모리 어레이 전체에 걸쳐 한 세트의 비트 라인들을 절연층 상에 배치된 한 세트의 비트 라인 접점들로 연장시켜, 신호들이 상기 세트의 비트 라인들을 따라 상기 세트의 비트 라인 접점들로 전달되게 한 집적회로 EEPROM.
16. 제15항에 있어서, 상기 비트 라인 접점들은 상기 선택 게이트들의 연장부이며, 동일한 재료로 형성되는 집적회로 EEPROM.