JP3483460B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、浮遊ゲートを有し
電気的に書換え及び消去可能な不揮発性半導体記憶装置
で、ＥＥＰＲＯＭやフラッシュＥＥＰＲＯＭ（フラッシ
ュメモリとも呼ばれる）と呼ばれる記憶装置に関するも
のである。ＥＥＰＲＯＭやフラッシュメモリは、例えば
電子手帳、電話機、音声認識・記憶装置、コンピュータ
等における信号処理回路の記憶装置や、携帯用機器の記
憶装置などに用いるのに適する。

【０００２】

【従来の技術】電気的に書換え及び消去可能な不揮発性
半導体記憶装置の中でフラッシュメモリが近年注目を浴
び、業界全体で量産に向けた開発が盛んに行なわれてい
る。従来のＥＥＰＲＯＭは一般に単ビット消去を基本に
しているのに対し、フラッシュメモリはブロック単位で
の消去を前提としており、使いにくい面もあるが、１ビ
ットの単素子化やブロック消去等の採用により、ＤＲＡ
Ｍに匹敵或いはそれ以上の集積度が期待できる次世代の
メモリとして注目されており、その市場の大きさは計り
知れない。

【０００３】フラッシュメモリに関して、これまでに各
社から種々の構造・方式が提案されているが、一般に浮
遊ゲート型の不揮発性メモリ素子が用いられている。浮
遊ゲート型の不揮発性メモリ素子では、絶縁体で囲まれ
た浮遊ゲート中に電荷を保持し、制御ゲートにバイアス
をかけたときにソース・ドレイン間にチャネルが形成さ
れるしきい値電圧が、浮遊ゲート中の電荷量により変化
することを利用してデータの記憶を行なっている。

【０００４】このフラッシュメモリの一方式として、米
国特許第５２８０４４６号に開示された Yueh Y.Ma 等
によるものがある。図１は、従来のスプリットゲート型
フラッシュメモリのメモリセルアレイを表す図であり、
（Ａ）は平面図、（Ｂ）は（Ａ）のＢ−Ｂ’線に沿った
位置での断面図である。ｐ型シリコン基板１に、拡散層
であるソース３とドレイン５がそれぞれ帯状にかつ平行
に形成されている。基板１上には、トンネル酸化膜７を
介して、ドレイン５に隣接し、かつソース３から離れた
位置に、メモリセルごとの浮遊ゲート９が形成され、そ
の上に絶縁膜１１を介して複数のメモリセルに共通の制
御ゲート１３が拡散層に平行に延びて形成されている。
さらに、これらのゲート電極を跨ぐように絶縁膜を介
し、基板１上にはゲート酸化膜１５を介し、制御ゲート
１３と直交する方向に延びる選択ゲート１７が形成され
ている。浮遊ゲート９下の基板１の表面がメモリチャネ
ル領域１９、浮遊ゲート９とソース３との間の基板１の
表面が選択チャネル領域２１となっている。また、拡散
層方向に並ぶメモリ素子を分離するためにフィールド酸
化膜（ＬＯＣＯＳ）２３が形成されている。

【０００５】特定のメモリセルへの書込を実施する場
合、例えば、制御ゲート１３に１５Ｖ、ドレイン５に５
Ｖ、選択ゲート１７に１．５〜２Ｖの電圧を印加し、こ
れによって浮遊ゲート９へのチャネルホットエレクトロ
ンのソース側注入（Sorce SideInjection：ＳＳＩ方
式）を実現している。ソース側注入は、通常のドレイン
側注入に比べて電子の注入効率が高く、これによって単
一電源化を可能としている。また、この方式は、制御ゲ
ート１３と選択ゲート１７とによってメモリセルをマト
リクス選択できることから、隣り合ったメモリセル同士
でソース３、ドレイン５を共有するようなメモリセルア
レイを持つ方式（コンタクトレスＮＯＲ方式など）で配
線することができ、チップ面積の低減を実現できる。

【０００６】

【発明が解決しようとする課題】図１に示す従来例で
は、長方形状のＬＯＣＯＳを形成し、半導体基板上にゲ
ート酸化膜を介してＬＯＣＯＳを含む半導体基板上に浮
遊ゲート用ポリシリコンを堆積した後、ＬＯＣＯＳ上の
浮遊ゲート用ポリシリコンを除去して開口部を形成し、
拡散層方向に並ぶ浮遊ゲートの分離をしている。しか
し、ＬＯＣＯＳを形成する際に、ＬＯＣＯＳの周囲にバ
ーズビークが生じてしまうために微細化に不利であると
いう欠点がある。さらに、浮遊ゲート、制御ゲート又は
選択ゲートのパターニングを行なうとき、ＬＯＣＯＳと
浮遊ゲートの間に重ね合わせ余裕の距離をとる必要があ
るので、微細化を図る上で１つの障害になっている。

【０００７】さらに、ＬＯＣＯＳによるフィールド段差
や浮遊ゲートの段差も、制御ゲート、選択ゲート及びメ
タル配線のパターニング時に行なう写真製版工程での解
像不良や寸法不良等に影響するため微細化への障害にな
っている。このような問題はオフセット領域をもたない
従来のスタック型フラッシュメモリでも同様の問題が生
じる。

【０００８】そこで本発明は、簡便な製造工程によりＬ
ＯＣＯＳ及びフィールド段差をなくし、かつ写真製版工
程での精度を向上させ、セル面積を低減化する半導体装
置の製造方法を提供することを目的とするものである。

【０００９】

【００１０】

【課題を解決するための手段】 半導体基板上にメモリセ
ルのソース・ドレインとなるメモリ拡散層が互いに平行
に、かつ帯状に形成され、一対のメモリ拡散層間の半導
体基板上にトンネル絶縁膜を介し、一方のメモリ拡散層
と隣接し他方のメモリ拡散層と間隔をもって配置され、
素子分離絶縁膜によりメモリセルごとに分離された導電
体にてなる浮遊ゲートが形成され、浮遊ゲート上に層間
絶縁膜を介し、メモリ拡散層に平行に帯状に延びて複数
のメモリセルについて共通の導電体にてなる制御ゲート
が形成され、制御ゲート上には絶縁体を介し、浮遊ゲー
トとの間に間隔をもって配置されているメモリ拡散層と
浮遊ゲートとの間の半導体基板上にはゲート絶縁膜を介
して制御ゲートに直交する方向に帯状に延びて複数のメ
モリセルについて共通の導電体にてなる選択ゲートが形
成され、浮遊ゲート下方の半導体基板表面をメモリチャ
ネル領域とし、メモリ拡散層と浮遊ゲートとの間の半導
体基板表面を選択チャネル領域とするスプリットゲート
型メモリセルがマトリクス状に配置されたメモリマトリ
クスを含む半導体記憶装置の製造方法において、酸化膜
若しくは窒化膜の単層膜又は積層膜からなる素子分離絶
縁膜を半導体基板上に堆積し、メモリチャネル領域及び
選択チャネル領域を含む領域の素子分離絶縁膜を拡散層
に直交する方向に帯状に除去してストライプ状の開口部
を形成し、又はメモリチャネル領域及び選択チャネル領
域を含む領域の素子分離絶縁膜を矩形状に除去して矩形
状の開口部を形成し、開口部の基板上にはトンネル酸化
膜を介して半導体基板全面上に浮遊ゲートとなる導電膜
を形成し、素子分離絶縁膜をエンドポイントとして浮遊
ゲートとなる導電膜をエッチバックして開口部に浮遊ゲ
ートとなる導電膜を埋め込む工程を含むことが好まし
い。その結果、スプリットゲート型メモリセルの浮遊ゲ
ートを拡散層方向に分離することができる。

【００１１】開口部の幅又は長さのいずれか短い方の寸
法を寸法Ｗとするとき、寸法Ｗの１／２以上の膜厚で浮
遊ゲートとなる導電膜を堆積することが好ましい。その
結果、浮遊ゲートとなる導電膜を良好な形状に形成する
ことができる。

【００１２】酸化膜若しくは窒化膜の単層膜又は積層膜
からなる素子分離絶縁膜を半導体基板上に堆積し、メモ
リチャネル領域を含む領域の素子分離絶縁膜を拡散層に
直交する方向に帯状に除去してストライプ状の開口部を
形成し、又はメモリチャネル領域を含む領域の素子分離
絶縁膜を矩形状に除去して矩形状の開口部を形成し、開
口部の基板上にはトンネル酸化膜を介して半導体基板全
面上に浮遊ゲートとなる導電膜を形成し、素子分離領域
の拡散層方向の寸法を寸法Ｌとするとき、素子分離絶縁
膜をエンドポイントとして素子分離領域の浮遊ゲートと
なる導電膜を寸法Ｌより小さい寸法でストライプ状又は
矩形状に除去して開口部を埋め、かつ素子分離絶縁膜上
にまで延在する浮遊ゲートを形成することが好ましい。
その結果、制御ゲート−浮遊ゲート間の層間絶縁膜の面
積が増大する。

【００１３】酸化膜若しくは窒化膜の単層膜又は積層膜
からなる素子分離絶縁膜を半導体基板上に堆積し、メモ
リチャネル領域及び選択チャネル領域を含む領域の素子
分離絶縁膜を拡散層に直交する方向に帯状に除去してス
トライプ状の開口部を形成し、又はメモリチャネル領域
及び選択チャネル領域を含む領域の素子分離絶縁膜を矩
形状に除去して矩形状の開口部を形成し、開口部の基板
上にはトンネル酸化膜を介して半導体基板全面上に浮遊
ゲートとなる導電膜を形成し、素子分離領域の拡散層方
向の寸法を寸法Ｌとするとき、素子分離絶縁膜をエンド
ポイントとして素子分離領域の浮遊ゲートとなる導電膜
を寸法Ｌより小さい寸法でストライプ状又は矩形状に除
去して開口部を埋め、かつ素子分離絶縁膜上にまで延在
する浮遊ゲートを形成することが好ましい。その結果、
スプリットゲート型メモリセルの制御ゲート−浮遊ゲー
ト間の層間絶縁膜の面積が増大する。

【００１４】浮遊ゲートとなる導電膜の膜厚が、開口部
の幅又は長さのいずれか短い方の寸法の２分の１以下で
あることが好ましい。その結果、浮遊ゲート上面が凹形
状になり、制御ゲート−浮遊ゲート間の層間絶縁膜の面
積が増大する。選択チャネル領域及び制御ゲート上を被
うように、拡散層形成領域に隣接して制御ゲートに平行
な帯状のレジストを形成し、そのレジストをマスクとし
て拡散層形成領域上にある素子分離絶縁膜を除去し、続
けてそのレジストをマスクとして拡散層用の不純物導入
を行なうことが好ましい。同一マスクを用いることによ
り製造工程を簡略化することができる。

【００１５】窒化膜又は酸化膜と窒化膜の積層膜からな
る耐エッチング性絶縁膜を制御ゲート上に予め形成し、
選択チャネル領域及び制御ゲート上の一部を被うよう
に、ソースに隣接して制御ゲートに平行な帯状のレジス
トを形成し、耐エッチング性絶縁膜及びレジストをマス
クをして拡散層形成領域上にある素子分離絶縁膜を除去
し、続けてそのレジストをマスクとして拡散層用の不純
物導入を行なうことが好ましい。その結果、耐エッチン
グ性絶縁膜により拡散層形成領域上の素子分離絶縁膜を
制御ゲートに対して自己整合的に除去することができ
る。ストライプ状の開口部の断面形状を上方に開いたテ
ーパー状に形成することが好ましい。その結果、素子分
離酸化膜を拡散層に直交する方向にエッチングして形成
する浮遊ゲート用の開口部がテーパー状に形成されてい
る。その結果、浮遊ゲート−基板間のトンネル酸化膜の
静電容量が小さくなり、浮遊ゲート−制御ゲート間の層
間絶縁膜静電容量／浮遊ゲート−基板間のトンネル酸化
膜の静電容量が増大し、メモリセルの低電圧化を図るこ
とができる。

【００１６】

【発明の実施の形態】図７ は本発明の一実施例を表す構
成図であり、（Ｆ）は平面図、（ｆ）はＳ−Ｓ'線、及
びＣ−Ｃ'線に沿った断面図である。シリコン基板に、
ソース４６とドレイン４８が形成されている。メモリセ
ル領域には、トンネル酸化膜２４を介して、ドレイン４
８と隣接し、かつソース４６上から離れた位置に、メモ
リセルごとの浮遊ゲート３４が形成されている。素子分
離領域の基板上には、窒化膜層２２を介して、拡散層方
向に並ぶメモリセルの浮遊ゲート３４を分離するために
形成された素子分離酸化膜２６が形成されている。浮遊
ゲート３４の表面と素子分離酸化膜２６の表面は同じ平
面上にある。浮遊ゲート３４及び素子分離酸化膜２６上
に、シリコン酸化膜、シリコン窒化膜及びシリコン酸化
膜の３層膜からなる帯状のインターＯＮＯ膜３８を介し
て、拡散層方向に並ぶ複数のメモリセルで共通の制御ゲ
ート４０が形成されている。さらに、浮遊ゲート３４、
インターＯＮＯ膜３８及び制御ゲート４０からなる積層
ゲート部を覆うように、積層ゲート部の側壁には絶縁膜
サイドウォール５５を介し、その上面には絶縁膜４２及
び窒化膜５０を介し、基板上にはゲート酸化膜５３を介
し、制御ゲート４０に直交する方向に延びる選択ゲート
４４が形成されている。トンネル酸化膜２４下の基板表
面がメモリチャネル領域５２となり、ゲート酸化膜５３
下の基板表面が選択チャネル領域５４となる。ソース４
６及びドレイン４８上にはソース４６又はドレイン４８
と選択ゲート４４とを絶縁する厚い増速酸化膜６０が形
成されている。

【００１７】次に、図２から図８に示す工程（Ａ）〜
（Ｇ）を用いて本発明による製造方法の一実施例を説明
する。 （Ａ）公知の方法を用いてウェル形成等がなされたシリ
コン基板上に、窒化膜層２２を形成し、さらにその上に
例えばＣＶＤ酸化膜からなる素子分離酸化膜２６を形成
する。素子分子酸化膜２６は酸化膜又は酸化膜と窒化膜
の積層膜でもよい。

【００１８】次に、レジスト塗布及び現像等の公知の写
真製版技術及びドライエッチング技術を用いて、窒化膜
層２２をエンドポイントとしてメモリチャネル領域５２
及び選択チャネル領域５４を含むように拡散層形成領域
２７，２８に直交する方向に素子分離酸化膜２６を除去
し、幅寸法Ｗをもつストライプ状の開口部３０を形成す
る（図２）。開口部３０には窒化層膜２２が露出してい
る。このとき、窒化膜層２２を形成する工程を省略し
て、シリコン基板をエンドポイントとして素子分離酸化
膜２６を除去してもよいが、メモリチャネル領域５２及
び選択チャネル領域５４のエッチングダメージを避ける
ために、窒化膜層２２を形成しておくことが好ましい。

【００１９】また、図９に示すように、メモリアレイ中
に形成するコンタクトホール３２周辺については、例え
ばコンタクトホール３２の寸法をＬ１とすると、コンタ
クトホール３２と素子分離酸化膜２６とのアライメント
マージンの寸法Ｌ２と素子分離領域の寸法Ｌ３を考慮し
て、寸法Ｌ１の約４倍の寸法Ｌ４の素子分離酸化膜２６
を残しておく。また、図１０に示すようにコンタクトホ
ール３２と素子分離酸化膜２６との間に寸法Ｌ２のアラ
イメントマージンを持たせて、コンタクトホール３２及
びソース領域２７及びドレイン領域２８上を開口してお
いてもよい。

【００２０】（Ｂ）工程を示す図３に戻ると、開口部３
０で露出した窒化膜層２２をウエットエッチングにより
除去した後、開口部３０で露出した基板上にトンネル酸
化膜２４を形成する。その後、半導体基板上全面に、開
口部３０の幅又は長さのいずれか短い方（この場合は幅
Ｗ）の１／２以上の膜厚で浮遊ゲート３４となる例えば
ＣＶＤポリシリコン膜を堆積する。次に、素子分離酸化
膜２６表面をエンドポイントとして浮遊ゲート３４とな
るポリシリコン膜をエッチバックし、浮遊ゲート３４と
なるポリシリコン膜を開口部３０に埋め込む。浮遊ゲー
ト３４となるポリシリコン膜を開口部３０に対して自己
整合的に形成するので、素子分離酸化膜２６と浮遊ゲー
ト領域２５間のアライメントマージンを削減できる（図
３）。

【００２１】（Ｃ）基板上全面にインターＯＮＯ膜３８
を形成し、さらにその上に制御ゲート４０となるＣＶＤ
ポリシリコン膜を形成し、さらにその上に制御ゲート４
０と選択ゲート４４との絶縁用の絶縁膜４２を形成し、
さらにその上にエッチングストッパー用の窒化膜５０を
形成する。次に公知の写真製版技術及びエッチング技術
を用いて、上層から窒化膜５０、絶縁膜４２、制御ゲー
ト４０及び浮遊ゲート３４を、ドレイン領域２８に隣接
しソース領域２７から離れた位置に、ソース領域２７及
びドレイン領域２８に平行方向に帯状にパターニングす
る（図４）。

【００２２】（Ｄ）公知写真製版技術を用いて、工程
（Ｃ）で形成したパターンの一部及び選択チャネル領域
５４上を覆うソース領域２７及びドレイン領域２８に平
行な帯状のレジストマスク５８を形成する。露出した窒
化膜５０を制御ゲート４０のエッチングマスクとし、レ
ジストマスク５８を選択チャネル領域５４のエッチング
マスクとして、ソース領域２７及びドレイン領域２８上
の素子分離酸化膜２６、浮遊ゲート３４となるポリシリ
コン膜及び窒化膜層２２を除去する。この場合、ドレイ
ン領域４８に隣接する制御ゲート４０下の素子分離酸化
膜２６は制御ゲート４０に対して自己整合的に除去され
る。次に、窒化膜５０及びレジスト５８をマスクとして
ソース領域２７及びドレイン領域２８に不純物イオンを
注入して、ソース４６、ドレイン４８を形成する（図
５）。

【００２３】（Ｅ）拡散層コンタクト部分についてもコ
ンタクトホール３２−素子分離酸化膜２６のアライメン
トマージンＬ２を持たせ、制御ゲート４０に対して自己
整合的にドレイン４８上の素子分離酸化膜２６の除去を
行なう（図６）。ソースコンタクトについても、同様に
アライメントマージンを持たせて、レジスト開口部の素
子分離酸化膜２６の除去を行なう。

【００２４】 （Ｆ）レジストマスク５８を除去した
後、工程（Ｃ）で形成した浮遊ゲート３４及び制御ゲー
ト４０を含むパターンの側面に絶縁膜サイドウォール５
５を形成する。この目的は制御ゲート４０と選択ゲート
４４の絶縁を確実にすること、及び選択チャネル領域５
４とメモリチャネル領域５２との間の長さをサイドウォ
ール５５の膜厚により制御性よく得ることである。選択
チャネル領域５４とメモリチャネル領域５２との間の長
さは、ソース側から浮遊ゲートへの電子の注入を高効率
で行なうソースサイド注入を得るのに重要な寸法であ
り、通常数十ｎｍ〜１００ｎｍ程度にする。絶縁膜サイ
ドウォール５５の形成方法については説明を省略する
が、選択チャネル領域５４の基板表面が酸化膜のドライ
エッチバック等でダメージを受けないように配慮するこ
とが必要である。

【００２５】 次に、酸化により選択チャネル領域５４
にゲート酸化膜５３を形成し、ソース４６及びドレイン
４８上にソース４６又はドレイン４８と選択ゲート４４
とを絶縁するための厚い増速酸化膜６０を形成する。続
いて選択ゲート４４用のポリシリコン膜を形成し、公知
の写真製版技術及びエッチング技術を用いて、選択チャ
ネル領域５４上を被うように、制御ゲート４０に直交す
る方向に帯状の選択ゲート４４を形成する（図７）。

【００２６】本発明では、拡散層形成領域２８上の埋込
みにより形成された拡散層形成領域２８に直交する方向
に延びる素子分離酸化膜２６を制御ゲート４０に対して
自己整合的に除去し、拡散層イオン注入を行なうので、
ＬＯＣＯＳを素子分離膜に用いた半導体装置に比べて、
制御ゲートとＬＯＣＯＳ又は拡散層イオン注入用レジス
トとＬＯＣＯＳとのアライメントマージンを考慮する必
要がなく、セル面積の低減を図ることができる。

【００２７】（Ｇ）コンタクトホール３２周辺でも、制
御ゲート４０に対して素子分離酸化膜２６を自己整合的
に除去するので、コンタクトホール３２と制御ゲート４
０とのアライメントマージンＬ２を最小限にしてセル面
積の低減を図ることができる（図８）。

【００２８】選択ゲート形成時のエッチングストッパー
として、拡散層イオン注入後に拡散層上に形成される厚
い増速酸化膜を利用するので、従来法ではアライメント
誤差による非イオン注入部分で基板のエッチング掘れを
生ぜぬように、拡散層注入用レジストマスクとＬＯＣＯ
Ｓのアライメントマージンが十分必要である。本発明で
はこのアライメントマージンを不要とした点で、素子面
積縮小化及び形成の容易化の効果は大きい。

【００２９】工程（Ａ），（Ｂ）において、ＣＶＤポリ
シリコン層３４の良好な埋込形状を得るために、素子分
離酸化膜２６の膜厚は、素子分離酸化膜の開口部３０の
幅又は長さのいずれか短い方（この場合は幅Ｗ）の１／
２以上であることが好ましい。例えばサブハーフルール
に基づいた具体例を挙げると、幅Ｗが０．３５μｍ程度
の開口部３０への埋込みのみを良好に行なえるようにプ
ロセス条件を定めればよい。ＣＶＤ酸化膜２４の膜厚も
１８００Å（０．１８μｍ）以上と設定でき、また埋込
みに用いるＣＶＤポリシリコン膜３４の膜厚も１８００
Å以上あれば十分である。ＣＶＤ酸化膜２４の膜厚は例
えば２０００Å（０．２μｍ）〜３５００Å（０．３５
μｍ）程度が好ましい。

【００３０】図１１は他の実施例を表す断面図である。
図７の実施例と同じ役割を果たす部分には同じ符号を付
す。素子分離領域の基板上には、窒化膜層２２を介して
素子分離酸化膜２６が形成されている。メモリセル領域
には、トンネル酸化膜２４を介して、ドレインと隣接
し、かつソース上から離れた位置に、メモリセルごとの
浮遊ゲート３４が形成され、浮遊ゲート３４の一部は素
子分離酸化膜２６上に延在している。浮遊ゲート３４の
素子分離酸化膜２６上に延在する部分の側面、及び凹形
状の表面上、並びに素子分離酸化膜２６上に、インター
ＯＮＯ膜３８を介して、拡散層方向に並ぶ複数のメモリ
セルで共通の制御ゲート４０が形成されている。

【００３１】その製造方法を示すと、図３の工程（Ｂ）
において、ポリシリコン膜３４を基板上に堆積した後、
そのポリシリコン膜３４を拡散層領域２８と直交する方
向に開口部３０の幅Ｗより大きい幅Ｌ５で開口部３０上
及び素子分離絶縁膜２６上に残るようにストライプ状に
ポリシリコン膜３４をエッチングし、開口部３６を形成
する（図１２）。その後、シリコン酸化膜、シリコン窒
化膜及びシリコン酸化膜の３層膜からなるインターＯＮ
Ｏ膜３８を基板上全面に形成し、さらにその上に制御ゲ
ート４０となるポリシリコン膜を形成した後、制御ゲー
ト４０をパターニングする。

【００３２】制御ゲート４０と浮遊ゲート３４の間のイ
ンターＯＮＯ膜３８の面積が増大し、書込、消去時の制
御ゲート４０の電位の低減を図ることができ、メモリセ
ルの低電圧駆動を実現できる。このような形状を得るに
は、浮遊ゲート３４用のポリシリコン膜の膜厚は、開口
部３０の幅又は長さのうちいずれか短い方の２分の１以
下であることが好ましい。その結果、浮遊ゲート３４上
面が凹形状になり、浮遊ゲート３４−制御ゲート４０間
のインターＯＮＯ膜３８の面積が増大し、浮遊ゲート３
４−制御ゲート４０間のインターＯＮＯ膜３８の静電容
量／浮遊ゲート３４−基板間のトンネル酸化膜２４の静
電容量の値（カップリング比という）が増大し、メモリ
セルの低電圧動作を図ることができる。

【００３３】実施例では本発明をスプリットゲート型メ
モリセルに適用した例を示しているが、本発明は浮遊ゲ
ート及び制御ゲートからなる積層ゲートをもち選択ゲー
トをもたない不揮発性半導体記憶装置にも適用すること
ができる。

【００３４】図１３、図１４はさらに他の実施例を表す
断面図である。図７の実施例と同じ役割を果たす部分に
は同じ符号を付す。素子分離酸化膜２６を拡散層に直交
する方向にエッチングして形成する浮遊ゲート３４用の
開口部が上方に開いたテーパー状に形成されている。そ
の結果、浮遊ゲート３４−制御ゲート４０間のインター
ＯＮＯ膜２４の静電容量が大きくなり、カップリング比
が増大し、メモリセルの低電圧動作を図ることができ
る。

【００３５】

【発明の効果】メモリプロセスにおいて、本発明のよう
に素子分離絶縁膜を半導体基板上に成膜し、そこに開口
部を形成してその開口部に浮遊ゲート用のポリシリコン
膜を埋め込むことにより素子分離を行なうメモリアレイ
においては、ＬＯＣＯＳの角部の丸まりやバーズピーク
の発生がなく、方形状の素子分離用の方形状の活性領域
が得られる。メモリチャネル領域及び選択チャネル領域
の素子分離膜を除去する際に、素子分離領域を含む拡散
層に直交する方向に帯状の領域で素子分離酸化膜を開口
しているが、素子分離領域上を含む領域を方形状に開口
してもよい。その場合でも、制御ゲート位置のアライメ
ント誤差によるチャネル抵抗のばらつきはほとんど生じ
ない。これはメタル配線による周期的な裏打ちによって
高速動作を行なうメモリアレイの面積低減を容易にする
ものである。

【図面の簡単な説明】

【図１】 従来のスプリットゲート型フラッシュメモリ
のメモリセルアレイを表す図であり、（Ａ）は平面図、
（Ｂ）は（Ａ）のＢ−Ｂ’線位置での断面図である。

【図２】 本発明による製造方法としての一実施例の一
工程を表す平面図である。

【図３】 同実施例の次の一工程を表す平面図である。

【図４】 同実施例のさらに次の一工程を表す平面図で
ある。

【図５】 同実施例のさらに次の一工程を表す平面図で
ある。

【図６】 同実施例のさらに次の一工程を表す平面図で
ある。

【図７】 同実施例の最後の工程を表す構成図であり、
（Ｆ）は平面図、（ｆ）はＳ−Ｓ’線、及びＣ−Ｃ’線
に沿った断面図である。

【図８】 同実施例のコンタクトホール周辺を表す平面
図である。

【図９】 メモリアレイ中に形成するコンタクトホール
の周辺部の一態様を表す平面図である。

【図１０】 メモリアレイ中に形成するコンタクトホー
ルの周辺部の他の態様を表す平面図である。

【図１１】 他の実施例を表す断面図である。

【図１２】 図１１の実施例の一工程を表す平面図であ
る。

【図１３】 さらに他の実施例を表す断面図である。

【図１４】 さらに他の実施例を表す断面図である。

【符号の説明】

２４ トンネル酸化膜２４ ２６ 素子分離酸化膜 ３４ 浮遊ゲート ３８ インターＯＮＯ膜 ４０ 制御ゲート ４２ 絶縁膜 ４４ 選択ゲート ４６ ソース ４８ ドレイン ５０ 窒化膜 ５２ メモリチャネル領域 ５３ ゲート酸化膜 ５４ 選択トチャネル領域 ５５ 絶縁膜サイドウォール ６０ 増速酸化膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−107154（ＪＰ，Ａ) 特開 平９−321154（ＪＰ，Ａ) 特開 平10−200002（ＪＰ，Ａ) 特開 平９−237881（ＪＰ，Ａ) 特開 平９−45797（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/788

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上にメモリセルのソース・ド
   レインとなるメモリ拡散層が互いに平行に、かつ帯状に
   形成され、一対のメモリ拡散層間の半導体基板上にトン
   ネル絶縁膜を介し、一方のメモリ拡散層と隣接し他方の
   メモリ拡散層と間隔をもって配置され、素子分離絶縁膜
   によりメモリセルごとに分離された導電体にてなる浮遊
   ゲートが形成され、浮遊ゲート上に層間絶縁膜を介し、
   メモリ拡散層に平行に帯状に延びて複数のメモリセルに
   ついて共通の導電体にてなる制御ゲートが形成され、制
   御ゲート上には絶縁体を介し、浮遊ゲートとの間に間隔
   をもって配置されているメモリ拡散層と浮遊ゲートとの
   間の半導体基板上にはゲート絶縁膜を介して制御ゲート
   に直交する方向に帯状に延びて複数のメモリセルについ
   て共通の導電体にてなる選択ゲートが形成され、浮遊ゲ
   ート下方の半導体基板表面をメモリチャネル領域とし、
   メモリ拡散層と浮遊ゲートとの間の半導体基板表面を選
   択チャネル領域とするスプリットゲート型メモリセルが
   マトリクス状に配置されたメモリマトリクスを含む半導
   体記憶装置の製造方法において、 酸化膜若しくは窒化膜の単層膜又は積層膜からなる素子
   分離絶縁膜を半導体基板上に堆積し、前記メモリチャネ
   ル領域及び前記選択チャネル領域を含む領域の前記素子
   分離絶縁膜を前記拡散層に直交する方向に帯状に除去し
   てストライプ状の開口部を形成し、又は前記メモリチャ
   ネル領域及び前記選択チャネル領域を含む領域の前記素
   子分離絶縁膜を矩形状に除去して矩形状の開口部を形成
   し、前記開口部の基板上にはトンネル酸化膜を介して半
   導体基板全面上に前記浮遊ゲートとなる導電膜を形成
   し、前記素子分離絶縁膜をエンドポイントとして前記浮
   遊ゲートとなる導電膜をエッチバックして前記開口部に
   浮遊ゲートとなる導電膜を埋め込み、前記浮遊ゲートを
   前記拡散層方向に分離することを特徴とする半導体記憶
   装置の製造方法。
2. 【請求項２】 前記開口部の幅又は長さのいずれか短い
   方の寸法を寸法Ｗとするとき、寸法Ｗの１／２以上の膜
   厚で前記浮遊ゲートとなる導電膜を堆積する請求項１に
   記載の半導体記憶装置の製造方法。
3. 【請求項３】 半導体基板上にトンネル酸化膜を介して
   形成される浮遊ゲートと、浮遊ゲート上を層間絶縁膜を
   介して覆うライン状の制御ゲートと、制御ゲートに対し
   て平行方向に、かつ、交互に配されるライン状のソー
   ス、ドレイン用のメモリ拡散層とを備え、浮遊ゲート下
   方の半導体基板表面をメモリチャネル領域とする不揮発
   性半導体記憶装置の製造方法において、 酸化膜若しくは窒化膜の単層膜又は積層膜からなる素子
   分離絶縁膜を半導体基板上に堆積し、前記メモリチャネ
   ル領域を含む領域の前記素子分離絶縁膜を前記拡散層に
   直交する方向に帯状に除去してストライプ状の開口部を
   形成し、又は前記メモリチャネル領域を含む領域の前記
   素子分離絶縁膜を矩形状に除去して矩形状の開口部を形
   成し、前記開口部の基板上にはトンネル酸化膜を介して
   半導体基板全面上に前記浮遊ゲートとなる導電膜を形成
   し、前記素子分離領域の拡散層方向の寸法を寸法Ｌとす
   るとき、前記素子分離絶縁膜をエンドポイントとして前
   記素子分離領域の前記浮遊ゲートとなる導電膜を寸法Ｌ
   より小さい寸法でストライプ状又は矩形状に除去して前
   記開口部を埋め、かつ素子分離絶縁膜上にまで延在する
   浮遊ゲートを形成することを特徴とする半導体記憶装置
   の製造方法。
4. 【請求項４】 半導体基板上にメモリセルのソース・ド
   レインとなるメモリ拡散層が互いに平行に、かつ帯状に
   形成され、一対のメモリ拡散層間の半導体基板上にトン
   ネル絶縁膜を介し、一方のメモリ拡散層と隣接し他方の
   メモリ拡散層と間隔をもって配置され、素子分離絶縁膜
   によりメモリセルごとに分離された導電体にてなる浮遊
   ゲートが形成され、浮遊ゲート上に層間絶縁膜を介し、
   メモリ拡散層に平行に帯状に延びて複数のメモリセルに
   ついて共通の導電体にてなる制御ゲートが形成され、制
   御ゲート上には絶縁体を介し、浮遊ゲートとの間に間隔
   をもって配置されているメモリ拡散層と浮遊ゲートとの
   間の半導体基板上にはゲート絶縁膜を介して制御ゲート
   に直交する方向に帯状に延びて複数のメモリセルについ
   て共通の導電体にてなる選択ゲートが形成され、浮遊ゲ
   ート下方の半導体基板表面をメモリチャネル領域とし、
   メモリ拡散層と浮遊ゲートとの間の半導体基板表面を選
   択チャネル領域とするスプリットゲート型メモリセルが
   マトリクス状に配置されたメモリマトリクスを含む半導
   体記憶装置の製造方法において、 酸化膜若しくは窒化膜の単層膜又は積層膜からなる素子
   分離絶縁膜を半導体基板上に堆積し、前記メモリチャネ
   ル領域及び前記選択チャネル領域を含む領域の前記素子
   分離絶縁膜を前記拡散層に直交する方向に帯状に除去し
   てストライプ状の開口部を形成し、又は前記メモリチャ
   ネル領域及び前記選択チャネル領域を含む領域の前記素
   子分離絶縁膜を矩形状に除去して矩形状の開口部を形成
   し、前記開口部の基板上にはトンネル酸化膜を介して半
   導体基板全面上に前記浮遊ゲートとなる導電膜を形成
   し、前記素子分離領域の拡散層方向の寸法を寸法Ｌとす
   るとき、前記素子分離絶縁膜をエンドポイントとして前
   記素子分離領域の前記浮遊ゲートとなる導電膜を寸法Ｌ
   より小さい寸法でストライプ状又は矩形状に除去して前
   記開口部を埋め、かつ素子分離絶縁膜上にまで延在する
   浮遊ゲートを形成することを特徴とする半導体記憶装置
   の製造方法。
5. 【請求項５】 前記浮遊ゲートとなる導電膜の膜厚が、
   前記開口部の幅又は長さのいずれか短い方の寸法の２分
   の１以下である請求項３又は４に記載の半導体記憶装置
   の製造方法。
6. 【請求項６】 前記選択チャネル領域及び前記制御ゲー
   ト上を被うように、拡散層形成領域に隣接して前記制御
   ゲートに平行な帯状のレジストを形成し、そのレジスト
   をマスクとして拡散層形成領域上にある素子分離絶縁膜
   を除去し、続けてそのレジストをマスクとして拡散層用
   の不純物導入を行なう請求項１又は４に記載の半導体記
   憶装置の製造方法。
7. 【請求項７】 窒化膜又は酸化膜と窒化膜の積層膜から
   なる耐エッチング性絶縁膜を前記制御ゲート上に予め形
   成し、前記耐エッチング性絶縁膜をマスクとして前記拡
   散層形成領域上にある素子分離絶縁膜を除去し、続けて
   前記耐エッチング性絶縁膜をマスクとして拡散層用の不
   純物導入を行なう請求項３に記載の半導体記憶装置の製
   造方法。
8. 【請求項８】 窒化膜又は酸化膜と窒化膜の積層膜から
   なる耐エッチング性絶縁膜を前記制御ゲート上に予め形
   成し、前記選択チャネル領域及び前記制御ゲート上の一
   部を被うように、前記ソースに隣接して前記制御ゲート
   に平行な帯状のレジストを形成し、前記耐エッチング性
   絶縁膜及び前記レジストをマスクをして前記拡散層形成
   領域上にある素子分離絶縁膜を除去し、続けてそのレジ
   ストをマスクとして拡散層用の不純物導入を行なう請求
   項１又は４に記載の半導体記憶装置の製造方法。
9. 【請求項９】 前記開口部の断面形状を上方に開いたテ
   ーパー状に形成する請求項１から８のいずれかに記載の
   半導体記憶装置の製造方法。