JP2980171B2 - スプリットゲート型フラッシュメモリセルの製造方法 - Google Patents

スプリットゲート型フラッシュメモリセルの製造方法

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JP2980171B2
JP2980171B2 JP9146784A JP14678497A JP2980171B2 JP 2980171 B2 JP2980171 B2 JP 2980171B2 JP 9146784 A JP9146784 A JP 9146784A JP 14678497 A JP14678497 A JP 14678497A JP 2980171 B2 JP2980171 B2 JP 2980171B2
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    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、主として不揮発性
半導体記憶装置等のスプリットゲート型フラッシュメモ
リセルの製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置としては
情報の消去及び書き込みが可能なＥＰＲＯＭ，フラッシ
ュメモリ等が知られている。これらの不揮発性半導体記
憶装置を製造する場合、シリコン基板面にゲート酸化
膜，電荷蓄積を目的とした浮遊ゲート電極層，電極間絶
縁膜，各メモリセルのワード線となる制御ゲート電極層
を形成し、積層構造のゲート電極に加工した後、ソース
・ドレイン拡散層及びチャネル領域を形成し、その後に
各電極への金属配線を形成している。
【０００３】しかしながら、このような浮遊ゲートと制
御ゲートとを積層したタイプの積層ゲートを有するフラ
ッシュメモリセルでは、データの消去時に過剰消去が問
題となる。これはフラッシュメモリセルでデータを消去
する場合、一般に数千個以上のメモリセルで同時に浮遊
ゲート中の電子を引き抜く動作を実施するため、浮遊ゲ
ートから引き抜かれる電子の量が各メモリセルでばらつ
くことにより、メモリセルの閾値電圧が１Ｖ前後の幅で
ばらついてしまうことに起因する。
【０００４】そこで、フラッシュメモリセルのデータ消
去は一般に閾値電圧が低くなるように実施するが、この
閾値電圧がばらつくと閾値電圧が０Ｖ以下のデプレーシ
ョン型トランジスタ特性を示すメモリセルも発生する。
このようにデプレーション型トランジスタ特性を示すメ
モリセルが存在すると、そのメモリセルを読み出さない
場合でも、このメモリセルに接続されているビット線に
は常に電流が流れる状態になり、このビット線に接続さ
れている他のメモリセルのデータの読み出しができなく
なる。
【０００５】このような困難な状況を解決するため、一
つの方法としてスプリットゲート型構造のメモリセル
（スプリットゲート型メモリセル）が提案されている。
このスプリットゲート型メモリセルは、一般の積層構造
ゲート電極を持ったメモリセルとは異なり、浮遊ゲート
電極がチャネル領域の一部のみを覆い、チャネル領域の
その他の部分を制御ゲート電極が覆っている構造を有し
ている。こうしたスプリットゲート型メモリセルではデ
ータ消去後に、浮遊ゲート電極中の電子が引き抜かれ過
ぎて浮遊ゲート電極直下の閾値電圧が０Ｖ以下になった
としても、制御ゲート電極直下の閾値電圧が設計者によ
り設計した閾値電圧から変動しないため、両者を足し合
わせたスプリットゲート型メモリセルの特性はデプレー
ション型トランジスタ特性にならないようになってい
る。
【０００６】このスプリットゲート型メモリセルを製造
する場合、図２（ａ）〜（ｄ）に示されるような各工程
を実施している。
【０００７】先ず図２（ａ）に示されるように、浮遊ゲ
ート電極用ポリシリコンパターン形成工程として、素子
分離用の絶縁膜を形成したシリコン基板２１上に膜厚１
００オングストロームのトンネルゲート酸化膜２２を熱
酸化法で形成し、このトンネルゲート酸化膜２２上に膜
厚１５００オングストロームの浮遊ゲート電極用ポリシ
リコン薄膜２３をＣＶＤ法を用いて形成した後、この浮
遊ゲート電極用ポリシリコン薄膜２３をフォトリソグラ
フィー技術とポリシリコンのドライエッチング技術とを
用いて浮遊ゲート電極用ポリシリコンパターンとして加
工する。
【０００８】次に、図２（ｂ）に示されるように、フォ
トレジストパターン形成工程として、シリコン基板２１
上のトンネルゲート酸化膜２２及び浮遊ゲート電極用ポ
リシリコン薄膜２３の表面に絶縁膜として膜厚１００オ
ングストロームのシリコン酸化膜２４，膜厚１５００オ
ングストロームの制御ゲート電極用ポリシリコン膜２７
を順次形成した後、制御ゲートパターンを加工するため
に浮遊ゲート電極用ポリシリコン薄膜２３の一部を覆
い、且つ同時に浮遊ゲート電極用ポリシリコン２３が無
い部分も覆うように膜厚１μｍのストライプ状のフォト
レジストパターン２５をパターン形成する。
【０００９】更に、図２（ｃ）に示されるように、ソー
ス拡散層形成工程として、フォトレジストパターン２５
をマスクにして、制御ゲート電極用ポリシリコン膜２７
をドライエッチング技術によりストライプ状に加工して
制御ゲート電極用ポリシリコンパターン３０を形成して
からフォトレジストを除去した後、不純物として砒素を
注入してソース・ドレイン拡散層２６，２９を形成す
る。
【００１０】引き続き、図２（ｄ）に示されるように、
ビット線用アルミ配線形成工程として、シリコン基板２
１上のこれらのパターンを覆うように絶縁膜を全面に形
成し、メモリセルのソース・ドレイン拡散層２９へのコ
ンタクトホール３１を形成した後、最終的にメモリセル
アレイのワード線に該当するストライプ状の制御ゲート
電極用ポリシリコンパターン３０に直交する形に膜厚５
０００オングストロームのビット線用アルミ配線３２を
形成する。
【００１１】因みに、このようなスプリットゲート型メ
モリセルに関連する周知技術としては、例えば特開平８
−２９３５６６号公報に開示された半導体装置、半導体
装置の製造方法、スプリットゲート型トランジスタ、ス
プリットゲート型トランジスタの製造方法、不揮発性半
導体メモリが挙げられる。
【００１２】
【発明が解決しようとする課題】上述したスプリットゲ
ート型メモリセルの場合、一般にメモリセルアレイのレ
イアウトにおいて、特定のメモリセルが任意に選択でき
るようにワード線とビット線とを互いに直交するように
配置するが、その製造工程ではビット線用アルミ配線を
ワード線に該当する制御ゲート電極用ポリシリコンパタ
ーンに直交して配置すべく、メモメリセルのソース・ド
レイン拡散層とアルミ配線との電気的接続を実現するた
めのコンタクトホールを形成する必要があるため、メモ
リセルの占有面積としてコンタクトホールの面積が余分
に必要になり、メモリ占有面積の縮小化が困難になると
いう問題がある。
【００１３】そこで、これを回避するために、図２
（ｃ）に示されるソース・ドレイン拡散層２９をビット
線に用いることも考えられるが、一般に制御ゲート電極
用ポリシリコンパターン３０と直交する必要があるソー
ス・ドレイン拡散層２９はゲート電極加工前に形成して
しまうため、制御ゲート電極用ポリシリコンパターン３
０と自己整合的にソース・ドレイン拡散層２９が配置さ
れることがなく、これによってパターン配置の加工精度
によってメモリセル特性が大幅にばらつくという問題を
抱えている。
【００１４】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、メモリセル占有面
積を充分に縮小できると共に、メモリセル特性のばらつ
きを抑制し得るスプリットゲート型フラッシュメモリセ
ルの製造方法を提供することにある。
【００１５】
【課題を解決するための手段】本発明によれば、ソース
拡散層とドレイン拡散層とがそれぞれソース線とビット
線として用いられるスプリットゲート型フラッシュメモ
リセルの製造方法において、素子分離用の絶縁膜を形成
した半導体基板上の素子領域にゲート絶縁膜を形成して
から浮遊ゲート電極用ポリシリコン膜を形成した後、該
浮遊ゲート電極用ポリシリコン膜をストライプ状に加工
する浮遊ゲート電極用ポリシリコンパターン形成工程
と、半導体基板上のソース拡散層又はドレイン拡散層の
何れか一方の拡散層を形成する領域を覆うフォトレジス
トパターンを形成し、該フォトレジストパターンと浮遊
ゲート電極用ポリシリコンパターンとをマスクとして不
純物イオン注入を行って一方の拡散層を形成する第１の
拡散層形成工程と、フォトレジストパターンを除去し、
浮遊ゲート電極用ポリシリコンパターンの表面にシリコ
ン酸化膜を形成してから全面にポリシリコン膜を堆積
し、該ポリシリコン膜を異方性ドライエッチングするこ
とで浮遊ゲート電極用ポリシリコンパターンの側壁部に
ポリシリコンサイドウォールを形成するポリシリコンサ
イドウォール形成工程と、浮遊ゲート電極用ポリシリコ
ンパターンとポリシリコンサイドウォールとをマスクに
して不純物イオン注入を行ってソース拡散層又はドレイ
ン拡散層の何れか他方の拡散層を形成する第２の拡散層
形成工程と、半導体基板上の表面にポリシリコンサイド
ウォールと電気的に接続されるように制御ゲート電極用
ポリシリコン膜を形成する制御ゲート電極用ポリシリコ
ン膜形成工程と、制御ゲート電極用ポリシリコン膜を浮
遊ゲート電極用ポリシリコンパターンと直交するパター
ンに加工してワード線に該当する制御ゲート電極パター
ンとする制御ゲート電極パターン形成工程とを有するス
プリットゲート型フラッシュメモリセルの製造方法が得
られる。
【００１６】一方、本発明によれば、ソース拡散層とド
レイン拡散層とがそれぞれソース線とビット線として用
いられるスプリットゲート型フラッシュメモリセルの製
造方法において、素子分離用の絶縁膜を形成した半導体
基板上の素子領域にゲート絶縁膜を形成してから浮遊ゲ
ート電極用ポリシリコン膜を形成した後、該浮遊ゲート
電極用ポリシリコン膜をストライプ状に加工する浮遊ゲ
ート電極用ポリシリコンパターン形成工程と、半導体基
板上のドレイン拡散層を形成する領域を覆うフォトレジ
ストパターンを形成し、該フォトレジストパターンと浮
遊ゲート電極用ポリシリコンパターンとをマスクとして
不純物イオン注入を行ってソース拡散層を形成する第１
の拡散層形成工程と、フォトレジストパターンを除去
し、浮遊ゲート電極用ポリシリコンパターンの表面にシ
リコン酸化膜を形成してから全面にポリシリコン膜を堆
積し、該ポリシリコン膜を異方性ドライエッチングする
ことで浮遊ゲート電極用ポリシリコンパターンの側壁部
にポリシリコンサイドウォールを形成するポリシリコン
サイドウォール形成工程と、浮遊ゲート電極用ポリシリ
コンパターンとポリシリコンサイドウォールとをマスク
にして不純物イオン注入を行ってドレイン拡散層を形成
する第２の拡散層形成工程と、半導体基板上の表面にポ
リシリコンサイドウォールと電気的に接続されるように
制御ゲート電極用ポリシリコン膜を形成する制御ゲート
電極用ポリシリコン膜形成工程と、制御ゲート電極用ポ
リシリコン膜を浮遊ゲート電極用ポリシリコンパターン
と直交するパターンに加工してワード線に該当する制御
ゲート電極パターンとする制御ゲート電極パターン形成
工程とを有するスプリットゲート型フラッシュメモリセ
ルの製造方法が得られる。
【００１７】他方、本発明によれば、ソース拡散層とド
レイン拡散層とがそれぞれソース線とビット線として用
いられるスプリットゲート型フラッシュメモリセルの製
造方法において、素子分離用の絶縁膜を形成した半導体
基板上の素子領域にゲート絶縁膜を形成してから浮遊ゲ
ート電極用ポリシリコン膜を形成した後、該浮遊ゲート
電極用ポリシリコン膜をストライプ状に加工する浮遊ゲ
ート電極用ポリシリコンパターン形成工程と、半導体基
板上のソース拡散層を形成する領域を覆うフォトレジス
トパターンを形成し、該フォトレジストパターンと浮遊
ゲート電極用ポリシリコンパターンとをマスクとして不
純物イオン注入を行ってドレイン拡散層を形成する第１
の拡散層形成工程と、フォトレジストパターンを除去
し、浮遊ゲート電極用ポリシリコンパターンの表面にシ
リコン酸化膜を形成してから全面にポリシリコン膜を堆
積し、該ポリシリコン膜を異方性ドライエッチングする
ことで浮遊ゲート電極用ポリシリコンパターンの側壁部
にポリシリコンサイドウォールを形成するポリシリコン
サイドウォール形成工程と、浮遊ゲート電極用ポリシリ
コンパターンとポリシリコンサイドウォールとをマスク
にして不純物イオン注入を行ってソース拡散層を形成す
る第２の拡散層形成工程と、半導体基板上の表面にポリ
シリコンサイドウォールと電気的に接続されるように制
御ゲート電極用ポリシリコン膜を形成する制御ゲート電
極用ポリシリコン膜形成工程と、制御ゲート電極用ポリ
シリコン膜を浮遊ゲート電極用ポリシリコンパターンと
直交するパターンに加工してワード線に該当する制御ゲ
ート電極パターンとする制御ゲート電極パターン形成工
程とを有するスプリットゲート型フラッシュメモリセル
の製造方法が得られる。
【００１８】又、本発明によれば、上記何れか一つのス
プリットゲート型フラッシュメモリセルの製造方法にお
いて、更に、制御ゲート電極パターンをマスクにして浮
遊ゲート電極用ポリシリコンパターンを浮遊ゲート電極
として加工する浮遊ゲート電極形成工程を有するスプリ
ットゲート型フラッシュメモリセルの製造方法が得られ
る。
【００１９】
【発明の実施の形態】以下に実施例を挙げ、本発明のス
プリットゲート型フラッシュメモリセルの製造方法につ
いて、図面を参照して詳細に説明する。
【００２０】図１は、本発明の一実施例に係るスプリッ
トゲート型フラッシュメモリセルの製造工程を説明する
ために示した工程別の側面断面図に関するもので、同図
（ａ）は浮遊ゲート電極用ポリシリコンパターン形成工
程に関するもの，同図（ｂ）は第１の拡散層形成工程に
関するもの，同図（ｃ）はポリシリコンサイドウォール
形成工程に関するもの，同図（ｄ）は第２の拡散層形成
工程に関するもの，同図（ｅ）は制御ゲート電極用ポリ
シリコン膜形成工程に関するものである。但し、ここで
製造するメモリセルの素材に関しては、半導体膜として
シリコン膜，ゲート酸化膜としてシリコン酸化膜，絶縁
膜としてシリコン酸化膜，半導体基板としてシリコン基
板を用いるものとする。
【００２１】先ず図１（ａ）に示されるように、浮遊ゲ
ート電極用ポリシリコンパターン形成工程として、ＬＯ
ＣＯＳ分離法により素子分離領域を形成したシリコン基
板１上の素子領域に膜厚１００オングストロームのトン
ネルゲート酸化膜２を熱酸化法により形成してからＣＶ
Ｄ法により膜厚２０００オングストロームの浮遊ゲート
電極用ポリシリコン膜３を形成した後、この浮遊ゲート
電極用ポリシリコン膜３をフォトリソグラフィー技術と
ポリシリコン用ドライエッチング技術とによりストライ
プ状に浮遊ゲート電極用ポリシリコンパターンとして加
工する。
【００２２】次に、図１（ｂ）に示されるように、第１
の拡散層形成工程として、シリコン基板１上の浮遊ゲー
ト電極及び制御ゲート電極間の絶縁膜とスプリットゲー
ト部のゲート絶縁膜との両方に該当する膜厚１８０オン
グストロームのシリコン酸化膜４を熱酸化法で形成した
後、拡散層を形成する領域及びそれに隣接する浮遊ゲー
ト電極用ポリシリコン膜３の表面をフォトレジストパタ
ーン５でマスクした状態で砒素のイオン注入を行ってソ
ース拡散層６を形成する。
【００２３】更に、図１（ｃ）に示されるように、ポリ
シリコンサイドウォール形成工程として、フォトレジス
トパターン５を除去してから膜厚２０００オングストロ
ームのポリシリコン膜７を堆積し、ポリシリコン膜７を
異方性ドライエッチングすることで浮遊ゲート電極用ポ
リシリコン膜３の側壁にポリシリコン薄膜から成るポリ
シリコンサイドウォール８を形成する。
【００２４】引き続き、図１（ｄ）に示されるように、
第２の拡散層形成工程として、浮遊ゲート電極用ポリシ
リコン膜３とポリシリコンサイドウォール８とをマスク
にして砒素のイオン注入を行ってドレイン拡散層９を形
成する。
【００２５】この後は図１（ｅ）に示されるように、制
御ゲート電極用ポリシリコン膜形成工程として、シリコ
ン基板１上の表面にポリシリコンサイドウォール８と電
気的に接続されるように制御ゲート電極用ポリシリコン
膜１０を形成する。
【００２６】更に、制御ゲート電極パターン形成工程と
して、制御ゲート電極用ポリシリコン膜１０とポリシリ
コンサイドウォール８とをフォトリソグラフィーとポリ
シリコン用ドライエッチングとでストライプ状の浮遊ゲ
ート電極用ポリシリコン膜３と直交するパターンに加工
し、これをワード線に該当する制御ゲート電極パターン
とする。
【００２７】最後に、浮遊ゲート電極形成工程として、
制御ゲート電極パターンをマスクにしてシリコン酸化膜
４及び浮遊ゲート電極用ポリシリコン膜３をそれぞれシ
リコン酸化膜及びシリコン膜用ドライエッチングを行う
ことで、浮遊ゲート電極用ポリシリコン膜３を浮遊ゲー
ト電極として加工する。
【００２８】このような製造工程に従えば、ドレイン拡
散層９をビット配線として使用することでメモリセルの
ドレイン電極へのコンタクトホールを不要化できるため
にメモリセルの占有面積が縮小され、ソース層６及びド
レイン拡散層９を浮遊ゲート電極用ポリシリコンパター
ンに自己整合的に形成するためにメモリセル特性のばら
つきを抑制できるという特性向上が計られる。
【００２９】尚、上述した一実施例の製造工程におい
て、ソース拡散層６とドレイン拡散層９とを置換した形
態としたり、或いはソース拡散層６及びドレイン拡散層
９をそれぞれソース・ドレイン拡散層としてフラッシュ
メモリセルを製造した場合にも同等な構成とすることが
できる。
【００３０】即ち、ソース拡散層６とドレイン拡散層９
とを置換した形態では、上述した第１の拡散層形成工程
でシリコン基板１上のソース拡散層６を形成する領域を
フォトレジストパターン５でマスクにしてドレイン拡散
層９形成用の不純物イオン注入を行ってドレイン拡散層
９を形成すると共に、第２の拡散層形成工程で浮遊ゲー
ト電極用ポリシリコン膜３とポリシリコンサイドウォー
ル８とをマスクにしてソース拡散層６形成用の不純物イ
オン注入を行ってソース拡散層６を形成するようにすれ
ば良い。
【００３１】又、浮遊ゲート及び制御ゲートに対してソ
ース・ドレイン拡散層を自己整合的に形成する場合、不
純物注入時のマスクパターンとしてストライプ状に加工
された浮遊ゲート電極用ポリシリコン膜３及びこの側壁
のポリシリコンサイドウォール８を利用することによ
り、ソース・ドレイン拡散層の形成と同時に、ワード線
に該当する制御ゲートのパターンに直交するソース線・
ビット線として用いられる拡散層配線を形成するように
すれば良い。
【００３２】こうしたスプリットゲート型フラッシュメ
モリセルの製造方法を採用すれば、メモリセルにおける
ソース拡散層６及びドレイン拡散層９，或いはソース・
ドレイン拡散層を浮遊ゲート及びスプリット領域の制御
ゲート電極になるポリシリコンサイドウォール８に対し
て自己整合的に形成すると同時に、ワード線に該当する
制御ゲートパータンに直交するソース線・ビット線とし
て用いられる拡散層配線を形成することになるため、ビ
ット線及びドレイン拡散層を接続するためのコンタクト
ホールを不要化できる。この結果、メモリセルの占有面
積を充分に縮小できる。
【００３３】
【発明の効果】以上に述べた通り、本発明のスプリット
ゲート型フラッシュメモリセルによれば、メモリセルに
おけるソース拡散層及びドレイン拡散層やソース・ドレ
イン拡散層を浮遊ゲート及びスプリット領域の制御ゲー
ト電極になるポリシリコンサイドウォールに対して自己
整合的に形成すると同時に、ワード線に該当する制御ゲ
ートパータンに直交するソース線・ビット線として用い
られる拡散層配線を形成することになるため、ビット線
及びドレイン拡散層を接続するためのコンタクトホール
を不要化でき、メモリセルの占有面積を充分に縮小でき
るようになる上、メモリセル特性のばらつきを抑制でき
るようになる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るスプリットゲート型フ
ラッシュメモリセルの製造工程を説明するために示した
工程別の側面断面図に関するもので、（ａ）は浮遊ゲー
ト電極用ポリシリコンパターン形成工程に関するもの，
（ｂ）は第１の拡散層形成工程に関するもの，（ｃ）は
ポリシリコンサイドウォール形成工程に関するもの，
（ｄ）は第２の拡散層形成工程に関するもの，（ｅ）は
制御ゲート電極用ポリシリコン膜形成工程に関するもの
である。
【図２】従来のスプリットゲート型メモリセルの製造工
程を説明するために示した工程別の側面断面図に関する
もので、（ａ）は浮遊ゲート電極用ポリシリコンパター
ン形成工程に関するもの，（ｂ）はフォトレジストパタ
ーン形成工程に関するもの，（ｃ）はソース拡散層形成
工程に関するもの，（ｄ）はビット線用アルミ配線形成
工程に関するものである。
【符号の説明】
１，２１ シリコン基板 ２，２２ トンネルゲート酸化膜 ３，２３ 浮遊ゲート電極用ポリシリコン薄膜 ４，２４ シリコン酸化膜 ５，２５ フォトレジストパターン ６ ソース拡散層 ７ ポリシリコン層 ８ ポリシリコンサイドウォール ９ ドレイン拡散層 １０，２７ 制御ゲート電極用ポリシリコン膜 ２６，２９ ソース・ドレイン拡散層 ３０ 制御ゲート電極用ポリシリコンパターン ３１ コンタクトホール

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 ソース拡散層とドレイン拡散層とがそれ
    ぞれソース線とビット線として用いられるスプリットゲ
    ート型フラッシュメモリセルの製造方法において、素子
    分離用の絶縁膜を形成した半導体基板上の素子領域にゲ
    ート絶縁膜を形成してから浮遊ゲート電極用ポリシリコ
    ン膜を形成した後、該浮遊ゲート電極用ポリシリコン膜
    をストライプ状に加工する浮遊ゲート電極用ポリシリコ
    ンパターン形成工程と、前記半導体基板上の前記ソース
    拡散層又は前記ドレイン拡散層の何れか一方の拡散層を
    形成する領域を覆うフォトレジストパターンを形成し、
    該フォトレジストパターンと前記浮遊ゲート電極用ポリ
    シリコンパターンとをマスクとして不純物イオン注入を
    行って前記一方の拡散層を形成する第１の拡散層形成工
    程と、前記フォトレジストパターンを除去し、前記浮遊
    ゲート電極用ポリシリコンパターンの表面にシリコン酸
    化膜を形成してから全面にポリシリコン膜を堆積し、該
    ポリシリコン膜を異方性ドライエッチングすることで前
    記浮遊ゲート電極用ポリシリコンパターンの側壁部にポ
    リシリコンサイドウォールを形成するポリシリコンサイ
    ドウォール形成工程と、前記浮遊ゲート電極用ポリシリ
    コンパターンと前記ポリシリコンサイドウォールとをマ
    スクにして不純物イオン注入を行って前記ソース拡散層
    又は前記ドレイン拡散層の何れか他方の拡散層を形成す
    る第２の拡散層形成工程と、前記半導体基板上の表面に
    前記ポリシリコンサイドウォールと電気的に接続される
    ように制御ゲート電極用ポリシリコン膜を形成する制御
    ゲート電極用ポリシリコン膜形成工程と、前記制御ゲー
    ト電極用ポリシリコン膜を前記浮遊ゲート電極用ポリシ
    リコンパターンと直交するパターンに加工してワード線
    に該当する制御ゲート電極パターンとする制御ゲート電
    極パターン形成工程とを有することを特徴とするスプリ
    ットゲート型フラッシュメモリセルの製造方法。
  2. 【請求項２】 ソース拡散層とドレイン拡散層とがそれ
    ぞれソース線とビット線として用いられるスプリットゲ
    ート型フラッシュメモリセルの製造方法において、素子
    分離用の絶縁膜を形成した半導体基板上の素子領域にゲ
    ート絶縁膜を形成してから浮遊ゲート電極用ポリシリコ
    ン膜を形成した後、該浮遊ゲート電極用ポリシリコン膜
    をストライプ状に加工する浮遊ゲート電極用ポリシリコ
    ンパターン形成工程と、前記半導体基板上の前記ドレイ
    ン拡散層を形成する領域を覆うフォトレジストパターン
    を形成し、該フォトレジストパターンと前記浮遊ゲート
    電極用ポリシリコンパターンとをマスクとして不純物イ
    オン注入を行って前記ソース拡散層を形成する第１の拡
    散層形成工程と、前記フォトレジストパターンを除去
    し、前記浮遊ゲート電極用ポリシリコンパターンの表面
    にシリコン酸化膜を形成してから全面にポリシリコン膜
    を堆積し、該ポリシリコン膜を異方性ドライエッチング
    することで前記浮遊ゲート電極用ポリシリコンパターン
    の側壁部にポリシリコンサイドウォールを形成するポリ
    シリコンサイドウォール形成工程と、前記浮遊ゲート電
    極用ポリシリコンパターンと前記ポリシリコンサイドウ
    ォールとをマスクにして不純物イオン注入を行って前記
    ドレイン拡散層を形成する第２の拡散層形成工程と、前
    記半導体基板上の表面に前記ポリシリコンサイドウォー
    ルと電気的に接続されるように制御ゲート電極用ポリシ
    リコン膜を形成する制御ゲート電極用ポリシリコン膜形
    成工程と、前記制御ゲート電極用ポリシリコン膜を前記
    浮遊ゲート電極用ポリシリコンパターンと直交するパタ
    ーンに加工してワード線に該当する制御ゲート電極パタ
    ーンとする制御ゲート電極パターン形成工程とを有する
    ことを特徴とするスプリットゲート型フラッシュメモリ
    セルの製造方法。
  3. 【請求項３】 ソース拡散層とドレイン拡散層とがそれ
    ぞれソース線とビット線として用いられるスプリットゲ
    ート型フラッシュメモリセルの製造方法において、素子
    分離用の絶縁膜を形成した半導体基板上の素子領域にゲ
    ート絶縁膜を形成してから浮遊ゲート電極用ポリシリコ
    ン膜を形成した後、該浮遊ゲート電極用ポリシリコン膜
    をストライプ状に加工する浮遊ゲート電極用ポリシリコ
    ンパターン形成工程と、前記半導体基板上の前記ソース
    拡散層を形成する領域を覆うフォトレジストパターンを
    形成し、該フォトレジストパターンと前記浮遊ゲート電
    極用ポリシリコンパターンとをマスクとして不純物イオ
    ン注入を行って前記ドレイン拡散層を形成する第１の拡
    散層形成工程と、前記フォトレジストパターンを除去
    し、前記浮遊ゲート電極用ポリシリコンパターンの表面
    にシリコン酸化膜を形成してから全面にポリシリコン膜
    を堆積し、該ポリシリコン膜を異方性ドライエッチング
    することで前記浮遊ゲート電極用ポリシリコンパターン
    の側壁部にポリシリコンサイドウォールを形成するポリ
    シリコンサイドウォール形成工程と、前記浮遊ゲート電
    極用ポリシリコンパターンと前記ポリシリコンサイドウ
    ォールとをマスクにして不純物イオン注入を行って前記
    ソース拡散層を形成する第２の拡散層形成工程と、前記
    半導体基板上の表面に前記ポリシリコンサイドウォール
    と電気的に接続されるように制御ゲート電極用ポリシリ
    コン膜を形成する制御ゲート電極用ポリシリコン膜形成
    工程と、前記制御ゲート電極用ポリシリコン膜を前記浮
    遊ゲート電極用ポリシリコンパターンと直交するパター
    ンに加工してワード線に該当する制御ゲート電極パター
    ンとする制御ゲート電極パターン形成工程とを有するこ
    とを特徴とするスプリットゲート型フラッシュメモリセ
    ルの製造方法。
  4. 【請求項４】 請求項１乃至３の何れか一つに記載のス
    プリットゲート型フラッシュメモリセルの製造方法にお
    いて、更に、前記制御ゲート電極パターンをマスクにし
    て前記浮遊ゲート電極用ポリシリコンパターンを浮遊ゲ
    ート電極として加工する浮遊ゲート電極形成工程を有す
    ることを特徴とするスプリットゲート型フラッシュメモ
    リセルの製造方法。
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