JPH06163923A - 不揮発性メモリの製造方法 - Google Patents
不揮発性メモリの製造方法Info
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- JPH06163923A JPH06163923A JP4314802A JP31480292A JPH06163923A JP H06163923 A JPH06163923 A JP H06163923A JP 4314802 A JP4314802 A JP 4314802A JP 31480292 A JP31480292 A JP 31480292A JP H06163923 A JPH06163923 A JP H06163923A
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- laminated film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【目的】 消去時にソースラインに１０Ｖ以上の高電圧
を印加することを可能にする。 【構成】 ｐ型Ｓi基板２１上にＳi熱酸化膜２２,フロ
ーティングゲートとなる多結晶Ｓi膜２３およびＳiＮ膜
２４から成る積層膜を形成してストライプ状にパターニ
ングする。その後、ソースラインとなる領域をレジスト
パターン２７でマスクしてＢをイオン注入してチャネル
ストップ領域２８を形成する。次に、レジストパターン
２７を除去して上記ストライプ状の積層膜をマスクとし
てＡsをイオン注入してソースラインおよびビットライ
ンを形成する。こうして、ｐ型拡散領域であるチャネル
ストップ領域２８とソースラインのｎ型拡散領域２９と
が接触しないようにして、消去時にソースラインに１０
Ｖ以上の高電圧を印加することを可能にする。
を印加することを可能にする。 【構成】 ｐ型Ｓi基板２１上にＳi熱酸化膜２２,フロ
ーティングゲートとなる多結晶Ｓi膜２３およびＳiＮ膜
２４から成る積層膜を形成してストライプ状にパターニ
ングする。その後、ソースラインとなる領域をレジスト
パターン２７でマスクしてＢをイオン注入してチャネル
ストップ領域２８を形成する。次に、レジストパターン
２７を除去して上記ストライプ状の積層膜をマスクとし
てＡsをイオン注入してソースラインおよびビットライ
ンを形成する。こうして、ｐ型拡散領域であるチャネル
ストップ領域２８とソースラインのｎ型拡散領域２９と
が接触しないようにして、消去時にソースラインに１０
Ｖ以上の高電圧を印加することを可能にする。
Description
【０００１】
【産業上の利用分野】この発明は、電気的に消去可能な
ＮＯＲ型の不揮発性メモリの製造方法に関する。
ＮＯＲ型の不揮発性メモリの製造方法に関する。
【０００２】
【従来の技術】従来、図４に示すような平面構造を有す
る不揮発性メモリは次のような製造方法によって形成さ
れる。すなわち、先ず図５(a)(図４におけるＡ−Ａ断面
相当)に示すように、ｐ型シリコン(Ｓi)基板１上に酸化
シリコン(ＳiＯ2)から成るトンネル酸化膜２,フローテ
ィングゲートＦＧとなる第１の多結晶Ｓi膜３および窒
化シリコン(ＳiＮ)膜４を順次積層した後、さらにその
上に第１の方向に延びるストライプ状のレジスト膜５を
形成する。そして、上記積層膜を上記第１の方向に延び
るパターンに加工する。
る不揮発性メモリは次のような製造方法によって形成さ
れる。すなわち、先ず図５(a)(図４におけるＡ−Ａ断面
相当)に示すように、ｐ型シリコン(Ｓi)基板１上に酸化
シリコン(ＳiＯ2)から成るトンネル酸化膜２,フローテ
ィングゲートＦＧとなる第１の多結晶Ｓi膜３および窒
化シリコン(ＳiＮ)膜４を順次積層した後、さらにその
上に第１の方向に延びるストライプ状のレジスト膜５を
形成する。そして、上記積層膜を上記第１の方向に延び
るパターンに加工する。
【０００３】次に、図５(b)(Ａ−Ａ断面相当)に示すよ
うに、上記ストライプ状の積層膜をマスクとして、積層
膜に対して自己整合的にヒ素(Ａs)６をイオン注入して
ビットラインおよびソースラインとなるｎ型拡散領域７
を形成する。次に、図５(c)(Ａ−Ａ断面相当)に示すよ
うに、上記ＳiＮ膜４を耐酸化マスクとして選択酸化を
行って上記積層膜のない部分にＳiＯ2から成る酸化膜８
を形成した後に、ＳiＮ膜４を除去する。
うに、上記ストライプ状の積層膜をマスクとして、積層
膜に対して自己整合的にヒ素(Ａs)６をイオン注入して
ビットラインおよびソースラインとなるｎ型拡散領域７
を形成する。次に、図５(c)(Ａ−Ａ断面相当)に示すよ
うに、上記ＳiＮ膜４を耐酸化マスクとして選択酸化を
行って上記積層膜のない部分にＳiＯ2から成る酸化膜８
を形成した後に、ＳiＮ膜４を除去する。
【０００４】次に、図６(d)(Ａ−Ａ矢視断面図)に示す
ように、ＳiＯ2膜９およびＳiＮ膜１０から成る絶縁膜,
コントロールゲートＣＧとなる第２の多結晶Ｓi膜１１
およびタングステンシリサイド(ＷＳi)膜１２を順次形
成した後、さらにその上にホトリソグラフィ工程によっ
て上記第１の方向に直交する第２の方向に延びるストラ
イプ状のレジストパターンを形成する。そして、このレ
ジストパターンをマスクとして、ＷＳi膜１２,第２の多
結晶Ｓi膜１１,絶縁膜１０,９および第１の多結晶Ｓi膜
３を順次エッチングする。
ように、ＳiＯ2膜９およびＳiＮ膜１０から成る絶縁膜,
コントロールゲートＣＧとなる第２の多結晶Ｓi膜１１
およびタングステンシリサイド(ＷＳi)膜１２を順次形
成した後、さらにその上にホトリソグラフィ工程によっ
て上記第１の方向に直交する第２の方向に延びるストラ
イプ状のレジストパターンを形成する。そして、このレ
ジストパターンをマスクとして、ＷＳi膜１２,第２の多
結晶Ｓi膜１１,絶縁膜１０,９および第１の多結晶Ｓi膜
３を順次エッチングする。
【０００５】次に、上記ＷＳi膜１２及び第２の多結晶
Ｓi膜１１をマスクとしてホウ素(Ｂ)をイオン注入し
て、図６(e)(図４におけるＢ−Ｂ矢視断面図)に示すよ
うに、高濃度ｐ型拡散領域であるチャンネルストップ領
域１３を形成する。このようにして、上記フローティン
グゲートＦＧと自己整合的に形成されたビットライン
(ドレイン領域)およびソースライン(ソース領域)を有す
る不揮発性メモリが作成される。
Ｓi膜１１をマスクとしてホウ素(Ｂ)をイオン注入し
て、図６(e)(図４におけるＢ−Ｂ矢視断面図)に示すよ
うに、高濃度ｐ型拡散領域であるチャンネルストップ領
域１３を形成する。このようにして、上記フローティン
グゲートＦＧと自己整合的に形成されたビットライン
(ドレイン領域)およびソースライン(ソース領域)を有す
る不揮発性メモリが作成される。
【０００６】
【発明が解決しようとする課題】しかしながら、上記従
来の製造方法によって作成された不揮発性メモリにおい
ては、図４および図６(e)に見られるように、チャンネ
ルストップ領域１３である高濃度ｐ型拡散領域とビット
ラインあるいはソースラインの高濃度ｎ型拡散領域７と
が接触している。
来の製造方法によって作成された不揮発性メモリにおい
ては、図４および図６(e)に見られるように、チャンネ
ルストップ領域１３である高濃度ｐ型拡散領域とビット
ラインあるいはソースラインの高濃度ｎ型拡散領域７と
が接触している。
【０００７】ところで、フローティングゲートを有する
電気的に消去可能な不揮発性メモリでは、消去の際にソ
ースラインに１０Ｖ以上の高電圧が掛けられる。その際
に、上記従来の製造方法によって作成された不揮発性メ
モリでは、ソースラインの高濃度ｎ型拡散領域７と高濃
度ｐ型拡散領域であるチャンネルストップ領域１３とが
接触しているので、消去の際に接合がブレークダウンす
るという問題がある。
電気的に消去可能な不揮発性メモリでは、消去の際にソ
ースラインに１０Ｖ以上の高電圧が掛けられる。その際
に、上記従来の製造方法によって作成された不揮発性メ
モリでは、ソースラインの高濃度ｎ型拡散領域７と高濃
度ｐ型拡散領域であるチャンネルストップ領域１３とが
接触しているので、消去の際に接合がブレークダウンす
るという問題がある。
【０００８】そこで、消去時には、上記ＷＳi膜１２と
コントロールゲートＣＧ(第２の多結晶Ｓi膜１１)とか
ら成るワードラインに負バイヤスを印加するようにすれ
ば上述の問題を避けることはできる。しかしながら、そ
の場合には、周辺回路およびその製造方法が複雑になる
という別の問題が生ずる。
コントロールゲートＣＧ(第２の多結晶Ｓi膜１１)とか
ら成るワードラインに負バイヤスを印加するようにすれ
ば上述の問題を避けることはできる。しかしながら、そ
の場合には、周辺回路およびその製造方法が複雑になる
という別の問題が生ずる。
【０００９】そこで、この発明の目的は、消去時に高電
圧が掛かるソースラインの不純物拡散領域とチャネルス
トップ領域とが接触することなく、消去時にソースライ
ンに１０Ｖ以上の高電圧を印加することが可能な不揮発
性メモリの製造方法を提供することにある。
圧が掛かるソースラインの不純物拡散領域とチャネルス
トップ領域とが接触することなく、消去時にソースライ
ンに１０Ｖ以上の高電圧を印加することが可能な不揮発
性メモリの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、第１の発明は、基板内に形成されて第１の方向に延
在する隣接したビットラインとソースラインとの間にお
ける上記基板上に形成された島状のフローティングゲー
ト及びこのフローティングゲートを覆って上記第１の方
向に直交する第２の方向に延在するワードラインを有す
るＮＯＲ型の不揮発性メモリの製造方法であって、上記
基板上に酸化膜,上記フローティングゲートとなる多結
晶シリコン膜及び窒化シリコン膜を順次形成してこの形
成された積層膜を上記第１の方向に延びるストライプ状
のパターンに加工する工程と、上記基板上におけるソー
スラインとなる領域を覆うレジストパターンをホトリソ
グラフィによって形成し、このレジストパターンと上記
積層膜とをマスクとして上記基板上におけるビットライ
ンとなる領域に上記積層膜に対して自己整合的にチャネ
ルストップ領域形成用のイオン注入を行う工程と、上記
レジストパターンを除去した後に上記第１の方向に延在
するストライプ状の積層膜をマスクとしてこの積層膜に
対して自己整合的に上記ビットラインおよびソースライ
ン形成用のイオン注入を行う工程と、上記積層膜におけ
る窒化シリコン膜を耐酸化マスクとして選択酸化を実施
することによって上記積層膜が形成されていない箇所の
表面に酸化膜を形成する工程を備えたことを特徴として
いる。
め、第１の発明は、基板内に形成されて第１の方向に延
在する隣接したビットラインとソースラインとの間にお
ける上記基板上に形成された島状のフローティングゲー
ト及びこのフローティングゲートを覆って上記第１の方
向に直交する第２の方向に延在するワードラインを有す
るＮＯＲ型の不揮発性メモリの製造方法であって、上記
基板上に酸化膜,上記フローティングゲートとなる多結
晶シリコン膜及び窒化シリコン膜を順次形成してこの形
成された積層膜を上記第１の方向に延びるストライプ状
のパターンに加工する工程と、上記基板上におけるソー
スラインとなる領域を覆うレジストパターンをホトリソ
グラフィによって形成し、このレジストパターンと上記
積層膜とをマスクとして上記基板上におけるビットライ
ンとなる領域に上記積層膜に対して自己整合的にチャネ
ルストップ領域形成用のイオン注入を行う工程と、上記
レジストパターンを除去した後に上記第１の方向に延在
するストライプ状の積層膜をマスクとしてこの積層膜に
対して自己整合的に上記ビットラインおよびソースライ
ン形成用のイオン注入を行う工程と、上記積層膜におけ
る窒化シリコン膜を耐酸化マスクとして選択酸化を実施
することによって上記積層膜が形成されていない箇所の
表面に酸化膜を形成する工程を備えたことを特徴として
いる。
【００１１】また、第２の発明は、基板内に形成されて
第１の方向に延在する隣接したビットラインとソースラ
インとの間における上記基板上に形成された島状のフロ
ーティングゲート及びこのフローティングゲートを覆っ
て上記第１の方向に直交する第２の方向に延在するワー
ドラインを有するＮＯＲ型の不揮発性メモリの製造方法
であって、上記基板上に酸化膜,上記フローティングゲ
ートとなる多結晶シリコン膜および窒化シリコン膜を順
次形成してこの形成された積層膜を上記第１の方向に延
在するストライプ状のパターンに加工する工程と、上記
第１の方向に延びるストライプ状の積層膜をマスクとし
てこの積層膜に対して自己整合的に上記ビットラインお
よびソースライン形成用のイオン注入を行う工程と、上
記基板上におけるソースライン領域を覆うレジストパタ
ーンをホトリソグラフィによって形成し、このレジスト
パターンと上記積層膜とをマスクとして上記基板上にお
けるビットライン領域に上記積層膜に対して自己整合的
にチャネルストップ領域形成用のイオン注入を行う工程
と、上記レジストパターンを除去した後に上記積層膜に
おける窒化シリコン膜を耐酸化マスクとして選択酸化を
実施することによって上記積層膜が形成されていない箇
所の表面に酸化膜を形成する工程を備えたことを特徴と
している。
第１の方向に延在する隣接したビットラインとソースラ
インとの間における上記基板上に形成された島状のフロ
ーティングゲート及びこのフローティングゲートを覆っ
て上記第１の方向に直交する第２の方向に延在するワー
ドラインを有するＮＯＲ型の不揮発性メモリの製造方法
であって、上記基板上に酸化膜,上記フローティングゲ
ートとなる多結晶シリコン膜および窒化シリコン膜を順
次形成してこの形成された積層膜を上記第１の方向に延
在するストライプ状のパターンに加工する工程と、上記
第１の方向に延びるストライプ状の積層膜をマスクとし
てこの積層膜に対して自己整合的に上記ビットラインお
よびソースライン形成用のイオン注入を行う工程と、上
記基板上におけるソースライン領域を覆うレジストパタ
ーンをホトリソグラフィによって形成し、このレジスト
パターンと上記積層膜とをマスクとして上記基板上にお
けるビットライン領域に上記積層膜に対して自己整合的
にチャネルストップ領域形成用のイオン注入を行う工程
と、上記レジストパターンを除去した後に上記積層膜に
おける窒化シリコン膜を耐酸化マスクとして選択酸化を
実施することによって上記積層膜が形成されていない箇
所の表面に酸化膜を形成する工程を備えたことを特徴と
している。
【００１２】
【実施例】以下、この発明を図示の実施例により詳細に
説明する。図１は本実施例によって形成される不揮発性
メモリにおける平面構造の概略を示す。この不揮発性メ
モリは、所定間隔で並列されたストライプ状のワードラ
インを構成するコントロールゲートＣＧと、このコント
ロールゲートＣＧに直交して所定間隔で並列されたスト
ライプ状のビットライン(ドレイン領域)およびソースラ
イン(ソース領域)と、このビットライン/ソースライン
間の領域におけるコントロールゲートＣＧ下に形成され
た島状のフローティングゲートＦＧを有する。
説明する。図１は本実施例によって形成される不揮発性
メモリにおける平面構造の概略を示す。この不揮発性メ
モリは、所定間隔で並列されたストライプ状のワードラ
インを構成するコントロールゲートＣＧと、このコント
ロールゲートＣＧに直交して所定間隔で並列されたスト
ライプ状のビットライン(ドレイン領域)およびソースラ
イン(ソース領域)と、このビットライン/ソースライン
間の領域におけるコントロールゲートＣＧ下に形成され
た島状のフローティングゲートＦＧを有する。
【００１３】図２(a)乃至図３(g)は、図１に示す平面構
造を有する不揮発性メモリの各製造工程中における断面
図である。以下、図２(a)乃至図３(g)に従って、本実施
例における不揮発性メモリの製造方法について詳細に説
明する。
造を有する不揮発性メモリの各製造工程中における断面
図である。以下、図２(a)乃至図３(g)に従って、本実施
例における不揮発性メモリの製造方法について詳細に説
明する。
【００１４】先ず、ｐ型Ｓi基板２１上に膜厚１０nmの
ＳiＯ2から成るＳi熱酸化膜２２およびフローティング
ゲートＦＧとなる膜厚１００nmの第１の多結晶Ｓi膜２
３を順次形成し、熱拡散によって第１の多結晶Ｓi膜２
３中にｎ型不純物を導入する。そうした後、膜厚１５０
nmのＳiＮ膜２４を形成する。さらに、ホトリソグラフ
ィによって第１の方向に延びるストライプ状のレジスト
パターン２５を形成して、図２(a)(図１におけるＣ−Ｃ
断面相当)に示すように、レジストパターン２５をマス
クとして第１の多結晶Ｓi膜２３およびＳiＮ膜２４に対
して異方性エッチを行う。
ＳiＯ2から成るＳi熱酸化膜２２およびフローティング
ゲートＦＧとなる膜厚１００nmの第１の多結晶Ｓi膜２
３を順次形成し、熱拡散によって第１の多結晶Ｓi膜２
３中にｎ型不純物を導入する。そうした後、膜厚１５０
nmのＳiＮ膜２４を形成する。さらに、ホトリソグラフ
ィによって第１の方向に延びるストライプ状のレジスト
パターン２５を形成して、図２(a)(図１におけるＣ−Ｃ
断面相当)に示すように、レジストパターン２５をマス
クとして第１の多結晶Ｓi膜２３およびＳiＮ膜２４に対
して異方性エッチを行う。
【００１５】次に、上記レジストパターン２５を除去
し、さらにフッ化水素(ＨＦ)によって上記エッチングの
残渣(５nm程度の厚みを有するＳi熱酸化膜２２)を取り
除き、第１の多結晶Ｓi膜２３の側面やｐ型Ｓi基板２１
の露出面に膜厚２０nmのＳi熱酸化膜２６を形成する。
このＳi熱酸化膜２６は、後にＡsおよびＢをイオン注入
する際にＳi表面を保護する保護膜となる。
し、さらにフッ化水素(ＨＦ)によって上記エッチングの
残渣(５nm程度の厚みを有するＳi熱酸化膜２２)を取り
除き、第１の多結晶Ｓi膜２３の側面やｐ型Ｓi基板２１
の露出面に膜厚２０nmのＳi熱酸化膜２６を形成する。
このＳi熱酸化膜２６は、後にＡsおよびＢをイオン注入
する際にＳi表面を保護する保護膜となる。
【００１６】次に、図２(b)(Ｃ−Ｃ断面相当)に示すよ
うに、消去時に高電圧が掛かるソースラインとなる領域
をレジストパターン２７でマスクし、Ｂイオンを２０ｋ
eＶで１×１０13個/cm2注入する。そして、図２(c)(Ｃ
−Ｃ断面相当)に示すようにレジストパターン２７を除
去した後にＢイオンを拡散させるために９５０℃で窒素
(Ｎ2)雰囲気中で３０分間アニールする。このようにし
て、チャネルストップ領域２８となる高濃度ｐ型拡散領
域が形成される。
うに、消去時に高電圧が掛かるソースラインとなる領域
をレジストパターン２７でマスクし、Ｂイオンを２０ｋ
eＶで１×１０13個/cm2注入する。そして、図２(c)(Ｃ
−Ｃ断面相当)に示すようにレジストパターン２７を除
去した後にＢイオンを拡散させるために９５０℃で窒素
(Ｎ2)雰囲気中で３０分間アニールする。このようにし
て、チャネルストップ領域２８となる高濃度ｐ型拡散領
域が形成される。
【００１７】次に、図２(d)(Ｃ−Ｃ断面相当)に示すよ
うに、Ａsイオンを５０ｋeＶで２×１０15個/cm2注入し
てソースラインあるいはビットラインとなる高濃度ｎ型
拡散領域２９を形成する。そうした後、イオン注入前に
形成したＳi熱酸化膜２６をＨＦで取り除き、図３(e)
(Ｃ−Ｃ断面相当)に示すように膜厚１５０nmのＳiＯ2か
ら成るＳi熱酸化膜３０を９５０℃で形成する。その際
に、ＳiＮ膜２４の在る領域は酸化されないことから、
上述した積層膜間に自己整合的にＳi熱酸化膜３０が形
成される。尚、このＳi熱酸化膜３０は、後に、上記第
１の方向に延在するストライプ状の積層膜をこの積層膜
上に形成されるワードラインパターンをマスクとしてエ
ッチングする際にｐ型Ｓi基板２１を保護するためのも
のである。
うに、Ａsイオンを５０ｋeＶで２×１０15個/cm2注入し
てソースラインあるいはビットラインとなる高濃度ｎ型
拡散領域２９を形成する。そうした後、イオン注入前に
形成したＳi熱酸化膜２６をＨＦで取り除き、図３(e)
(Ｃ−Ｃ断面相当)に示すように膜厚１５０nmのＳiＯ2か
ら成るＳi熱酸化膜３０を９５０℃で形成する。その際
に、ＳiＮ膜２４の在る領域は酸化されないことから、
上述した積層膜間に自己整合的にＳi熱酸化膜３０が形
成される。尚、このＳi熱酸化膜３０は、後に、上記第
１の方向に延在するストライプ状の積層膜をこの積層膜
上に形成されるワードラインパターンをマスクとしてエ
ッチングする際にｐ型Ｓi基板２１を保護するためのも
のである。
【００１８】次に、上記ＳiＮ膜２４をリン酸によって
除去した後、図３(f)(Ｃ−Ｃ矢視断面図)に示すよう
に、膜厚１０nmのＳi熱酸化膜３１,膜厚１０nmのＳiＮ
膜３２,上記コントロールゲートＣＧとなる膜厚１００n
mの第２の多結晶Ｓi膜３３を順次形成する。そして、熱
拡散によって第２の多結晶Ｓi膜３３中にｎ型不純物を
導入した後に膜厚１００nmのＷＳi膜３４を形成する。
除去した後、図３(f)(Ｃ−Ｃ矢視断面図)に示すよう
に、膜厚１０nmのＳi熱酸化膜３１,膜厚１０nmのＳiＮ
膜３２,上記コントロールゲートＣＧとなる膜厚１００n
mの第２の多結晶Ｓi膜３３を順次形成する。そして、熱
拡散によって第２の多結晶Ｓi膜３３中にｎ型不純物を
導入した後に膜厚１００nmのＷＳi膜３４を形成する。
【００１９】次に、ホトリソグラフィによって上記第１
の方向(すなわち、上記ビットラインの方向)に直交する
第２の方向に延びるストライプ状のレジストパターンを
形成する。そして、このレジストパターンをマスクとし
て、ＷＳi膜３４,第２の多結晶Ｓi膜３３,ＳiＮ膜３２,
Ｓi熱酸化膜３１および第１の多結晶Ｓi膜２３を順次エ
ッチングする。このようにして、図３(ｇ)(図１におけ
るＤ−Ｄ矢視断面図)に横断面を示すようなＷＳi膜３４
とコントロールゲートＣＧ(第２の多結晶Ｓi膜３３)と
から成るワードラインを形成する。
の方向(すなわち、上記ビットラインの方向)に直交する
第２の方向に延びるストライプ状のレジストパターンを
形成する。そして、このレジストパターンをマスクとし
て、ＷＳi膜３４,第２の多結晶Ｓi膜３３,ＳiＮ膜３２,
Ｓi熱酸化膜３１および第１の多結晶Ｓi膜２３を順次エ
ッチングする。このようにして、図３(ｇ)(図１におけ
るＤ−Ｄ矢視断面図)に横断面を示すようなＷＳi膜３４
とコントロールゲートＣＧ(第２の多結晶Ｓi膜３３)と
から成るワードラインを形成する。
【００２０】次に、膜厚１００nmのノンドープシリケー
トガラス(ＮＳＧ)膜及び膜厚５００nmのＢ,Ｐドープシ
リケートガラス(ＢＰＳＧ)膜を堆積し、９００℃のＮ2
ガス雰囲気中で１０分間アニーリングして上記ＢＰＳＧ
膜を熔融してＮＯＲ型不揮発性メモリが形成される。
トガラス(ＮＳＧ)膜及び膜厚５００nmのＢ,Ｐドープシ
リケートガラス(ＢＰＳＧ)膜を堆積し、９００℃のＮ2
ガス雰囲気中で１０分間アニーリングして上記ＢＰＳＧ
膜を熔融してＮＯＲ型不揮発性メモリが形成される。
【００２１】このように、本実施例における不揮発性メ
モリの製造方法では、チャネルストップ領域を形成する
際に、トンネル酸化膜となるＳi熱酸化膜２２,フローテ
ィングゲートＦＧとなる第１の多結晶Ｓi膜２３および
ＳiＮ膜２４から成る積層膜をストライプ状にパターニ
ングした後にソースラインとなる領域をレジストパター
ン２７でマスクしてＢをイオン注入して形成するように
している。したがって、図１および図３(e)に見られる
ように、形成された高濃度ｐ型拡散領域であるチャネル
ストップ領域２８とソースラインの高濃度ｎ型拡散領域
２９とは接触しておらず、消去時にソースラインに１０
Ｖ以上の高電圧を印加することが可能となる。
モリの製造方法では、チャネルストップ領域を形成する
際に、トンネル酸化膜となるＳi熱酸化膜２２,フローテ
ィングゲートＦＧとなる第１の多結晶Ｓi膜２３および
ＳiＮ膜２４から成る積層膜をストライプ状にパターニ
ングした後にソースラインとなる領域をレジストパター
ン２７でマスクしてＢをイオン注入して形成するように
している。したがって、図１および図３(e)に見られる
ように、形成された高濃度ｐ型拡散領域であるチャネル
ストップ領域２８とソースラインの高濃度ｎ型拡散領域
２９とは接触しておらず、消去時にソースラインに１０
Ｖ以上の高電圧を印加することが可能となる。
【００２２】また、上記チャネルストップ領域２８とな
る領域にイオン注入されたＢは、後にイオン注入される
Ａsよりも拡散係数が大きい。したがって、後の熱処理
によってＢはＡsよりも深くまで拡散する。その結果、
ビットラインのｎ型拡散領域２９は比較的高濃度のｐ型
拡散領域２８によって取り囲まれたＤＳＡ構造となるの
である。したがって、本実施例によって得られる不揮発
性メモリでは書き込み効率が向上する。
る領域にイオン注入されたＢは、後にイオン注入される
Ａsよりも拡散係数が大きい。したがって、後の熱処理
によってＢはＡsよりも深くまで拡散する。その結果、
ビットラインのｎ型拡散領域２９は比較的高濃度のｐ型
拡散領域２８によって取り囲まれたＤＳＡ構造となるの
である。したがって、本実施例によって得られる不揮発
性メモリでは書き込み効率が向上する。
【００２３】上記実施例においては、先に上記第１の方
向に延在するＳi熱酸化膜２２,第１の多結晶Ｓi膜２３
およびＳiＮ膜２４から成るストライプ状の積層膜とソ
ースラインとなる領域に形成されたレジストパターン２
７とをマスクとしてＢをイオン注入した後に、レジスト
パターン２７を除去して上記積層膜をマスクとしてＡs
をイオン注入している。しかしながら、上述のようにＢ
の拡散係数がＡsの拡散係数よりも大きいことから、先
にＢをイオン注入した後に上記レジストパターン２７を
形成してＡsをイオン注入しても何等差し支えない。
向に延在するＳi熱酸化膜２２,第１の多結晶Ｓi膜２３
およびＳiＮ膜２４から成るストライプ状の積層膜とソ
ースラインとなる領域に形成されたレジストパターン２
７とをマスクとしてＢをイオン注入した後に、レジスト
パターン２７を除去して上記積層膜をマスクとしてＡs
をイオン注入している。しかしながら、上述のようにＢ
の拡散係数がＡsの拡散係数よりも大きいことから、先
にＢをイオン注入した後に上記レジストパターン２７を
形成してＡsをイオン注入しても何等差し支えない。
【００２４】
【発明の効果】以上より明らかなように、第１の発明の
不揮発性メモリの製造方法は、基板上に酸化膜,多結晶
シリコン膜(フローティングゲート)および窒化シリコン
膜から成る第１の方向に延在するストライプ状の積層膜
を形成し、上記基板上におけるソースラインとなる領域
をレジストパターンでマスクしてビットラインとなる領
域に上記積層膜に対して自己整合的にチャネルストップ
領域形成用のイオン注入を行い、上記レジストパターン
を除去した後に上記ストライプ状の積層膜に対して自己
整合的に上記ビットライン及びソースライン形成用のイ
オン注入を行い、上記積層膜における窒化シリコン膜を
耐酸化マスクとして選択酸化を実施して上記積層膜が形
成されていない箇所の表面に酸化膜を形成するので、形
成された不揮発性メモリにおけるソースラインの不純物
拡散領域とチャネルストップ領域とは接触していない。
したがって、この発明によれば、消去時に上記ソースラ
インに１０Ｖ以上の高電圧を印加可能な不揮発性メモリ
を製造できる。
不揮発性メモリの製造方法は、基板上に酸化膜,多結晶
シリコン膜(フローティングゲート)および窒化シリコン
膜から成る第１の方向に延在するストライプ状の積層膜
を形成し、上記基板上におけるソースラインとなる領域
をレジストパターンでマスクしてビットラインとなる領
域に上記積層膜に対して自己整合的にチャネルストップ
領域形成用のイオン注入を行い、上記レジストパターン
を除去した後に上記ストライプ状の積層膜に対して自己
整合的に上記ビットライン及びソースライン形成用のイ
オン注入を行い、上記積層膜における窒化シリコン膜を
耐酸化マスクとして選択酸化を実施して上記積層膜が形
成されていない箇所の表面に酸化膜を形成するので、形
成された不揮発性メモリにおけるソースラインの不純物
拡散領域とチャネルストップ領域とは接触していない。
したがって、この発明によれば、消去時に上記ソースラ
インに１０Ｖ以上の高電圧を印加可能な不揮発性メモリ
を製造できる。
【００２５】また、第２の発明の不揮発性メモリの製造
方法は、基板上に酸化膜,多結晶シリコン膜(フローティ
ングゲート)および窒化シリコン膜から成る第１の方向
に延在するストライプ状の積層膜を形成し、このストラ
イプ状の積層膜に対して自己整合的にビットラインおよ
びソースライン形成用のイオン注入を行い、上記基板上
におけるソースライン領域をレジストパターンでマスク
してビットライン領域に上記積層膜に対して自己整合的
にチャネルストップ領域形成用のイオン注入を行い、上
記レジストパターンを除去した後に上記積層膜における
窒化シリコン膜を耐酸化マスクとして選択酸化を実施し
て上記積層膜が形成されていない箇所の表面に酸化膜を
形成するので、形成された不揮発性メモリにおけるソー
スラインの不純物拡散領域とチャネルストップ領域とは
接触していない。したがって、この発明によれば、消去
時に上記ソースラインに１０Ｖ以上の高電圧を印加可能
な不揮発性メモリを製造できる。
方法は、基板上に酸化膜,多結晶シリコン膜(フローティ
ングゲート)および窒化シリコン膜から成る第１の方向
に延在するストライプ状の積層膜を形成し、このストラ
イプ状の積層膜に対して自己整合的にビットラインおよ
びソースライン形成用のイオン注入を行い、上記基板上
におけるソースライン領域をレジストパターンでマスク
してビットライン領域に上記積層膜に対して自己整合的
にチャネルストップ領域形成用のイオン注入を行い、上
記レジストパターンを除去した後に上記積層膜における
窒化シリコン膜を耐酸化マスクとして選択酸化を実施し
て上記積層膜が形成されていない箇所の表面に酸化膜を
形成するので、形成された不揮発性メモリにおけるソー
スラインの不純物拡散領域とチャネルストップ領域とは
接触していない。したがって、この発明によれば、消去
時に上記ソースラインに１０Ｖ以上の高電圧を印加可能
な不揮発性メモリを製造できる。
【図１】この発明の不揮発性メモリの製造方法によって
形成される不揮発性メモリにおける平面構造を示す図で
ある。
形成される不揮発性メモリにおける平面構造を示す図で
ある。
【図２】図１に示す不揮発性メモリの各製造工程におけ
る断面図である。
る断面図である。
【図３】図２に続く各製造工程における断面図である。
【図４】従来の製造方法で形成された不揮発性メモリの
平面構造を示す図である。
平面構造を示す図である。
【図５】図４に示す不揮発性メモリの各製造工程におけ
る断面図である。
る断面図である。
【図６】図５に続く各製造工程における断面図である。
２１…ｐ型Ｓi基板、 ２２,２６,３０,
３１…Ｓi熱酸化膜、２３,３３…多結晶Ｓi膜、
２４,３２…ＳiＮ膜、２８…チャネルストップ領域
(ｐ型拡散領域)、２９…ｎ型拡散領域、
３４…ＷＳi膜。
３１…Ｓi熱酸化膜、２３,３３…多結晶Ｓi膜、
２４,３２…ＳiＮ膜、２８…チャネルストップ領域
(ｐ型拡散領域)、２９…ｎ型拡散領域、
３４…ＷＳi膜。
Claims (2)
- 【請求項１】 基板内に形成されて第１の方向に延在す
る隣接したビットラインとソースラインとの間における
上記基板上に形成された島状のフローティングゲート、
及び、このフローティングゲートを覆って上記第１の方
向に直交する第２の方向に延在するワードラインを有す
るＮＯＲ型の不揮発性メモリの製造方法であって、 上記基板上に酸化膜,上記フローティングゲートとなる
多結晶シリコン膜および窒化シリコン膜を順次形成し、
この形成された積層膜を上記第１の方向に延びるストラ
イプ状のパターンに加工する工程と、 上記基板上におけるソースラインとなる領域を覆うレジ
ストパターンをホトリソグラフィによって形成し、この
レジストパターンと上記積層膜とをマスクとして、上記
基板上におけるビットラインとなる領域に上記積層膜に
対して自己整合的にチャネルストップ領域形成用のイオ
ン注入を行う工程と、 上記レジストパターンを除去した後、上記第１の方向に
延在するストライプ状の積層膜をマスクとしてこの積層
膜に対して自己整合的に上記ビットラインおよびソース
ライン形成用のイオン注入を行う工程と、 上記積層膜における窒化シリコン膜を耐酸化マスクとし
て選択酸化を実施することによって、上記積層膜が形成
されていない箇所の表面に酸化膜を形成する工程を備え
たことを特徴とする不揮発性メモリの製造方法。 - 【請求項２】 基板内に形成されて第１の方向に延在す
る隣接したビットラインとソースラインとの間における
上記基板上に形成された島状のフローティングゲート、
及び、このフローティングゲートを覆って上記第１の方
向に直交する第２の方向に延在するワードラインを有す
るＮＯＲ型の不揮発性メモリの製造方法であって、 上記基板上に酸化膜,上記フローティングゲートとなる
多結晶シリコン膜および窒化シリコン膜を順次形成し、
この形成された積層膜を上記第１の方向に延びるストラ
イプ状のパターンに加工する工程と、 上記第１の方向に延在するストライプ状の積層膜をマス
クとして、この積層膜に対して自己整合的に上記ビット
ラインおよびソースライン形成用のイオン注入を行う工
程と、 上記基板上におけるソースライン領域を覆うレジストパ
ターンをホトリソグラフィによって形成し、このレジス
トパターンと上記積層膜とをマスクとして、上記基板上
におけるビットライン領域に上記積層膜に対して自己整
合的にチャネルストップ領域形成用のイオン注入を行う
工程と、 上記レジストパターンを除去した後、上記積層膜におけ
る窒化シリコン膜を耐酸化マスクとして選択酸化を実施
することによって上記積層膜が形成されていない箇所の
表面に酸化膜を形成する工程を備えたことを特徴とする
不揮発性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314802A JPH06163923A (ja) | 1992-11-25 | 1992-11-25 | 不揮発性メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4314802A JPH06163923A (ja) | 1992-11-25 | 1992-11-25 | 不揮発性メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06163923A true JPH06163923A (ja) | 1994-06-10 |
Family
ID=18057779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4314802A Pending JPH06163923A (ja) | 1992-11-25 | 1992-11-25 | 不揮発性メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06163923A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6013552A (en) * | 1997-06-04 | 2000-01-11 | Nec Corporation | Method of manufacturing a split-gate flash memory cell |
| KR100309134B1 (ko) * | 1994-09-13 | 2002-02-19 | 박종섭 | 비휘발성 메모리 셀 제조방법 |
| US6512277B2 (en) | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
| JP2008135770A (ja) * | 2007-12-28 | 2008-06-12 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
-
1992
- 1992-11-25 JP JP4314802A patent/JPH06163923A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309134B1 (ko) * | 1994-09-13 | 2002-02-19 | 박종섭 | 비휘발성 메모리 셀 제조방법 |
| US6512277B2 (en) | 1996-08-29 | 2003-01-28 | Nec Corporation | Semiconductor memory device and fabrication thereof |
| US6013552A (en) * | 1997-06-04 | 2000-01-11 | Nec Corporation | Method of manufacturing a split-gate flash memory cell |
| JP2008219027A (ja) * | 2001-12-29 | 2008-09-18 | Hynix Semiconductor Inc | フラッシュメモリセル |
| JP2008135770A (ja) * | 2007-12-28 | 2008-06-12 | Sharp Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JP4572230B2 (ja) * | 2007-12-28 | 2010-11-04 | シャープ株式会社 | 不揮発性半導体記憶装置の製造方法 |
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