JP3218303B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、非対称なソース・ドレ
イン構造を持つ不揮発性半導体記憶装置の製造方法に関
するものであり、ソース拡散層とドレイン拡散層の不純
物濃度を所望の値に設定し得るとともに、ＬＤＤ（Ligh
tly Doped Drain-Source) 又はＤＤＤ(Doble Diffused
Drain)構造もソース、ドレインとは独立に製造できる不
揮発性半導体記憶装置の製造方法に係るものである。

【０００２】

【従来の技術】従来の非対称なソース・ドレイン構造を
持つ不揮発性半導体記憶装置について、図を参照して説
明する。図１７，図１８はレジストプロセス及びスペー
サープロセスによって非対称なソース・ドレイン構造の
不揮発性半導体記憶装置を形成する製造工程の要部を示
す断面図である。図１７（ａ）に示すように、ｐ型の半
導体基板１にはゲート酸化膜２が形成され、ゲート電極
となる導電性を付与したポリシリコン層３が形成されて
いる。ポリシリコン層３には、所定の間隔で拡散用窓が
開口されており、これらの拡散用窓から不純物がイオン
注入されてｎ型の低不純物濃度拡散層（ｎ^- ）４が形成
されている。続いて、図１７（ｂ）に示すように、レジ
スト膜が塗布され、レジスト膜は拡散用窓が形成された
ポリシリコン層３の側面を覆うようにパターニングされ
ており、一部がレジスト膜５で覆われた拡散用窓から不
純物がイオン注入され高不純物濃度拡散層（ｎ⁺ ）６か
らなるソース拡散層或いはドレイン拡散層が形成されて
いる。先に形成された低不純物濃度拡散層（ｎ^- ）４が
ソース拡散層或いはドレイン拡散層の片側に残り、非対
称なソース・ドレイン構造を有する半導体不揮発性メモ
リセルが形成される。

【０００３】図１８は、導電性を有するポリシリコン層
３に形成された拡散用窓が形成され、この拡散用窓に不
純物をイオン注入してｎ型の低不純物濃度拡散層
（ｎ^- ）４が形成される。その後、ポリシリコン層を全
面に堆積してＲＩＥ（Reactive IonEtching）による異
方性エッチングによって、ポリシリコン層３の側壁面に
スペーサー３ａが形成され、更に、レジスト膜を塗布し
て片側のスペーサー３ａを覆うようにパターニングして
拡散用窓の一部を覆い、拡散用窓に露出する片側にスペ
ーサー３ａを除去した後に、不純物を高不純物濃度拡散
層（ｎ⁺ ）６からなるソース拡散層或いはドレイン拡散
層が形成されている。

【０００４】

【発明が解決しようとする課題】図１７及び図１８に示
した半導体不揮発性メモリセルは、その製造工程に夫々
欠点がある。前者は非対称性の不揮発性メモリセルの拡
散層を形成する際に、レジストマスクを用いて不純物を
イオン注入してソース・ドレイン拡散層６を形成してい
る。従って、通常、フォトリソグラフィ工程では、±δ
（約０．１〜０．２μｍ）の範囲内で位置ずれが発生す
る為に、素子の微細化が進につれてゲート端から高不純
物濃度拡散層６までの距離、即ち、低不純物濃度拡散層
４の幅の設定が不安定となる欠点がある。又、後者で
は、低不純物濃度拡散層４の幅は精度良く設定すること
が可能であるが、フォトリソグラフィ工程で一方のスペ
ーサー３ａをレジスト膜７で覆って他方のスペーサー３
ａを除去するエッチング工程を行わねばならない。この
エッチング工程は煩雑なものであり、メモリ素子の微細
化が進行するにつれて一層困難なものとなる欠点があ
る。又、何れの場合も非対称性のメモリセルを形成する
為に、ソース及びドレインを個別に寸法精度を最適化し
ようとすると、ミスアライメントの影響を強く受けるこ
とになり、余分な製造工程を必要とし、製造工程が煩雑
なものとなる欠点があり、改善の余地がある。

【０００５】本発明は、上述のような課題に鑑みなされ
たものであって、非対称性を有する不揮発性メモリセル
を形成する不純物導入工程が全て自己整合法によってな
される不揮発性半導体記憶装置の製造方法を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明の第１の不揮発性半導体記憶装置の製造方
法は、半導体基板に形成されたゲート酸化膜上に、その
両端の表面が保護膜で覆われている導電層を形成する工
程と、前記導電層と前記保護膜をマスクとして不純物を
前記半導体基板にドープする工程と、前記保護膜をマス
クとして前記導電層に拡散用窓を形成する工程と、少な
くとも前記保護膜をマスクとして用い不純物を前記半導
体基板にドープする工程と、を有することを特徴とする
不揮発性半導体記憶装置の製造方法である。

【０００７】又、本発明の第２の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に形成され、その両端の表
面が保護膜で覆われている導電層を形成する工程と、前
記導電層の側面にスペーサーを形成する工程と、前記導
電層と前記保護膜及びスペーサーをマスクとして不純物
を前記半導体基板にドープする第１のイオン注入工程
と、前記保護膜をマスクとして前記導電層に拡散用窓を
形成する工程と、前記保護膜と前記スペーサーをマスク
として前記半導体基板に不純物をドープする第２のイオ
ン注入工程と、を有することを特徴とする不揮発性半導
体記憶装置の製造方法である。

【０００８】又、本発明の第３の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、前記ゲート酸化膜上に形成され、その両端の表
面が保護膜で覆われている導電層を形成する工程と、前
記導電層と前記保護膜をマスクとして前記半導体基板に
不純物をドープする第１のイオン注入工程と、前記導電
層の側面にスペーサーを形成する工程と、前記保護膜を
マスクとして前記導電層に拡散用窓を形成する工程と、
前記保護膜と前記スペーサーをマスクとして不純物を前
記半導体基板にドープする第２のイオン注入工程と、を
有することを特徴とする不揮発性半導体記憶装置の製造
方法である。

【０００９】又、本発明の第４の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を離間
して形成した後、前記フィールド酸化膜間の前記半導体
基板面にゲート酸化膜を形成する工程と、前記フィール
ド酸化膜上から両側に延在して前記ゲート酸化膜上に至
り、その両端面に保護膜が形成されている導電層を形成
する工程と、少なくとも前記導電層と前記保護膜をマス
クとして不純物を前記半導体基板にドープする工程と、
前記保護膜をマスクとして前記導電層を除去して前記フ
ィールド酸化膜が露出した拡散用窓を形成する工程と、
少なくとも前記保護膜と前記フィールド酸化膜をマスク
として不純物を前記半導体基板にドープする工程と、を
有することを特徴とする不揮発性半導体記憶装置の製造
方法。

【００１０】又、本発明の第５の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を離間
して形成する工程と、前記フィールド酸化膜間の前記半
導体基板面にゲート酸化膜を形成する工程と、前記フィ
ールド酸化膜上から両側に延在して前記ゲート酸化膜上
に至り、その両端面に保護膜が形成されている導電層を
形成する工程と、前記導電層と前記保護膜をマスクとし
て不純物を前記半導体基板にドープする第１のイオン注
入工程と、前記導電層の側面にスペーサーを形成する工
程と、前記保護膜をマスクとして前記導電層を除去して
前記フィールド酸化膜が露出した拡散用窓を形成する工
程と、前記保護膜と前記スペーサー及び前記フィールド
酸化膜をマスクとして不純物を前記半導体基板にドープ
する第２のイオン注入工程と、を有することを特徴とす
る不揮発性半導体記憶装置の製造方法。

【００１１】又、本発明の第６の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を離間
して形成する工程と、前記フィールド酸化膜間の前記半
導体基板面にゲート酸化膜を形成する工程と、前記フィ
ールド酸化膜上から両側に延在し、前記ゲート酸化膜上
に至り、その両端面に保護膜が形成されている導電層を
形成する工程と、前記導電層の側壁にスペーサーを形成
する工程と、前記導電層と前記保護膜及びスペーサーを
マスクとして不純物を前記半導体基板にドープする第１
のイオン注入工程と、前記保護膜をマスクとして前記導
電層を除去して前記フィールド酸化膜が露出した拡散用
窓を形成する工程と、前記保護膜と前記スペーサー及び
前記フィールド酸化膜をマスクとして不純物を前記半導
体基板にドープする第２のイオン注入工程と、を有する
ことを特徴とする不揮発性半導体記憶装置の製造方法。

【００１２】又、本発明の第７の不揮発性半導体記憶装
置の製造方法は、半導体基板にゲート酸化膜を形成する
工程と、その両端面が保護膜で覆われた導電層を前記ゲ
ート酸化膜上に形成する工程と、前記導電層と前記保護
膜をマスクとして不純物を前記半導体基板にドープする
第１のイオン注入工程と、前記導電層の側壁に側壁酸化
膜を形成する酸化工程と、前記保護膜をマスクとして前
記導電層に拡散用窓を形成する工程と、前記保護膜と前
記側壁酸化膜をマスクとして不純物を前記半導体基板に
ドープする第２のイオン注入工程と、を有することを特
徴とする不揮発性半導体記憶装置の製造方法。

【００１３】又、本発明の第８の不揮発性半導体記憶装
置の製造方法は、不純物がドープされた固相拡散源を所
定の間隔に配置する工程と、前記固相拡散源が形成され
た半導体基板にゲート酸化膜を形成するとともに前記固
相拡散源を酸化膜で覆う工程と、前記酸化膜で覆われた
前記固相拡散源から前記ゲート酸化膜上に延在し、その
両端部を浮遊ゲートとする導電層を形成する工程と、前
記導電層をマスクとして不純物を前記半導体基板にドー
プする第１のイオン注入工程と、前記導電層にスペーサ
ーを形成し、前記導電層と前記スペーサーをマスクとし
て不純物を前記半導体基板にドープする第２のイオン注
入工程と、前記第１と第２のイオン注入工程でドープさ
れた領域に酸化膜を形成しつつ拡散層を形成するととも
に、前記固相拡散源から半導体基板に不純物をドープす
る工程と、を有することを特徴とする不揮発性半導体記
憶装置の製造方法である。

【００１４】又、本発明の第９の不揮発性半導体記憶装
置の製造方法は、半導体基板にフィールド酸化膜を離間
して形成する工程と、前記フィールド酸化膜から前記半
導体基板上に延在する不純物がドープされた固相拡散源
を形成する工程と、前記固相拡散源の露出面を酸化する
とともに前記半導体基板にゲート酸化膜を形成する工程
と、前記酸化膜で覆われた前記固相拡散源から前記ゲー
ト酸化膜上に延在し、その両端部を浮遊ゲートとする導
電層を形成する工程と、前記導電層をマスクとして不純
物をドープする第１のイオン注入工程と、前記導電層に
スペーサーを形成し、前記導電層と前記スペーサーをマ
スクとして不純物をドープする第２のイオン注入工程
と、前記第１と第２のイオン注入工程でドープされた領
域に酸化膜を形成しつつ拡散層を形成するとともに、前
記固相拡散源から半導体基板に不純物をドープする工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法である。

【００１５】又、本発明の第１０の不揮発性半導体記憶
装置の製造方法は、半導体基板にフィールド酸化膜を離
間して形成する工程と、前記フィールド酸化膜から前記
半導体基板上に延在する不純物がドープされた固相拡散
源を形成した後、前記フィールド酸化膜の頂部の前記固
相拡散源を除去する工程と、前記固相拡散源の露呈面を
酸化するとともに前記半導体基板にゲート酸化膜を形成
する工程と、前記酸化膜で覆われた前記固相拡散源から
前記ゲート酸化膜に延在する導電層であって、前記フィ
ールド酸化膜の頂部の前記導電層が除去され、前記ゲー
ト酸化膜に延在する導電層の夫々の両端部を浮遊ゲート
とする導電層を形成する工程と、前記導電層をマスクと
して不純物をドープする第１のイオン注入工程と、前記
導電層にスペーサーを形成し、前記導電層と前記スペー
サーをマスクとして不純物をドープする第２のイオン注
入工程と、前記第１と第２のイオン注入工程でドープさ
れた領域に酸化膜を形成しつつ拡散層を形成するととも
に、前記固相拡散源から半導体基板に不純物をドープす
る工程と、を有することを特徴とする不揮発性半導体記
憶装置の製造方法である。

【００１６】

【作用】本発明の請求項１の不揮発性半導体記憶装置
は、隣接する不揮発性半導体記憶素子間で互いに共有す
る拡散層を有する場合、浮遊ゲートとなる導電層でその
拡散領域を覆った状態で、一回目のイオン注入により拡
散層を形成し、続いて、導電層に拡散用窓を開口して次
のイオン注入工程を行うことにより、最初の拡散層には
合計二回イオン注入がなされるので、それぞれの拡散層
の濃度を異ならせることが可能であり、非対称性の不揮
発性半導体記憶素子が形成できる。本発明の請求項２と
３の不揮発性半導体記憶装置は、スペーサーを形成する
工程とイオン注入工程との経時的変化を与えることによ
りＬＤＤ（Lighty Doped Drain）構造を形成したり、ド
レイン拡散層とゲート端との距離を保つようにしたもの
である。

【００１７】本発明の請求項４の不揮発性半導体記憶装
置は、隣接する不揮発性半導体記憶素子が電気的に分離
された対称な拡散層を有する場合、予めフィールド酸化
膜を形成して、浮遊ゲートとなる導電層がフィールド酸
化膜上に延在するように配置して、この導電層をマスク
としてイオン注入工程を行い、続いて、導電層に拡散用
窓を開口してフィールド酸化膜を露出させて、次のイオ
ン注入工程を行うことにより、その拡散層は分離した拡
散層が形成し得る。本発明の請求項５と６の不揮発性半
導体記憶装置は、隣接する不揮発性半導体記憶素子が電
気的に分離された対称な拡散層を有する場合、予めフィ
ールド酸化膜を形成して、浮遊ゲートとなる導電層がフ
ィールド酸化膜上に延在するように配置されており、イ
オン注入工程を行うことにより、その拡散層は分離した
拡散層となり、スペーサーの形成の経時的変化を与える
ことによりＬＤＤ構造のトランジスタが形成されるとと
もに、ドレイン拡散層とゲート端の距離を保つようにし
たものである。

【００１８】本発明の請求項７の不揮発性半導体記憶装
置は、隣接する不揮発性半導体記憶素子間の互いに共通
する拡散層を有する場合、浮遊ゲートとなる導電層でそ
の拡散領域を覆った状態で、一回目のイオン注入工程を
行い、続いて、酸化工程による導電層の側壁に側壁酸化
膜を形成して導電層に拡散用窓を開口して次の拡散工程
を行うことによって、最初の拡散層には二回イオン注入
がなされるので、それぞれの拡散層の濃度を異ならせる
ことが可能であり、互いの素子の一方の拡散層に側壁酸
化膜が形成されるので非対称性の不揮発性半導体記憶素
子が形成し得るものである。

【００１９】本発明の請求項８乃至１０の不揮発性半導
体記憶装置は、予め固相拡散源を半導体基板に形成して
浮遊ゲートとなる導電層を形成して拡散層を形成し、そ
の導電層の側壁にスペーサーを形成した後に、イオン注
入がなされるので、スペーサーで覆われた領域が低濃度
となり、ソース拡散層とドレイン拡散層の不純物濃度を
異ならせることが可能である。請求項９と１０の不揮発
性半導体記憶装置では、フィールド酸化膜を形成して後
に、予め固相拡散源をフィールド酸化膜上に延在するよ
うに形成して浮遊ゲートとなる導電層を形成したもので
ある。請求項１０の不揮発性半導体記憶装置では、フィ
ールド酸化膜を形成して後に、予め固相拡散源をフィー
ルド酸化膜上に延在するように形成してフィールド酸化
膜の頂部の固相拡散源を除去し、酸化膜及び導電層を順
次その頂部を除去しならが平坦性を良好なものである。

【００２０】

【実施例】

（実施例１）以下、本発明に係る不揮発性半導体記憶装
置の製造方法の一実施例について図１乃至図３を参照し
て説明する。図１は不揮発性半導体記憶装置の等価回路
を示し、図２と図３はその製造工程を示す断面図であ
る。図１は不揮発性メモリセルを示す等価回路図であ
り、フローティングゲート（浮遊ゲート）Ｆａ，Ｆｂを
備える不揮発性メモリセル（以下、トランジスタと称す
る。）Ｔａ，Ｔｂは対称に配置され、個々のトランジス
タは非対称性のトランジスタ構造であることを示してい
る。制御ゲート電極Ｃａ，Ｃｂは共通接続され、ワード
線ＷＬを形成し、トランジスタＴａ，Ｔｂの夫々のソー
ス電極は共通であり、ドレインＤａ，Ｄｂは夫々ドレイ
ン線を形成している。

【００２１】次に、図２と図３に基づいて、この等価回
路の不揮発性半導体記憶装置の製造方法について説明す
る。先ず、図２（ａ）に示すように、半導体基板１に約
１００Å程度のゲート酸化膜を形成した後に、ポリシリ
コン層１１をＬＰＣＶＤ法（減圧ＣＶＤ法）によって約
１５００Åの厚さに堆積する。続いて、ポリシリコン層
１１に燐をイオン注入（条件：加速電圧３０ＫｅＶ，ド
ーズ量７Ｅ１４）して窒化珪素膜（ＳｉＮ膜）１２をＬ
ＰＣＶＤ法によって約６００Åの厚さに堆積する。続い
て、レジスト膜１３を全面に被着させる。次に、図２
（ｂ）に示すように、レジスト膜１３のフォトリソグラ
フィ工程を経て、将来トランジスタの浮遊ゲートとなる
領域にレジストマスク１３ａ，１３ｂを残し、露出する
窒化珪素膜１２を除去して窒化珪素膜１２ａ，１２ｂを
形成する。その後、レジスト膜１３ａ，１３ｂを除去す
る。

【００２２】続いて、図２（ｃ）に示すように、レジス
ト膜を全面に塗布して、後工程で隣接するトランジスタ
が共有するソース拡散層を形成する為にポリシリコン層
１１に拡散用窓を形成する部分、即ち、窒化珪素膜１２
が除去された部分を覆うようにレジストマスク１４を残
す。続いて、図２（ｄ）に示すように、レジストマスク
１４と窒化珪素膜１２ａ，１２ｂをマスクとしてドレイ
ン領域が形成される部分のポリシリコン層１１を除去
し、浮遊ゲートとなる部分と浮遊ゲート間のポリシリコ
ン層１１ａを残す。その後、レジストマスク１４は除去
される。続いて、図２（ｅ）に示すように、ＬＰＣＶＤ
法（温度条件：８００℃，反応ガス：ＳｉＨ₄ ／Ｎ
₂ Ｏ）によって全面にＨＴＯ膜（High-Temperature Oxi
de)１５を堆積させる。

【００２３】次に、図３（ａ）に進み、ＲＩＥ法により
ＨＴＯ膜１５を異方性エッチングして、ポリシリコン層
１１ａの側面に側壁スペーサー１５ａを形成する。側壁
スペーサー１５ａはドレイン側に形成される。続いて、
側壁スペーサー１５ａと窒化珪素膜１２ａ，１２ｂとポ
リシリコン層１１ａをマスクとし、ｎ型不純物である砒
素（Ａｓ）を半導体基板１にイオン注入する。このイオ
ン注入条件は、加速エネルギーが約４０ＫｅＶでドーズ
量を４Ｅ１５atoms/cm² とする。続いて、図３（ｂ）に
進み、窒化珪素膜１２ａ，１２ｂをマスクとしてポリシ
リコン層１１ａの露出部をエッチングして浮遊ゲートと
なるポリシリコン層１１ｂ，１１ｃを形成する。そし
て、窒化珪素膜１２ａ，１２ｂをマスクとしてｎ型不純
物である砒素（Ａｓ）を、約６０ＫｅＶの加速エネルギ
ーで、ドーズ量を８Ｅ１４atoms/cm² として半導体基板
１にイオン注入する。ソース領域とドレイン領域に砒素
（Ａｓ）がイオン注入される。

【００２４】続いて、図３（ｃ）に示すように、約８５
０℃の雰囲気中でキャリァガスとして水素ガス（Ｈ₂ ）
／酸素ガス（Ｏ₂ ）を用いてドレイン領域上に約１８０
０Åの厚さに、ソース領域の上に約１０００Åの厚さに
夫々酸化膜１７が形成される。この酸化膜の形成工程
で、先に形成されたイオン注入層はアニールされてソー
ス拡散層及びドレイン拡散層が形成される。同時に、ポ
リシリコン層１１ｂ，１１ｃの側壁には絶縁膜が形成さ
れる。続いて、図３（ｄ）に示すように、ポリシリコン
層１１ｂ，１１ｃ上の窒化珪素膜１２ａ，１２ｂを燐酸
等のエッチング液で除去して、夫々の厚さが８０Å程度
のＨＴＯ膜と窒化珪素膜（ＳｉＮ）とＨＴＯ膜が積層さ
れたＯＮＯ膜からなる層間絶縁膜１８を形成し、更に、
ＣＶＤ法によってポリシリコン層１９を堆積させて燐
（Ｐ）をイオン注入させて導電性が付与され、層間絶縁
膜１８で覆われた浮遊ゲートであるポリシリコン層１１
ｂ，１１ｃの上に制御ゲートが形成されるとともに、ポ
リシリコン層１９によるワード線が形成される。

【００２５】この実施例によれば、ポリシリコン層１１
による浮遊ゲートが形成される領域を窒化珪素膜１２
ａ，１２ｂでマスクする工程と、ポリシリコン層１１ａ
に共通ソース拡散層を形成する為の拡散用窓を開口する
領域を保護するフォトレジスト工程とによって、トラン
ジスタを自己整合法で形成することが可能であり、側壁
スペーサー１５ａを用いて非対称性のトランジスタを形
成している。又、ＬＤＤ（Lightly Doped Drain)構造の
トランジスタとする場合は、側壁スペーサー１５ａを形
成する前に、低不純物濃度のイオン注入工程を行い、続
いて、側壁スペーサー１５ａを形成した後に、高不純物
濃度のイオン注入工程を行うことにより自己整合的にト
ランジスタを形成することができる。この実施例では、
図１に示したトランジスタＴａ，Ｔｂの共通となるソー
ス拡散層１６ｓは、一回のイオン注入工程でその不純物
濃度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ており、ソース拡散層の不純物濃度は、ドレイン拡散層
の不純物濃度より低濃度とすることができる。又、共通
ソース拡散層の不純物濃度を薄くすることがでバンド・
バンド間トンネル電流を防ぐことができるとともに、側
壁スペーサーを形成することで、高不純物濃度のドレイ
ン拡散層がゲート領域より外側に形成され、チャネルシ
ョートが防止できる。

【００２６】尚、この実施例は、図４の等価回路に示さ
れるように、不揮発性メモリセルの両側に、選択用トラ
ンジスタＳＴａ，ＳＴｂに備える場合であっても適応で
きることを示すものであり、即ち、図４の等価回路は、
図１のトランジスタＴａ，Ｔｂに加え、選択用トランジ
スタＳＴａ，ＳＴｂを備え、ＳＧ１，ＳＧ２は選択線で
あり、ＷＬはワード線である。この不揮発性半導体記憶
装置の断面図が図５（ａ）に示され、その平面図が図５
（ｂ）に示されている。選択用トランジスタＳＴａ，Ｓ
Ｔｂを備える場合も、略同一製造工程で形成されること
が、図５（ａ），（ｂ）から明らかである。トランジス
タＴａ，Ｔｂの浮遊ゲートであるポリシリコン層１１
ｂ，１１ｃは、ワード線ＷＬ（１９）によって切り出さ
れるが、選択用トランジスタＳＴａ，ＳＴｂの選択線Ｓ
Ｇ１，ＳＧ２はレジストマスクによってポリシリコン層
１１ｃを覆って残すことにより形成される。選択用トラ
ンジスタＳＴａ，ＳＴｂのコンタクトＣ₁ ，Ｃ₂ はメモ
リアレーの周辺に形成され、導電性ポリシリコン層１９
の上に絶縁膜が形成され、ポリシリコン層１１ｓは、絶
縁膜に形成されたコンタクトＣ₁ ，Ｃ₂ を介してアルミ
ニウム配線に接続される。又、図５（ａ）の実施例で
は、ドレイン拡散層１６ｄに低不純物濃度拡散層１６
ｄ′が形成されている。

【００２７】（実施例２）以下、本発明に係る不揮発性
半導体記憶装置の製造方法の他の実施例について図６乃
至図８を参照して説明する。図６は不揮発性半導体記憶
装置の等価回路を示し、図７と図８はその製造工程を示
す断面図である。図６に於いて、浮遊ゲートＦａ〜Ｆｃ
を備えるトランジスタＴａ〜Ｔｃは、個々のトランジス
タが非対称性のトランジスタ構造であることを示し、ソ
ース領域をフィールド酸化膜で分離したものである。制
御ゲート電極Ｃａ〜Ｃｃは共通接続され、ワード線ＷＬ
を形成し、トランジスタＴｂ，Ｔｃの夫々のドレイン電
極は共通であり、ソースはソース線を形成し、ドレイン
Ｄは夫々ドレイン線を形成している。

【００２８】続いて、図７と図８に基づいて、その製造
工程について説明する。先ず、図７（ａ）に示すよう
に、半導体基板１にＬＯＣＯＳプロセスによってソース
領域を分離するフィールド酸化膜９を離間して形成し、
このフィールド酸化膜９間の半導体基板１面に約１００
Å程度のゲート酸化膜を形成する。その後、実施例１と
同様に、ポリシリコン層１１をＬＰＣＶＤ法によって約
１５００Åの厚さに堆積して燐をイオン注入し、更に、
窒化珪素膜１２をＬＰＣＶＤ法で約６００Åの厚さに堆
積する。続いて、レジスト膜１３を塗布する。次に、図
７（ｂ）に示すように、レジスト膜１３のフォトリソグ
ラフィ工程を経て、将来トランジスタの浮遊ゲートとな
る領域毎にレジストマスク１３ａ〜１３ｃを残し、露出
する窒化珪素膜１２を除去して窒化珪素膜１２ａ〜１２
ｃを形成する。その後、レジスト膜１３ａ〜１３ｃを除
去する。

【００２９】続いて、図７（ｃ）に示すように、レジス
ト膜を全面に塗布し、後工程でフィールド酸化膜９によ
って分離されたソース拡散層を形成する為の拡散用窓を
形成する部分、即ち、窒化珪素膜１２が除去された部分
を覆うようにレジストマスク１４ａ，１４ｂを残す。続
いて、図７（ｄ）に示すように、レジストマスク１４
ａ，１４ｂと窒化珪素膜１２ａ〜１２ｃをマスクとして
ポリシリコン層１１を選択的に除去してドレイン領域を
形成する為の拡散用窓を形成する。浮遊ゲートとなる部
分とその隣接部（浮遊ゲート間）のポリシリコン層であ
るポリシリコン層１１ａ，１１ｂを残して、レジストマ
スク１４ａ，１４ｂを除去する。続いて、図８（ａ）に
示すように、ＬＰＣＶＤ法によって全面にＨＴＯ膜１５
を堆積させる。

【００３０】続いて、図８（ｂ）に進み、ＲＩＥ法によ
ってＨＴＯ膜１５を異方性エッチングして、ポリシリコ
ン層１１ａ，１１ｂの側面に側壁スペーサー１５ａを形
成する。このようにしてドレイン領域となる側に側壁ス
ペーサー１５ａが形成される。続いて、側壁スペーサー
１５ａと窒化珪素膜１２ａ〜１２ｃとポリシリコン層１
１ａをマスクとし、ドレイン領域となる領域にｎ型不純
物である砒素（Ａｓ）をイオン注入する。続いて、図８
（ｃ）に示すように、窒化珪素膜１２ａ〜１２ｃをマス
クとしてポリシリコン層１１ａ，１１ｂの露出部を選択
的にエッチングして浮遊ゲートとなるポリシリコン層１
１ｃ〜１１ｅが形成される。続いて、窒化珪素膜１２ａ
〜１２ｃをマスクとしてｎ型不純物である砒素（Ａｓ）
を半導体基板１にイオン注入する。ソース領域の不純物
濃度に対してドレイン領域の不純物濃度は高濃度に注入
される。

【００３１】続いて、図８（ｄ）に示すように、ドレイ
ン領域上に約１８００Åの厚さに、ソース領域の上に約
１０００Åの厚さに夫々酸化膜１７が形成される。この
酸化膜の形成工程で、イオン注入層はアニールされてソ
ース拡散層１６ｓ及びドレイン拡散層１６ｄが形成され
る。同時に、この酸化工程でポリシリコン層１１ｃ〜１
１ｅの側壁に絶縁膜が形成される。続いて、図８（ｅ）
に示すように、ポリシリコン層１１ｃ〜１１ｅ上の窒化
珪素膜１２ａ〜１２ｃを除去して、ＯＮＯ膜からなる層
間絶縁膜１８を形成し、更に、ＣＶＤ法によってポリシ
リコン層１９を堆積させて燐（Ｐ）をイオン注入して導
電性が付与され、制御ゲートが形成される。

【００３２】この実施例では、予めフィールド酸化膜９
を形成して、浮遊ゲートが形成される領域を窒化珪素膜
１２ａ〜１２ｃでマスクする工程と、レジスト膜でソー
ス拡散層が形成される領域を覆ってポリシリコン層１１
を保護する工程を行うことによって、自己整合法にトラ
ンジスタを形成できるとともにソース拡散層がフィール
ド酸化膜９で分離した構造を有する不揮発性半導体記憶
装置を形成できる。又、図６に示したトランジスタＴａ
〜Ｔｃの共通となるソース拡散層１６ｓには、先に説明
したものと同様に一回のイオン注入工程でその不純物濃
度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ている。従って、ソース拡散層の不純物濃度は、ドレイ
ン拡散層の不純物濃度より低濃度とすることができる。
従って、実施例１及び２と同様に、共通ソース拡散層の
不純物濃度を薄くすることがでバンド・バンド間トンネ
ル電流を防ぐことができるとともに、側壁スペーサーを
形成することで、高不純物濃度のドレイン拡散層がゲー
ト領域より外側に形成され、チャネルショートが防止で
きる。又、ソース拡散層１６ｓがフィールド酸化膜（素
子分離領域）９によって分離された構造であるので書き
込み及び消去がＦ−Ｎトンネル電流によってなし得る不
揮発性半導体記憶装置が形成できる。

【００３３】（実施例３）以下、本発明に係る不揮発性
半導体記憶装置の製造方法の他の実施例について図９と
図１０を参照して説明する。図９は不揮発性半導体記憶
装置の等価回路を示し、図１０はその製造工程を示す断
面図である。図９は不揮発性半導体記憶装置の等価回路
図であり、浮遊ゲートＦａ，Ｆｂを備えるトランジスタ
Ｔａ，Ｔｂは、個々のトランジスタが非対称性のトラン
ジスタ構造であり、ソース領域をフィールド酸化膜で分
離したものである。制御ゲート電極Ｃａ，Ｃｂは共通接
続され、ワード線ＷＬを形成し、トランジスタＴａ，Ｔ
ｂの夫々のソース電極は共通であり、ソースＳはソース
線を形成し、ドレインＤは夫々ドレイン線を形成してい
る。

【００３４】次に、図９と図１０に基づいて、その製造
工程について説明する。先ず、図１（ａ）乃至（ｄ）の
製造工程を行った後、図１０（ａ）に示すように、ポリ
シリコン層１１ａ及び窒化珪素膜１２ａ，１２ｂをマス
クとしてドレイン領域とある部分に砒素をイオン注入す
る。続いて、図１０（ｂ）に示すように、窒化珪素膜１
２ａ，１２ｂをマスクとしてポリシリコン層１１ａをエ
ッチングしてソース領域を形成する拡散用窓を形成し
て、ＨＴＯ膜を全面に堆積した後、ＲＩＥ法によってＨ
ＴＯ膜を異方性エッチングしてポリシリコン層１１ｂ，
１１ｃの両側に側壁スペーサー１５ａを形成して、更
に、窒化珪素膜１２ａ，１２ｂと側壁スペーサー１５ａ
をマスクとしてドレイン領域とソース領域に砒素をイオ
ン注入する。

【００３５】続いて、図１０（ｃ）に示すように、ドレ
イン領域上に約１８００Åの厚さに、ソース領域の上に
約１０００Åの厚さに夫々酸化膜１７を形成する。同時
に、イオン注入層はアニールされてドレイン拡散層１６
ｄと低不純物濃度１６ｄ′及びソース拡散層１６ｓが形
成される。続いて、図１０（ｄ）に示すように、ポリシ
リコン層１１ｂ，１１ｃ上の窒化珪素膜１２ａ，１２ｂ
を除去して、ＯＮＯ膜からなる層間絶縁膜１８を形成
し、更に、ＣＶＤ法によってポリシリコン層１９を堆積
させて燐（Ｐ）をイオン注入して導電性が付与され、制
御ゲートが形成される。

【００３６】この実施例では、ＬＤＤ構造のトランジス
タが形成されており、ポリシリコン層による浮遊ゲート
が形成される領域に、窒化珪素膜１２ａ，１２ｂでマス
クする工程と窒化珪素膜１２ａ，１２ｂ間をレジストマ
スクで覆う工程で、ポリシリコン層１１ａを形成した後
に、低不純物濃度のイオン注入を行った後に、窒化珪素
膜１２ａ，１２ｂ間のポリシリコン層１１ａを除去し
て、ポリシリコン層１１ｂ，１１ｃの両側に側壁スペー
サー１５ａを形成して、砒素をイオン注入してソース拡
散層とドレイン拡散層の不純物濃度を異ならせており、
自己整合法により非対称性のトランジスタを形成するこ
とが可能である。又、図１０に示したトランジスタＴａ
〜Ｔｃの共通となるソース拡散層１６ｓには、先に説明
したものと同様に一回のイオン注入工程でその不純物濃
度が設定されているのに対し、ドレイン拡散層１６ｄ
は、二回のイオン注入工程でその不純物濃度が設定され
ている。従って、ソース拡散層の不純物濃度は、ドレイ
ン拡散層の不純物濃度より低濃度とすることができる。
従って、共通ソース拡散層の不純物濃度を薄くすること
ができるのでバンド・バンド間トンネル電流を防ぐこと
ができるとともに、側壁スペーサーを形成することで、
高不純物濃度のドレイン拡散層がゲート領域より外側に
形成され、チャネルショートが防止できる。

【００３７】（実施例４）図１１及び図１２は、本発明
の半導体記不揮発性記憶装置の製造方法の他の実施例を
示している。図１１は、実施例の等価回路を示してお
り、浮遊ゲートＦａ，Ｆｃを備えるトランジスタＴａ，
Ｔｃと選択トランジスタＴｂとを示し、トランジスタＴ
ａ，Ｔｃの制御ゲートＣａ，Ｃｃを共通としてワード線
ＷＬに接続され、選択トランジスタＴｂは、トランジス
タＴａ，Ｔｃのソース電極Ｓ₁ ，Ｓ₂ と共通接続されて
いる。選択トランジスタＴｂの制御ゲートＣｂは、アル
ミニウム配線と接続される。

【００３８】次に、図１２に基づいてその製造工程につ
いて説明する。実施例１に示したように、半導体基板１
にゲート酸化膜１０とポリシリコン層１１と窒化珪素膜
１２を順次堆積して、レジスト膜を塗布する。その後、
トランジスタＴａ〜Ｔｃのゲート領域に対応する部分の
窒化珪素膜を残すようにレジスト膜をパターニングして
レジストマスク１２ａ〜１２ｃを形成する。続いて、窒
化珪素膜をエッチングして窒化珪素膜１２ａ〜１２ｃを
形成する。その後、図１２（ａ）に示すように、窒化珪
素膜１２ａ〜１２ｃの間に露出するポリシリコン層１１
ａをレジストマスク１４で覆い、レジストマスク１４と
窒化珪素膜１２ａ，１２ｃをマスクとしてポリシリコン
層１１ａを選択的にエッチングしてレジストマスク１４
を除去する。続いて、図１２（ｂ）に示すように、窒化
珪素膜１２ａ〜１２ｃとポリシリコン層１１ａをマスク
として砒素をイオン注入する。図１２（ｃ）に示すよう
に、ＨＴＯ膜を全面に堆積した後に、ＲＩＥ法によって
ＨＴＯ膜を異方性エッチングして、側壁スペーサー１５
ａを形成し、窒化珪素膜１２ａ〜１２ｃと側壁スペーサ
ー１５ａをマスクとして、ポリシリコン層１１ａを選択
的に除去する。その後、窒化珪素膜１２ａ〜１２ｃと側
壁スペーサー１５ａをマスクとして砒素をイオン注入す
る。

【００３９】その後、図１２（ｄ）に示すように、イオ
ン注入された領域に酸化膜１７を形成するとともに、イ
オン注入領域はアニールされてソース拡散層１６ｓ及び
ドレイン拡散層１６ｄ及び低濃度拡散層１６ｄ′が形成
される。ポリシリコン層１１ｂ，１１ｃ，１１ｄの側壁
には、この酸化工程で酸化膜が形成される。続いて、窒
化珪素膜１２ａ〜１２ｃが除去され、ＯＮＯ膜等による
層間絶縁膜１８と制御ゲートを兼ねるポリシリコン層
（ワード線）１９が形成される。ワード線）１９の切り
出しは、その上に形成された絶縁膜をマスクとしてなさ
れる。同じ工程でトランジスタＴａ，Ｔｃの浮遊ゲート
が切り出される。選択用トランジスタＴｂの選択線は、
図５（ａ）に示したように、ポリシリコン層１１ｂをレ
ジスクマスクで覆うことによって残され、形成される。
このトランジスタの拡散層とメタル配線とのコンタクト
は、メモリアレイの周辺に配置される。また、選択用ト
ランジスタＴｂの制御ゲートとメタル配線層とのコンタ
クトは、層間絶縁膜１８に開口部を形成し、制御ゲート
であるポリシリコン層１１ｂとその上方に形成されるア
ルミニウム配線とを電気的に接続されることにより得ら
れる。因に、図１１に示した等価回路の不揮発性半導体
記憶装置の動作モードは、以下の表に示すようになされ
る。

【００４０】

【表１】

【００４１】（実施例５）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１３を参
照して説明する。この実施例は、図１に示した等価回路
の他の実施例である。図２（ａ）〜（ｄ）の工程を行っ
た後、図１３（ａ）に示すように、後工程でドレイン領
域となる部分に砒素がイオン注入される。続いて、図１
３（ｂ）に示すように、酸化工程でイオン注入された領
域に酸化膜１７が形成されるとともに、イオン注入層が
アニールされてドレイン拡散層１６ｄが形成される。同
時に、ポリシリコン層１１ａの側壁に側壁酸化膜１１ｓ
が形成される。又、露出するポリシリコン１１ａの表面
にも酸化膜１１′が形成される。このドレイン拡散層の
イオン注入条件は、砒素（Ａｓ）加速エネルギーを約４
０ＫｅＶとし、ドーズ量を４Ｅ１５atoms/cm² とする。

【００４２】続いて、図１３（ｃ）に示すように、レジ
スト膜を塗布してレジストマスク２１を形成して酸化膜
１１′を除去した後、レジストマスク２１を除去する。
続いて、図１３（ｄ）に示すように、窒化珪素膜１２
ａ，１２ｂをマスクとしてポリシリコン層１１ａをエッ
チングしてソース拡散層を形成する為の拡散用窓を形成
する。続いて、図１３（ｅ）に示すように、浮遊ゲート
となるポリシリコン層１１ｂ，１１ｃが形成された後、
窒化珪素膜１２ａ，１２ｂをマスクとして砒素をイオン
注入した後、酸化膜１７′を形成するとともに、イオン
注入層はアニールされてソース拡散層１６ｓが形成され
る。このイオン注入工程の条件は、一例として加速エネ
ルギーを約６０ＫｅＶとし、ドーズ量を８Ｅ１４atoms/
cm² とする。続いて、図１３（ｆ）に示すように、窒化
珪素膜１２ａ，１２ｂを除去した後に、ＯＮＯ膜である
層間絶縁層１８を形成して制御ゲートとなるポリシリコ
ン層１９が形成される。

【００４３】尚、この構造に於いても、酸化工程を繰り
返すことによって、ポリシリコン層１１ａの側壁に厚い
側壁酸化膜１１ｓを形成することができる。この厚い側
壁酸化膜１１ｓを用いることにより、予め、低濃度の不
純物拡散層を形成した後に、高不純物濃度のイオン注入
工程を行うことによって、低濃度拡散層を備えるドレイ
ン拡散層を形成することが可能である。この実施例にお
いても非対称構造のトランジスタを容易に形成すること
ができる。

【００４４】（実施例６）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１４を参
照して説明する。図１４（ａ）に示すよう、半導体基板
１に互いに離間した位置、即ち、ソース拡散層が形成さ
れる領域に、不純物がドープされたポリシリコン層２２
が画定され、酸化工程を経てゲート酸化膜１０が形成さ
れる。ポリシリコン層２２上には厚い酸化膜が形成され
る。更に、後工程で浮遊ゲートとなるポリシリコン層が
全面に形成された後、ドレイン領域が形成される領域の
ポリシリコン層２３が除去され、ポリシリコン層２３を
マスクとして砒素がイオン注入される。続いて、図１４
（ｂ）に示すように、ポリシリコン層２３の側壁に側壁
スペーサー２３ａが形成され、スペーサー２３ａとポリ
シリコン層２３によってマスクされた領域以外の部分、
即ち、ドレイン領域に砒素がイオン注入される。続い
て、図１４（ｃ）に示すように、酸化工程を経て酸化膜
１７が形成されるとともに、ドレイン拡散層１６ｄと低
濃度拡散層１６ｄ′が形成される。続いて、図１４
（ｄ）に示すように、ＯＮＯ膜による層間絶縁膜１８が
形成され、制御ゲートとなるポリシリコン層１９が積層
される。無論、ソース及びドレイン拡散層の不純物濃度
は、先の実施例と同様な不純物濃度とする。

【００４５】（実施例７）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１５を参
照して説明する。図１５（ａ）に示すよう、半導体基板
１にＬＯＣＯＳプロセスによってフィールド酸化膜２４
が形成された後、フィールド酸化膜２４の両側に隣接す
るトランジスタのソース領域が形成されるように、フィ
ールド酸化膜２４を覆うように、不純物がドープされた
ポリシリコン層２２が形成される。半導体基板１の表面
には、酸化工程を経てゲート酸化膜１０が形成されると
ともに、ポリシリコン層２２上にも厚い酸化膜が形成さ
れる。更に、後工程で浮遊ゲートとなるポリシリコン層
が全面に形成された後、ドレイン領域が形成される領域
のポリシリコン層が除去され、ポリシリコン層２３が形
成され、このポリシリコン層２３をマスクとして砒素が
低濃度にイオン注入される。続いて、図１５（ｂ）に示
すように、ポリシリコン層２３の側壁に側壁スペーサー
２３ａが形成され、スペーサー２３ａとポリシリコン層
２３をマスクとしてドレイン領域となる領域に砒素を高
濃度にイオン注入する。続いて、図１５（ｃ）に示すよ
うに、酸化工程を経て酸化膜１７が形成されるととも
に、ドレイン拡散層１６ｄと低濃度拡散層１６ｄ′が形
成される。更に、図１５（ｄ）に示すように、ＯＮＯ膜
による層間絶縁膜１８が形成された後に、制御ゲートと
なるポリシリコン層１９が積層される。

【００４６】（実施例８）次に、本発明の不揮発性半導
体記憶装置の製造方法の他の実施例について図１６を参
照して説明する。この実施例は、実施例７をより改良し
た実施例であり、平坦化が良好なものである。図１６
（ａ）に示すよう、半導体基板１にＬＯＣＯＳプロセス
によってフィールド酸化膜２４が形成された後、隣接す
るトランジスタのソース領域を、フィールド酸化膜２４
を覆うように、不純物がドープされたポリシリコン層が
形成され、フィールド酸化膜２４の頂部のポリシリコン
層を除去してポリシリコン層２２ａ，２２ｂを形成す
る。半導体基板１の表面には、酸化工程を経てゲート酸
化膜１０が形成されるとともに、ポリシリコン層２２上
に形成された厚い酸化膜が形成される。図１６（ｂ）に
示すように、フィールド酸化膜２４の頂部の厚い酸化膜
を除去してゲート酸化膜１０ａ，１０ｂが形成され、後
工程で浮遊ゲートとなるポリシリコン層が全面に形成さ
れた後、ドレイン領域が形成される領域とフィールド酸
化膜２４の頂部のポリシリコン層が除去され、ポリシリ
コン層２３′が形成される。ポリシリコン層２３′をマ
スクとして砒素が半導体基板１にイオン注入される。続
いて、ポリシリコン層２３の側壁に側壁スペーサー２３
ａが形成され、側壁スペーサー２３ａとポリシリコン層
２３′によってマスクしてドレイン領域となる領域に砒
素がイオン注入される。続いて、図１６（ｃ）に示すよ
うに、酸化工程を経て酸化膜１７が形成されるとともに
ドレイン拡散層１６ｄと低濃度拡散層１６ｄ′が形成さ
れる。更に、図１６（ｄ）に示すように、ＯＮＯ膜によ
る層間絶縁膜１８が形成された後に、制御ゲートとなる
ポリシリコン層１９が積層される。

【００４７】図１４乃至図１６の不揮発性半導体記憶装
置は、ソース拡散層を形成する際に、不純物がドープさ
れたポリシリコン層、即ち、固相拡散源を用いてソース
拡散層を形成し、ドレイン拡散層はイオン注入工程で形
成されている。従って、ソース及びドレイン拡散層を最
適な不純物濃度とすることが可能であり、ソース拡散層
の不純物濃度に対してドレイン拡散層の不純物濃度を高
濃度とすることは容易である。又、スペーサーを形成す
ることによってＬＤＤ構造とすることも可能である。

【００４８】尚、本発明の実施例で示した製造条件或い
は厚さ等寸法等は、本発明が適応する実施例によって異
なった値を取り得ることは明らかであり、上記実施例に
限定するものではない。更に、ドレイン領域を非対称な
構造とする実施例が示されているがソース側を非対称の
構造とすることも可能であり、無論、実施例１等の製造
工程に於いて、スペーサーを形成する工程の前で、低濃
度の拡散層を形成することによってＬＤＤ構造のトラン
ジスタを形成し得るこは明らかであり、ＤＤＤ構造に応
用できることは無論である。又、浮遊ゲート或いは制御
ゲートを形成する導電層としてポリシリコン層に限定す
ることなく、シリサイド層等の他の導電層を用いてもよ
いことは明らかである。

【００４９】

【発明の効果】上述のように、本発明の不揮発性半導体
記憶装置の製造方法は、隣接する不揮発性半導体記憶素
子間で、互いに共通する拡散層を有する場合、浮遊ゲー
トとなる導電層でその拡散領域を覆った状態で、一回目
の拡散層を形成し、続いて、スペーサーを形成して導電
層に拡散用窓を開口して次の拡散工程を行うことによっ
て、最初の拡散層には二回イオン注入がなされるので、
それぞれの拡散層の濃度を異ならせることが可能であ
り、これらの製造工程をセルフアライメント法で形成し
得るとともに、ミスアライメントが発生する要素が低減
できるので、トランジスタの微細化に極めて効果的であ
る。又、一対のトランジスタの夫々のドレイン拡散層側
にスペーサーが形成されるので非対称性の不揮発性半導
体記憶素子をセルフアライン法で容易に形成し得る利点
がある。又、側壁スペーサーを用いてドレイン拡散層が
形成されており、チャネルショートが発生し難い利点が
ある。

【００５０】又、本発明の不揮発性半導体記憶装置の製
造方法では、予めフィールド酸化膜を形成して、浮遊ゲ
ートとなる導電層がフィールド酸化膜上に延在するよう
に形成することで、容易にソースを分離したトランジス
タを形成することができるので、あらゆる等価回路に対
応できる不揮発性半導体記憶装置を形成することができ
る。この製造方法においても、それぞれの拡散層の濃度
を異ならせることが可能であり、セルフアライ法で容易
に形成し得る利点がある。又、本発明の不揮発性半導体
記憶装置の製造方法は、ソースとドレインの拡散濃度を
制御できるとともに、熱酸化工程を経て、側壁酸化膜
（スペーサー）を形成してドレイン拡散層のゲート端か
らドレイン拡散層間までの距離を調整することができる
ので、非対称なトランジスタが形成できるとともに、チ
ャネルショートが発生し難い利点がある。

【００５１】又、本発明の不揮発性半導体記憶装置の製
造方法は、予め固相拡散源を半導体基板に形成して浮遊
ゲートとなる導電層を形成してイオン注入して、その導
電層の側壁にスペーサーを形成した後に、二回イオン注
入がなされるので、スペーサーで覆われた領域が低濃度
となり、ソース拡散層は固相拡散源から拡散れるので、
それぞれの拡散層の濃度を異ならせることが可能であ
り、セルフアライメント法によって形成し得るととも
に、チャネルショートが発生し難い利点がある。又、フ
ィールド酸化膜を用いることでソース拡散層が分離した
隣接するトランジスタが形成できるので、あらむる等価
回路に対応できる利点がある。又、フィールド酸化膜の
頂部に形成される導電層や絶縁層が除去されるので、平
坦化に極めて効果的である。

【００５２】〔付記的事項〕本発明を包含する他の構成
要件の態様について記述する。 不揮発性半導体記憶装置の製造方法に於いて、半導体
基板面にゲート酸化膜を形成する工程と、前記ゲート酸
化膜上に導電層を形成する工程と、前記導電層上に保護
膜を離間して配置する工程と、前記保護膜間に露出する
前記導電層の少なくとも一つをレジストで覆うマスクを
形成する工程と、前記保護膜と前記レジストをマストと
して露出する前記導電層を除去する工程と、前記保護膜
と前記導電層をマスクとして不純物を前記半導体基板に
ドープする第１のイオン注入工程と、前記導電層の側面
にスペーサーを形成する工程と、前記保護膜と前記スペ
ーサーをマスクとして不純物を前記半導体基板にドープ
する第２のイオン注入工程と、を有することを特徴とす
る不揮発性半導体記憶装置の製造方法。

【００５３】不揮発性半導体記憶装置の製造方法に於
いて、半導体基板面にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上に導電層を形成する工程と、前記導
電層上に保護膜を離間して配置する工程と、前記保護膜
間に露出する前記導電層の少なくとも一つをレジストで
覆うマスクを形成する工程と、前記保護膜と前記レジス
トをマストとして露出する前記導電層を除去する工程
と、前記導電層の側面にスペーサーを形成する工程と、
前記保護膜と前記導電層及びスペーサーをマスクとして
不純物を前記半導体基板にドープする第１のイオン注入
工程と、前記保護膜をマスクとして導電層を除去する工
程と、前記保護膜と前記スペーサーをマスクとして不純
物を前記半導体基板にドープする第２のイオン注入工程
と、を有することを特徴とする不揮発性半導体記憶装置
の製造方法。

【図面の簡単な説明】

【図１】本発明の一実施例に係る半導体不揮発性記憶装
置の等価回路図である。

【図２】図１の半導体不揮発性記憶装置の製造工程を示
す断面図である。

【図３】図２に続く製造工程を示す断面図である。

【図４】選択用トランジスタを含む半導体不揮発性記憶
装置の等価回路図である。

【図５】（ａ）は図４の半導体不揮発性記憶装置の断面
図、（ｂ）は選択用トランジスタを含む半導体不揮発性
記憶装置の平面図である。

【図６】本発明の他の実施例を示す半導体不揮発性記憶
装置の等価回路図である。

【図７】図６の実施例の製造工程を示す断面図である。

【図８】図７の製造工程に続く断面図である。

【図９】本発明の他の実施例を示す半導体不揮発性記憶
装置の等価回路図である。

【図１０】図９に半導体不揮発性記憶装置の製造工程を
示す断面図である。

【図１１】本発明の他の実施例に係る半導体不揮発性記
憶装置の等価回路図である。

【図１２】図１１の半導体不揮発性記憶装置の製造工程
を示す断面図である。

【図１３】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。

【図１４】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。

【図１５】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。

【図１６】本発明に係る半導体不揮発性記憶装置の製造
工程の他の実施例を示す断面図である。

【図１７】従来の半導体不揮発性記憶装置の製造工程の
一例を示す断面図である。

【図１８】従来の半導体不揮発性記憶装置の製造工程の
一例を示す断面図である。

【符号の説明】

１ 半導体基板 １０ ゲート酸化膜 １２，１２ａ，１２ｂ 窒化珪素膜 １３ レジスト膜 １３ａ，１３ｂ，１４ レジストマスク １５ ＨＴＯ膜 １５ａ 側壁スペーサー １６ｄ ドレイン拡散層 １６ｓ ソース拡散層 １６ｄ′ 低不純濃度拡散層 １７ 酸化膜 １８ 層間絶縁膜 １９ ポリシリコン層 ２２ 固相拡散源

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板に形成されたゲート酸化膜上に、その両端の
   表面が保護膜で覆われている導電層を形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
   導体基板にドープする工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
   する工程と、 少なくとも前記保護膜をマスクとして用い不純物を前記
   半導体基板にドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
2. 【請求項２】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に形成され、その両端の表面が保護
   膜で覆われている導電層を形成する工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記導電層と前記保護膜及びスペーサーをマスクとして
   不純物を前記半導体基板にドープする第１のイオン注入
   工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
   する工程と、 前記保護膜と前記スペーサーをマスクとして前記半導体
   基板に不純物をドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
3. 【請求項３】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にゲート酸化膜を形成する工程と、 前記ゲート酸化膜上に形成され、その両端の表面が保護
   膜で覆われている導電層を形成する工程と、 前記導電層と前記保護膜をマスクとして前記半導体基板
   に不純物をドープする第１のイオン注入工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
   する工程と、 前記保護膜と前記スペーサーをマスクとして不純物を前
   記半導体基板にドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
4. 【請求項４】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にフィールド酸化膜を離間して形成した後、
   前記フィールド酸化膜間の前記半導体基板面にゲート酸
   化膜を形成する工程と、 前記フィールド酸化膜上から両側に延在して前記ゲート
   酸化膜上に至り、その両端面に保護膜が形成されている
   導電層を形成する工程と、 少なくとも前記導電層と前記保護膜をマスクとして不純
   物を前記半導体基板にドープする工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
   ィールド酸化膜が露出した拡散用窓を形成する工程と、 少なくとも前記保護膜と前記フィールド酸化膜をマスク
   として不純物を前記半導体基板にドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
5. 【請求項５】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にフィールド酸化膜を離間して形成する工程
   と、 前記フィールド酸化膜間の前記半導体基板面にゲート酸
   化膜を形成する工程と、 前記フィールド酸化膜上から両側に延在して前記ゲート
   酸化膜上に至り、その両端面に保護膜が形成されている
   導電層を形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
   導体基板にドープする第１のイオン注入工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
   ィールド酸化膜が露出した拡散用窓を形成する工程と、 前記保護膜と前記スペーサー及び前記フィールド酸化膜
   をマスクとして不純物を前記半導体基板にドープする第
   ２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
6. 【請求項６】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にフィールド酸化膜を離間して形成する工程
   と、 前記フィールド酸化膜間の前記半導体基板面にゲート酸
   化膜を形成する工程と、 前記フィールド酸化膜上から両側に延在し、前記ゲート
   酸化膜上に至り、その両端面に保護膜が形成されている
   導電層を形成する工程と、 前記導電層の側面にスペーサーを形成する工程と、 前記導電層と前記保護膜及びスペーサーをマスクとして
   不純物を前記半導体基板にドープする第１のイオン注入
   工程と、 前記保護膜をマスクとして前記導電層を除去して前記フ
   ィールド酸化膜が露出した拡散用窓を形成する工程と、 前記保護膜と前記スペーサー及び前記フィールド酸化膜
   をマスクとして不純物を前記半導体基板にドープする第
   ２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
7. 【請求項７】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にゲート酸化膜を形成する工程と、 その両端面が保護膜で覆われた導電層を前記ゲート酸化
   膜上に形成する工程と、 前記導電層と前記保護膜をマスクとして不純物を前記半
   導体基板にドープする第１のイオン注入工程と、 前記導電層の側壁に側壁酸化膜を形成する酸化工程と、 前記保護膜をマスクとして前記導電層に拡散用窓を形成
   する工程と、 前記保護膜と前記側壁酸化膜をマスクとして不純物を前
   記半導体基板にドープする第２のイオン注入工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
8. 【請求項８】 不揮発性半導体記憶装置の製造方法に於
   いて、 不純物がドープされた固相拡散源を所定の間隔に配置す
   る工程と、 前記固相拡散源が形成された半導体基板にゲート酸化膜
   を形成するとともに前記固相拡散源を酸化膜で覆う工程
   と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
   化膜上に延在し、その両端部を浮遊ゲートとする導電層
   を形成する工程と、 前記導電層をマスクとして不純物を前記半導体基板にド
   ープする第１のイオン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
   ペーサーをマスクとして不純物を前記半導体基板にドー
   プする第２のイオン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
   酸化膜を形成しつつ拡散層を形成するとともに、前記固
   相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
9. 【請求項９】 不揮発性半導体記憶装置の製造方法に於
   いて、 半導体基板にフィールド酸化膜を離間して形成する工程
   と、 前記フィールド酸化膜から前記半導体基板上に延在する
   不純物がドープされた固相拡散源を形成する工程と、 前記固相拡散源の露出面を酸化するとともに前記半導体
   基板にゲート酸化膜を形成する工程と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
   化膜上に延在し、その両端部を浮遊ゲートとする導電層
   を形成する工程と、 前記導電層をマスクとして不純物をドープする第１のイ
   オン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
   ペーサーをマスクとして不純物をドープする第２のイオ
   ン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
   酸化膜を形成しつつ拡散層を形成するとともに、前記固
   相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
   造方法。
10. 【請求項１０】 不揮発性半導体記憶装置の製造方法に
    於いて、 半導体基板にフィールド酸化膜を離間して形成する工程
    と、 前記フィールド酸化膜から前記半導体基板上に延在する
    不純物がドープされた固相拡散源を形成した後、前記フ
    ィールド酸化膜の頂部の前記固相拡散源を除去する工程
    と、 前記固相拡散源の露呈面を酸化するとともに前記半導体
    基板にゲート酸化膜を形成する工程と、 前記酸化膜で覆われた前記固相拡散源から前記ゲート酸
    化膜に延在する導電層であって、前記フィールド酸化膜
    の頂部の前記導電層が除去され、前記ゲート酸化膜に延
    在する導電層の夫々の両端部を浮遊ゲートとする導電層
    を形成する工程と、 前記導電層をマスクとして不純物をドープする第１のイ
    オン注入工程と、 前記導電層にスペーサーを形成し、前記導電層と前記ス
    ペーサーをマスクとして不純物をドープする第２のイオ
    ン注入工程と、 前記第１と第２のイオン注入工程でドープされた領域に
    酸化膜を形成しつつ拡散層を形成するとともに、前記固
    相拡散源から半導体基板に不純物をドープする工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
    造方法。