JP2970984B2 - 不揮発性半導体メモリの製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性半導体メモリ
の製造方法に関し、より詳細には、電気的に書き込み消
去が可能な、２層ポリシリコンゲート構造の不揮発性半
導体メモリの製造方法に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】従来よ
り、製造工程に起因する絶縁性劣化により生じる半導体
装置の信頼性の低下を改善するために、種々の不揮発性
半導体メモリの製造方法が提案されている。例えば、フ
ローティングゲート上に、フローティングゲートを被覆
するようにコントロールゲートが配設される２層ポリシ
リコンゲート構造の不揮発性半導体メモリの製造方法を
図面に基づいて説明する。

【０００３】まず、図９（ａ）に示したように、シリコ
ン基板５１上に、ロコス酸化膜５２を形成することによ
り活性領域を規定したのち、シリコン基板５１上全面に
膜厚９０〜１１０Å程度のゲート酸化膜５３を形成す
る。そして、ＣＶＤ法により、膜厚７５０〜１５００Å
程度のポリシリコンを形成し、このポリシリコンにＮ⁺
不純物拡散を行う。次いで、Ｎ⁺ポリシリコン上に、熱
酸化により膜厚１００〜１５０Å程度のＳｉＯ₂ 膜５４
を形成した後、さらに、ＳｉＯ₂ 膜５４上に、ＣＶＤ法
により膜厚１５０〜２５０Å程度のＳｉＮ膜５５を形成
する。そして、レジスト５６をマスクとしたフォトエッ
チによりポリシリコンをパターニングし、活性領域を被
覆するように、フローティングゲート（ＦＧ）５７を形
成する。

【０００４】次いで、図９（ｂ）に示したように、ＦＧ
５７の側壁を９５０℃でＨＣｌ酸化することによって、
ＦＧ５７側壁にサイドウォールスペーサ５８を形成する
と共に、ＦＧ５７を含むシリコン基板５１上全面に、膜
厚５００〜８００Å程度のＳｉＯ₂ 膜５９を形成するこ
とによって、ＦＧ５７上にＳｉＯ₂ ／ＳｉＮ／ＳｉＯ ₂
（ＯＮＯ）膜による層間絶縁膜を形成する。

【０００５】その後、図９（ｃ）に示したように、ＦＧ
５７及びサイドウォールスペーサ５８を含むシリコン基
板５１上全面に、ＣＶＤ法により、膜厚７５０〜１５０
０Å程度のポリシリコンを形成し、このポリシリコンに
Ｎ⁺ 不純物拡散を行う。次いで、このポリシリコン、Ｏ
ＮＯによる層間絶縁膜及びＦＧ５７を、フォトリソグラ
フィ工程により連続的にエッチングすることにより、Ｆ
Ｇ５７を分離するとともに、コントロールゲート（Ｃ
Ｇ）６０を形成する。

【０００６】このように形成される不揮発性メモリにお
いては、ＦＧ５７に蓄えられた電荷を確実に保持するた
めに、ＦＧ５７側壁のサイドウォールスペーサ５８の膜
厚を厚くする必要があった。しかし、ＦＧ５７側壁を酸
化して、サイドウォールスペーサ５８の膜厚を厚くする
と、ＦＧ５７が跳ね上がり、ＦＧ５７端部にオーバーハ
ングＸ（図９（ｂ）中）が形成されて酸化形状が悪くな
る。そのため、後の工程であるＣＧ６０形成のためのポ
リシリコンのパターニング時に、ＦＧ５７のオーバーハ
ングＸ部に堆積されたポリシリコンを、確実に除去する
目的で等方性エッチングを行わなければならないが、等
方性エッチングを行うと、ＣＧ６０のパターニングにお
いて、ＣＧ６０の線幅にバラツキが生じ、メモリセル特
性が不安定になるという課題があった。さらに、ＦＧ５
７を分離するために行うＦＧ５７のエッチングの際にお
いても、図１０に示したように、ＦＧ５７のサイドウォ
ールスペーサ５８の一部がマスクとなって、ＣＧ６０を
構成するポリシリコン６０ａがエッチングされずに残っ
てしまい、ＣＧ６０と隣接するＣＧとのショートの原因
となるという課題があった。

【０００７】また、図１１（ｅ）に示したように、ゲー
ト電極６３と選択ゲート（ＳＧ）６９との間の耐圧を確
保するために、所望の膜厚の層間絶縁膜が形成された不
揮発性メモリの製造方法を示す。まず、図１１（ａ）に
示したように、シリコン基板６１上全面に、ゲート酸化
膜６２を形成したのち、ポリシリコン及びＨＴＯ膜(Hig
h Temperature CVD Silicon Dioxide Film) ６４による
絶縁膜を形成する。これらポリシリコン及びＨＴＯ膜６
４をフォトリソグラフィ工程によりレジスト６５をマス
クとしてパターニングして、ゲート電極６３を形成す
る。

【０００８】次いで、図１１（ｂ）に示したように、シ
リコン基板６１上に、後工程のＳｉＮエッチングのスト
ッパーとなるＨＴＯ膜６６を２５０Å程度形成した後、
このＨＴＯ膜６６及びゲート電極６３上にＳｉＮ膜６５
を４００Å程度形成する。そして、図１１（ｃ）に示し
たように、異方性エッチングでＳｉＮ膜６５をエッチバ
ックすることにより、ゲート電極６３の側壁部のみにＳ
ｉＮによるサイドウォールスペーサ６５ａを形成する。

【０００９】次に、図１１（ｄ）に示したように、ソー
ス／ドレイン領域を形成するために、レジスト６７及び
ゲート電極６３をマスクとして、所望の領域に砒素をイ
オン注入する。その後、図１１（ｅ）に示したように、
ＨＴＯ膜６６を１％ＨＦにより除去し、ゲート電極６３
を含むシリコン基板６１上全面に、９５０℃でのＨＣｌ
酸化により１２０〜２００Å程度の選択ゲート酸化膜６
８及び２０〜３０Å程度の側壁酸化膜６８ａを形成す
る。そして、ゲート電極６３を含むシリコン基板６１上
全面にポリシリコンを形成し、所望の形状にパターニン
グしてＳＧ６９を形成する。

【００１０】このように形成される不揮発性メモリにお
いては、シリコン基板６１上に形成されたＨＴＯ膜６６
を１％ＨＦにより除去する際、ＳｉＮによるサイドウォ
ールスペーサ６５ａ下のＨＴＯ膜６６も一緒に除去さ
れ、アンダーカット部が生じる。そして、その後に選択
ゲート酸化膜６８を形成しても、図１２に示したよう
に、アンダーカット部Ｙが埋め込まれない。従って、そ
れらの上にポリシリコンが堆積されてＳＧ６９が形成さ
れた場合に、ＳｉＮサイドウォールスペーサ６５ａ下に
おけるＦＧ−ＳＧ間の選択ゲート酸化膜６８が薄くなる
ため、アンダーカット部Ｙにポリシリコンが入り込み、
耐圧不良が起こるという問題があった。

【００１１】さらに、図１３（ｄ）に示したように、ゲ
ート電極７３とＳＧ７９との間及びシリコン基板７１と
ＳＧ７９との間にＯＮＯ膜が形成された不揮発性メモリ
の製造方法を示す。図１３（ａ）に示したように、ゲー
ト酸化膜７２が形成されたシリコン基板７１上に、ポリ
シリコンを堆積し、レジスト７４をマスクとしてパター
ニングによりゲート電極７３を形成する。

【００１２】次いで、図１３（ｂ）に示したように、ゲ
ート電極７３を含むシリコン基板７１上全面にＣＶＤ−
ＳｉＯ₂ 膜としてＨＴＯ膜７５を形成する。さらに、図
１３（ｃ）に示したように、ソース／ドレイン領域を形
成するために、レジスト７６及びゲート電極７３をマス
クとして、所望の領域に砒素をイオン注入する。

【００１３】その後、図１３（ｄ）に示したように、ゲ
ート電極７３を含むシリコン基板７１上全面にＳｉＮ膜
７７を形成し、さらに９５０℃のＨＣｌ酸化によりＳｉ
Ｏ₂膜７８を２０〜３０Å程度形成する。そして、これ
らを含むシリコン基板７１上にポリシリコンを堆積し、
所望の形状にパターニングしてＳＧ７９を形成する。こ
のように形成される不揮発性メモリにおいては、ゲート
電極７３とＳＧ７９との間の層間絶縁膜と、選択ゲート
酸化膜７５、７７、７８は同時に形成されることとなる
が、選択ゲートトランジスタの短チャネル効果を抑制
し、選択ゲート長を小さくするためには、選択ゲート酸
化膜７５、７７、７８（図１３（ｄ）中Ｂ）の実効膜厚
を１２０〜２００Åとする必要がある。一方、ゲート電
極７３とＳＧ７９との間の耐圧を確保するためには、ゲ
ート電極７３側壁のＯＮＯ膜（図１３（ｄ）中Ａ）は約
６００Å程度の実効膜厚が必要となる。しかし、ゲート
電極７３とＳＧ７９との間の層間絶縁膜と、選択ゲート
酸化膜７５、７７、７８とは、同一工程により形成され
るため、選択ゲート酸化膜の薄膜化と、ゲート電極７３
とＳＧ７９との間の層間絶縁膜の耐圧確保を同時に実現
することができないという課題があった。

【００１４】本発明は上記課題に鑑みなされたものであ
り、製造工程に起因する絶縁性劣化による半導体装置の
信頼性の低下を改善することができる不揮発性半導体メ
モリの製造方法を提供することを目的としている。

【００１５】

【課題を解決するための手段】本発明の不揮発性半導体
メモリの製造方法によれば、（ｉ）ロコス酸化膜及びゲ
ート酸化膜を有する半導体基板上に、ポリシリコン、酸
化膜及び窒化膜を形成した後、これらポリシリコン、酸
化膜及び窒化膜をパターニングしてフローティングゲー
トを形成した後、(ii)（ａ）前記フローティングゲート
を含む半導体基板上にＨＴＯ膜を形成し、エッチバック
することにより、前記フローティングゲート側壁にＨＴ
Ｏ膜によるサイドウォールスペーサを形成するか、又は
（ｂ）前記フローティングゲート側壁を酸化した後、該
フローティングゲートを含む半導体基板上にＨＴＯ膜を
形成し、エッチバックすることにより、前記フローティ
ングゲート側壁にＨＴＯ膜によるサイドウォールスペー
サを形成して、(iii) 前記フローティングゲート及びサ
イドウォールスペーサを含む前記半導体基板上にコント
ロールゲートを形成する不揮発性半導体メモリの製造方
法が提供される。

【００１６】また、（ｉ）ゲート酸化膜を有する半導体
基板上に、ポリシリコン及び酸化膜を形成した後、これ
らポリシリコン及び酸化膜をパターニングしてゲート電
極を形成した後、(ii)前記ゲート電極を含む半導体基板
上にＨＴＯ膜を形成し、エッチバックすることにより、
前記ゲート電極側壁にＨＴＯ膜によるサイドウォールス
ペーサを形成し、所望のイオン注入を行った後、(iii)
前記半導体基板上のゲート酸化膜及びＨＴＯ膜を除去
し、さらに熱酸化により選択ゲート酸化膜を形成し、(i
v)前記ゲート電極及びサイドウォールスペーサを含む前
記半導体基板上に窒化膜、酸化膜及びコントロールゲー
トを形成する不揮発性半導体メモリの製造方法が提供さ
れる。

【００１７】本発明における半導体基板は特に限定され
るものではないが、シリコン基板が好ましい。また、ロ
コス膜は公知の方法により形成することができる。さら
に、ゲート酸化膜としては、ＳｉＯ₂ 膜を、公知の方
法、例えば熱酸化、ＣＶＤ法等により、膜厚９０〜１２
０Å程度で形成することができる。フローティングゲー
ト又はゲート電極としては、ポリシリコンを用いること
が好ましく、ＣＶＤ法等により、膜厚７５０〜１５００
Å程度で形成することができる。

【００１８】フローティングゲートの側壁に酸化膜のみ
のサイドウォールスペーサを形成する場合には、まず、
フローティングゲート上に、９００〜１０００℃の温度
範囲での熱酸化により１００〜１５０Å程度の酸化膜を
形成したのち、ＣＶＤ法等により１５０〜２５０Å程度
の窒化膜を形成しておくことが好ましい。そして、その
後、ＨＴＯ膜をフローティングゲート及び基板上全面に
形成し、このＨＴＯ膜をエッチングすることによってサ
イドウォールスペーサを形成するか、又はフローティン
グゲート側壁を９００〜１０００℃の温度で、ＨＣｌ酸
化することによってサイドウォールスペーサを形成した
のち、さらにＨＴＯ膜によりサイドウォールスペーサを
形成することが好ましい。このように、フローティング
ゲートの側壁にサイドウォールスペーサを形成するとと
もに、上面にＯＮＯ膜による層間絶縁膜を形成すること
が好ましい。この場合のＯＮＯ膜の実効膜厚は、ＳｉＯ
₂換算で６００〜８００Å程度が好ましい。ＨＴＯ膜は
７００〜８００℃程度の温度で、ＣＶＤ法により形成す
ることがでる。ＨＴＯ膜のみによるサイドウォールスペ
ーサを形成するの場合には、膜厚は１５００〜２５００
Å程度が好ましい。フローティングゲートの側壁を酸化
する場合には、膜厚１００〜２００Å程度の酸化膜を形
成したのち、膜厚１５００〜２５００Å程度のＨＴＯ膜
を積層し、サイドウォールスペーサを形成することが好
ましい。サイドウォールスペーサの形成方法は、公知の
方法、例えば、異方性エッチングを行うことにより形成
することができる。また、フローティングゲート上にコ
ントロールゲートを形成する場合、通常電極として用い
られる材料、例えば、ポリシリコン、タングステンシリ
サイド、タングステンシリサイドとのポリサイド等を用
いることができる。この際の形成方法は、公知の方法、
例えばＣＶＤ法等によって、膜厚１５００〜２０００Å
程度で形成することが好ましい。

【００１９】また、本発明における不揮発性半導体メモ
リにおいて、ゲート電極の側壁にＯＮＯ膜によるサイド
ウォールスペーサを形成する場合には、まずゲート電極
側壁にＨＴＯ膜によりサイドウォールスペーサを形成し
たのち、後に選択ゲート酸化膜が形成される領域の酸化
膜を除去し、新たに選択ゲート酸化膜が形成される領域
に熱酸化により、膜厚９０〜１５０Å程度の酸化膜を形
成する。その後、サイドウォールスペーサを有するゲー
ト電極を含む半導体基板上全面に窒化膜を形成する。こ
の際の窒化膜は、公知の方法、例えばＣＶＤ法で、膜厚
１００〜３００Å程度に形成することが好ましい。そし
て、さらに窒化膜の上に酸化膜を形成する。この際の酸
化膜は、熱酸化又はＣＶＤ法等によって、膜厚２０〜３
０Åに形成することが好ましい。つまり、ゲート電極側
壁の層間絶縁膜のＳｉＯ₂ 換算の実効膜厚は４７０〜８
８０Å程度に形成し、選択ゲート酸化膜として形成され
る部分の酸化膜はＳｉＯ₂ 換算で実効膜厚１５０〜３０
０Å程度で形成するものである。そして、その後、層間
絶縁膜及び選択ゲート酸化膜上に、選択ゲートを形成す
る。この場合の方法等については、コントロールゲート
を形成する場合と同様に行うことができる。

【００２０】なお、本発明においては、２層ゲート構造
の不揮発性半導体メモリについて説明しているが、３層
以上のゲート構造を有する不揮発性半導体メモリにおい
ても、同様に適用することが可能である。

【００２１】

【作用】本発明の不揮発性半導体メモリの製造方法によ
れば、ロコス酸化膜及びゲート酸化膜を有する半導体基
板上に、ポリシリコン、酸化膜及び窒化膜を形成した
後、これらポリシリコン、酸化膜及び窒化膜をパターニ
ングしてフローティングゲートを形成した後、(ii)
（ａ）前記フローティングゲートを含む半導体基板上に
ＨＴＯ膜を形成し、エッチバックすることにより、前記
フローティングゲート側壁にＨＴＯ膜によるサイドウォ
ールスペーサを形成するか、又は（ｂ）前記フローティ
ングゲート側壁を酸化した後、該フローティングゲート
を含む半導体基板上にＨＴＯ膜を形成し、エッチバック
することにより、前記フローティングゲート側壁にＨＴ
Ｏ膜によるサイドウォールスペーサを形成して、(iii)
前記フローティングゲート及びサイドウォールスペーサ
を含む前記半導体基板上にコントロールゲートを形成す
るので、フローティングゲートとコントロールゲートと
の層間絶縁膜の厚さが十分確保されるとともに、フロー
ティングゲートとコントロールゲートとの層間絶縁膜が
厚く形成された場合にも、サイドウォールスペーサのオ
ーバーハング形状の発生が防止される。従って、その後
のエッチング工程でのエッチング残りが防止されること
となる。

【００２２】また、（ｉ）ゲート酸化膜を有する半導体
基板上に、ポリシリコン及び酸化膜を形成した後、これ
らポリシリコン及び酸化膜をパターニングしてゲート電
極を形成した後、(ii)前記ゲート電極を含む半導体基板
上にＨＴＯ膜を形成し、エッチバックすることにより、
前記ゲート電極側壁にＨＴＯ膜によるサイドウォールス
ペーサを形成し、所望のイオン注入を行った後、(iii)
前記半導体基板上のゲート酸化膜及びＨＴＯ膜を除去
し、さらに熱酸化により選択ゲート酸化膜を形成し、(i
v)前記ゲート電極及びサイドウォールスペーサを含む前
記半導体基板上に窒化膜、酸化膜及びコントロールゲー
トを形成するので、ゲート電極の側壁には厚い膜厚のＨ
ＴＯ膜を有するサイドウォールスペーサ、選択ゲート酸
化膜には実効膜厚の小さな絶縁膜がそれぞれ形成される
こととなる。従って、ゲート電極に蓄えられた電荷の抜
けが防止されるとともに、選択ゲート酸化膜の薄膜化に
よる素子の縮小が実現されることとなる。

【００２３】

【実施例】本発明に係る不揮発性半導体メモリの製造方
法の実施例を図面に基づいて説明する。 実施例１ 図２に示したように、フローティングゲート上に、フロ
ーティングゲートを被覆するようにコントロールゲート
が配設される２層ポリシリコンゲート構造の不揮発性半
導体メモリの製造方法を図面に基づいて説明する。図１
（ａ）〜（ｄ）は図２におけるＡ−Ａ線断面図を示す。

【００２４】まず、図１（ａ）に示したように、シリコ
ン基板１上に、ロコス酸化膜２を形成することにより活
性領域３を規定したのち、シリコン基板１上全面に膜厚
９０〜１１０Å程度のゲート酸化膜４を，９５０℃のＨ
Ｃｌ酸化により形成する。そして、ＣＶＤ法により、膜
厚７５０〜１５００Å程度のポリシリコンを形成し、こ
のポリシリコンにＮ⁺ 不純物拡散を行う。次いで、Ｎ⁺
ポリシリコン上に、９００℃のＯ₂ 酸化により膜厚１０
０〜１５０Å程度のＳｉＯ₂ 膜６を形成した後、さら
に、ＳｉＯ₂ 膜６上に、ＣＶＤ法により膜厚１５０〜２
５０Å程度のＳｉＮ膜７を形成する。そして、レジスト
８をマスクとしたフォトエッチによりポリシリコンをパ
ターニングし、活性領域３を被覆するように、フローテ
ィングゲート（ＦＧ）５を形成する。

【００２５】次いで、図１（ｂ）に示したように、ＦＧ
５、ＳｉＯ₂ 膜６及びＳｉＮ膜７を含むシリコン基板１
上全面に、ＣＶＤ法により、膜厚１５００〜２００Åの
ＨＴＯ膜９を形成する。その後、図１（ｃ）に示したよ
うに、異方性エッチングによりＨＴＯ膜９をエッチング
して、ＦＧ５側壁にサイドウォールスペーサ９ａを形成
する。この際、ＦＧ５上のＳｉＮ膜７を膜減りさせない
ようにＳｉＮ膜７上に１００〜２００Å程度のＨＴＯ膜
９を残す。次いで、９５０℃のＨＣｌ酸化により、膜厚
２０〜３０Å程度の酸化膜（図示せず）を、ＳｉＮ膜７
上に形成して、ＯＮＯによる層間絶縁膜を形成する。

【００２６】続いて、これらＦＧ５及びサイドウォール
スペーサ９ａ等を含むシリコン基板１上全面に、ＣＶＤ
法により、膜厚１５００〜２０００Å程度のポリシリコ
ンを形成し、このポリシリコンにＮ⁺ 不純物拡散を行
う。次いで、このポリシリコンとＯＮＯによる層間絶縁
膜を、フォトリソグラフィ工程により連続的にエッチン
グすることにより、ＦＧ５を所望の形状に分離すると共
に、コントロールゲート（ＣＧ）１０を形成する。

【００２７】このように形成する不揮発性半導体メモリ
においては、図２のＢ−Ｂ線断面図である図３に示した
ように、ＣＧ１０を形成するポリシリコン、ＳｉＯ₂ 膜
６、ＳｉＮ膜７及びＨＴＯ膜９を順次エッチングし、さ
らにＦＧ５をエッチング除去する場合でも、サイドウォ
ールスペーサ９ａの一部がマスクとなってポリシリコン
のエッチング残りを生じさせることがなくなる。

【００２８】実施例２ まず、図４（ａ）に示したように、シリコン基板１１上
に、ロコス酸化膜１２を形成することにより活性領域１
３を規定したのち、シリコン基板１１上全面に膜厚９０
〜１１０Å程度のゲート酸化膜１４を，９５０℃のＨＣ
ｌ酸化により形成する。そして、ＣＶＤ法により、膜厚
７５０〜１５００Å程度のポリシリコンを形成し、この
ポリシリコンにＮ⁺ 不純物拡散を行う。次いで、Ｎ⁺ポ
リシリコン上に、９００℃のＯ₂ 酸化により膜厚１００
〜１５０Å程度のＳｉＯ₂ 膜１６を形成した後、さら
に、ＳｉＯ₂ 膜１６上に、ＣＶＤ法により膜厚１５０〜
２５０Å程度のＳｉＮ膜１７を形成する。そして、レジ
スト１８をマスクとしたフォトエッチによりポリシリコ
ンをパターニングし、活性領域１３を被覆するように、
ＦＧ１５を形成する。

【００２９】次いで、図４（ｂ）に示したように、ＦＧ
１５の側壁部を９５０℃でＨＣｌ酸化することにより、
膜厚１００〜２００Å程度の熱酸化膜のサイドウォール
スペーサ１９を形成する。そして、図４（ｃ）に示した
ように、ＦＧ１５、ＳｉＯ₂ 膜１６、ＳｉＮ膜１７及び
サイドウォールスペーサ１９を含むシリコン基板１上全
面に、ＣＶＤ法により膜厚１５００〜２００ÅのＨＴＯ
膜２０を形成する。

【００３０】次いで、図５（ｄ）に示したように、異方
性エッチングにより、ＳｉＮ膜１７上に１００〜２００
Å程度のＨＴＯ膜２０を残すようにエッチングした後、
１％ＨＦにより、ＳｉＮ膜１７上のＨＴＯ膜２０をエッ
チング除去することにより、ＦＧ１５上のＳｉＮ膜１７
を膜減りさせないようにＨＴＯ膜２０をエッチングする
とともに、サイドウォールスペーサ１９を含むＦＧ１５
の側壁に、ＨＴＯによるサイドウォールスペーサ２０ａ
を形成する。続いて、ＳｉＮ膜１７上に、９５０℃のＨ
Ｃｌ酸化により、膜厚２０〜３０Å程度の酸化膜２１を
形成し、ＯＮＯによる層間絶縁膜を形成する。

【００３１】そして、図５（ｅ）に示したように、これ
らＦＧ１５及びサイドウォールスペーサ１９、２０ａ等
を含むシリコン基板１１上全面に、ＣＶＤ法により、膜
厚１５００〜２０００Å程度のポリシリコンを形成し、
このポリシリコンにＮ⁺ 不純物拡散を行う。次いで、こ
のポリシリコンとＯＮＯによる層間絶縁膜を、フォトリ
ソグラフィ工程により連続的にエッチングすることによ
り、ＦＧ１５を所望の形状に分離すると共に、ＣＧ２２
を形成する。

【００３２】このように形成する不揮発性半導体メモリ
においては、図６のコントロールゲートが形成されてい
ない部分の断面図に示したように、ＣＧ２２及びＦＧ１
５をエッチングする場合でも、サイドウォールスペーサ
２０ａの一部がマスクとなってポリシリコンのエッチン
グ残りを生じさせることがなくなる。

【００３３】実施例３ さらに、図８（ｅ）に示したように、層間絶縁膜として
用いられるＯＮＯ膜が、ＦＧ上とＦＧ側壁との間で異な
る厚さで形成された不揮発性メモリの製造方法を示す。

【００３４】図７（ａ）に示したように、膜厚９０〜１
２０Å程度のゲート酸化膜３２が、熱酸化により形成さ
れたシリコン基板３１上に、ＣＶＤ法により、膜厚１５
００Å程度のポリシリコンを堆積し、このポリシリコン
にＮ⁺ 不純物拡散を行う。次いで、このポリシリコン上
にＣＶＤ−ＳｉＯ₂ 膜として、膜厚８００Å程度のＨＴ
Ｏ膜３４を形成する。そして、レジスト３５をマスクと
して、これらポリシリコン及びＨＴＯ膜３４を異方性エ
ッチングによりパターニングして、上部にＨＴＯ膜３４
を有したゲート電極３３を形成する。

【００３５】次いで、図７（ｂ）に示したように、ゲー
ト電極３３を含むシリコン基板３１上全面にＣＶＤ−Ｓ
ｉＯ₂ 膜としてＨＴＯ膜３６を膜厚８００Å程度形成す
る。さらに、図７（ｃ）に示したように、ＨＴＯ膜３６
を異方性エッチングによってシリコン基板３１をエッチ
ングしないように、シリコン基板３１上にＨＴＯ膜３６
を１００〜２００Å程度残すようにエッチングする。

【００３６】続いて、図８（ｄ）に示したように、スプ
リットゲート構造のソース／ドレイン領域を形成するた
めに、レジスト３７及びゲート電極３３をマスクとし
て、所望の領域に砒素又はリンをイオン注入する。その
後、図８（ｅ）に示したように、１％ＨＦにより、シリ
コン基板３１上のＨＴＯ膜３４又はＳｉＯ₂ 膜３２を２
００〜３００Å程度除去することにより、シリコン基板
３１をエッチングしないように、ほぼ完全にＨＴＯ膜３
４又はＳｉＯ₂ 膜３２を除去する。この際、ゲート電極
３３の側壁部には４００〜７００Å程度の膜厚が残り、
サイドウォールスペーサ３６ａが形成されることとな
る。次いで、シリコン基板３１上のセレクト領域３９上
に、約９０〜１５０Å程度の酸化膜４０を、９５０℃の
ＨＣｌ酸化により形成し、さらに、ＣＶＤ法により膜厚
２００Å程度のＳｉＮ膜４１を形成し、ＳｉＮ膜４１上
に９５０℃のＨＣｌ酸化によりＳｉＯ₂ 膜４２を２０〜
３０Å程度形成することにより、選択ゲートＯＮＯ膜を
形成した。続いて、これらを含むシリコン基板３１上に
ポリシリコンを堆積し、このポリシリコンにＮ⁺ 不純物
拡散を行う。次いで、所望の形状にパターニングして選
択ゲート４３を形成する。

【００３７】このように形成される不揮発性メモリにお
いては、ゲート電極３３と選択ゲート４３、シリコン基
板３１と選択ゲート４３との間の層間絶縁膜はＯＮＯ膜
によって形成されることとなるが、ゲート電極３３と選
択ゲート４３との間のＯＮＯ膜は実効膜厚約６００Å以
上とすることができ、一方、シリコン基板３１と選択ゲ
ート４３との間のセレクト領域３９上のＯＮＯ膜におい
ては、実効膜厚が１５０〜３００Å程度となる。従っ
て、ゲート電極３３と選択ゲート４３との間の層間絶縁
膜の耐圧確保すると同時に、選択ゲート酸化膜となる酸
化膜４０の薄膜化を実現することができる。

【００３８】

【発明の効果】本発明の不揮発性半導体メモリの製造方
法によれば、半導体基板上にフローティングゲートを形
成した後、（ａ）前記フローティングゲート側壁にＨＴ
Ｏ膜によるサイドウォールスペーサを形成するか、又は
（ｂ）前記フローティングゲート側壁を酸化した後、該
フローティングゲート側壁にＨＴＯ膜によるサイドウォ
ールスペーサを形成して、(iii) 前記フローティングゲ
ート及びサイドウォールスペーサ上にコントロールゲー
トを形成するので、フローティングゲートとコントロー
ルゲートとの層間絶縁膜の厚さを十分確保することがで
きるとともに、フローティングゲートとコントロールゲ
ートとの層間絶縁膜を厚く形成した場合にも、サイドウ
ォールスペーサのオーバーハング形状の発生を防止する
ことができることとなり、コントロールゲート形成のた
めのポリシリコンのオーバーハング部への埋め込みがな
くなる。よって、後の工程でのコントロールゲートのエ
ッチング残りを生じないとともに、後工程のコントロー
ルゲートのパターニングが容易となり、コントロールゲ
ート幅のばらつきを防止することができる。従って、隣
接するコントロールゲートとのショートの発生を防止す
ることができ、信頼性の高い不揮発性半導体メモリを製
造することが可能となる。

【００３９】また、半導体基板上にゲート電極を形成し
た後、前記ゲート電極側壁にＨＴＯ膜によるサイドウォ
ールスペーサを形成し、所望のイオン注入を行い、前記
半導体基板上のＨＴＯ膜を除去し、さらに熱酸化により
選択ゲート酸化膜を形成し、(iv)前記ゲート電極及びサ
イドウォールスペーサ上に窒化膜、酸化膜及びコントロ
ールゲートを形成するので、ゲート電極の側壁には厚い
膜厚のＨＴＯ膜を有するサイドウォールスペーサ、選択
ゲート酸化膜には実効膜厚の小さな絶縁膜をそれぞれ形
成することができる。従って、ゲート電極に蓄えられた
電荷の抜けを防止することができ、ゲート電極と選択ゲ
ート間の耐圧を確保することができる。また、選択ゲー
ト酸化膜の薄膜化により、素子の縮小を実現することが
可能となる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体メモリの製造方法の第
１の実施例を示す要部の概略断面図である。

【図２】本発明の不揮発性半導体メモリの製造方法の第
１の実施例を説明するための概略平面図である。

【図３】図２のＢ−Ｂ線断面図である。

【図４】本発明の不揮発性半導体メモリの製造方法の第
２の実施例を示す要部の概略断面図である。

【図５】本発明の不揮発性半導体メモリの製造方法の第
２の実施例を示す要部の概略断面図である。

【図６】本発明の不揮発性半導体メモリの製造方法の第
２の実施例において、コントロールゲートが形成されて
いない部分の概略断面図である。

【図７】本発明の不揮発性半導体メモリの製造方法の第
３の実施例を示す要部の概略断面図である。

【図８】本発明の不揮発性半導体メモリの製造方法の第
３の実施例を示す要部の概略断面図である。

【図９】従来の不揮発性半導体メモリの製造方法の一実
施例を示す要部の概略断面図である。

【図１０】従来の不揮発性半導体メモリの製造方法の一
実施例において、コントロールゲートが形成されていな
い部分の概略断面図である。

【図１１】従来の不揮発性半導体メモリの製造方法の第
２の実施例を示す要部の概略断面図である。

【図１２】図１１（ｅ）の要部の概略拡大図である。

【図１３】従来の不揮発性半導体メモリの製造方法の第
３の実施例を示す要部の概略断面図である。

【符号の説明】 １、１１、３１ 半導体基板（シリコン基板） ４、１４、３２ ゲート酸化膜 ９、２０、３６ ＨＴＯ膜 ７、１７、４１ 窒化膜 ５、１５ フローティングゲート ３３ ゲート電極 ９ａ、１９、２０ａ、３６ａ サイドウォールスペーサ １０、２２ コントロールゲート ４３ 選択ゲート ４０・４１・４２ 選択ゲート酸化膜

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−177569（ＪＰ，Ａ) 特開 平５−267683（ＪＰ，Ａ) 特開 昭63−239866（ＪＰ，Ａ) 特開 平６−163919（ＪＰ，Ａ) 特開 昭64−73772（ＪＰ，Ａ) 特開 平３−99473（ＪＰ，Ａ) 特開 平４−91471（ＪＰ，Ａ) 特開 昭56−42377（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 （ｉ）ロコス酸化膜及びゲート酸化膜を
   有する半導体基板上に、ポリシリコン、酸化膜及び窒化
   膜を形成した後、これらポリシリコン、酸化膜及び窒化
   膜をパターニングしてフローティングゲートを形成した
   後、 (ii)（ａ）前記フローティングゲートを含む半導体基板
   上にＨＴＯ膜を形成し、エッチバックすることにより、
   前記フローティングゲート側壁にＨＴＯ膜によるサイド
   ウォールスペーサを形成するか、又は（ｂ）前記フロー
   ティングゲート側壁を酸化した後、該フローティングゲ
   ートを含む半導体基板上にＨＴＯ膜を形成し、エッチバ
   ックすることにより、前記フローティングゲート側壁に
   ＨＴＯ膜によるサイドウォールスペーサを形成して、 (iii) 前記フローティングゲート及びサイドウォールス
   ペーサを含む前記半導体基板上にコントロールゲートを
   形成することを特徴とする不揮発性半導体メモリの製造
   方法。
2. 【請求項２】 （ｉ）ゲート酸化膜を有する半導体基板
   上に、ポリシリコン及び酸化膜を形成した後、これらポ
   リシリコン及び酸化膜をパターニングしてゲート電極を
   形成した後、(ii)前記ゲート電極を含む半導体基板上に
   ＨＴＯ膜を形成し、エッチバックすることにより、前記
   ゲート電極側壁にＨＴＯ膜によるサイドウォールスペー
   サを形成し、所望のイオン注入を行った後、(iii) 前記
   半導体基板上のゲート酸化膜及びＨＴＯ膜を除去し、さ
   らに熱酸化により選択ゲート酸化膜を形成し、(iv)前記
   ゲート電極及びサイドウォールスペーサを含む前記半導
   体基板上に窒化膜、酸化膜及びコントロールゲートを形
   成することを特徴とする不揮発性半導体メモリの製造方
   法。