JP2003218248A - スプリットゲート型フラッシュメモリ形成方法 - Google Patents
スプリットゲート型フラッシュメモリ形成方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
(57)【要約】
【課題】 フローティングゲートのチップ部分を鋭角に
形成することができるスプリットゲート型フラッシュメ
モリ形成方法を提供する。 【解決手段】 補助膜パターン（シリコン窒化膜パター
ン）２０７の間に第１導電膜パターン（フローティング
ゲート膜）２０５が露出した状態で補助膜パターン２０
７の側壁に第２導電膜スペーサ２０９を形成する。この
第２導電膜スペーサ２０９は、完成したフラッシュメモ
リのフローティングゲートにおいて、消去動作時トンネ
リングが集中するチップ部分を形成する。
形成することができるスプリットゲート型フラッシュメ
モリ形成方法を提供する。 【解決手段】 補助膜パターン（シリコン窒化膜パター
ン）２０７の間に第１導電膜パターン（フローティング
ゲート膜）２０５が露出した状態で補助膜パターン２０
７の側壁に第２導電膜スペーサ２０９を形成する。この
第２導電膜スペーサ２０９は、完成したフラッシュメモ
リのフローティングゲートにおいて、消去動作時トンネ
リングが集中するチップ部分を形成する。
Description
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリ形
成方法に関するものであり、より詳しくはスプリットゲ
ート型フラッシュメモリ形成方法に関するものである。
成方法に関するものであり、より詳しくはスプリットゲ
ート型フラッシュメモリ形成方法に関するものである。
【０００２】
【特許文献１】米国特許第５０２９１３０号
【０００３】フラッシュメモリは素子集積度を高めるこ
とができる構造を有するという長所と、不揮発性メモリ
という長所を有するので近来多く研究され開発されるメ
モリ装置である。通常のフラッシュメモリ装置でメモリ
セルのゲートは互いに上下に誘電体膜を挟んで形成され
るフローティングゲートとコントロールゲートとを有す
る。一方、消去動作がフローティングゲートからワード
ライン側に行われるようにして消去電圧を相対的に低め
ることができる新たな方式の二重ゲート構造不揮発性メ
モリが開発されている。新たな方式の二重ゲート構造で
はフローティングゲートとコントロールゲートとが横方
向に並んで形成されてその対向面が相対的に少なくなっ
ており、トンネリングはフローティングゲートの鋭角に
形成された部分で集中的になされる（特許文献１参
照）。
とができる構造を有するという長所と、不揮発性メモリ
という長所を有するので近来多く研究され開発されるメ
モリ装置である。通常のフラッシュメモリ装置でメモリ
セルのゲートは互いに上下に誘電体膜を挟んで形成され
るフローティングゲートとコントロールゲートとを有す
る。一方、消去動作がフローティングゲートからワード
ライン側に行われるようにして消去電圧を相対的に低め
ることができる新たな方式の二重ゲート構造不揮発性メ
モリが開発されている。新たな方式の二重ゲート構造で
はフローティングゲートとコントロールゲートとが横方
向に並んで形成されてその対向面が相対的に少なくなっ
ており、トンネリングはフローティングゲートの鋭角に
形成された部分で集中的になされる（特許文献１参
照）。
【０００４】図１及び図２はフローティングゲートとコ
ントロールゲートとが誘電体膜で離隔されて横方向に並
んで形成された不揮発性メモリ装置のセルトランジスタ
でプログラミングと消去とが行われる方法を説明するた
めの断面図である。
ントロールゲートとが誘電体膜で離隔されて横方向に並
んで形成された不揮発性メモリ装置のセルトランジスタ
でプログラミングと消去とが行われる方法を説明するた
めの断面図である。
【０００５】図１を参照すると、プログラミングのため
に共通ソースライン２１に高電圧Ｖｄｄが印加され、コ
ントロールゲートライン１２０にスレッショルド電圧Ｖ
ｔｈが印加される。ドレイン領域１０９及び基板１００
には零電位（０Ｖｏｌｔ）が印加される。従って、ドレ
イン領域１０９からソース領域１１０へ電子が移動しな
がらトンネリングゲート絶縁膜１５を通過してフローテ
ィングゲート１３０に電子が蓄積される。即ち、プログ
ラミングがなされる。
に共通ソースライン２１に高電圧Ｖｄｄが印加され、コ
ントロールゲートライン１２０にスレッショルド電圧Ｖ
ｔｈが印加される。ドレイン領域１０９及び基板１００
には零電位（０Ｖｏｌｔ）が印加される。従って、ドレ
イン領域１０９からソース領域１１０へ電子が移動しな
がらトンネリングゲート絶縁膜１５を通過してフローテ
ィングゲート１３０に電子が蓄積される。即ち、プログ
ラミングがなされる。
【０００６】図２によると、消去のために共通ソースラ
イン２１に零電位が印加され、コントロールゲートライ
ン１２０には高電圧Ｖｄｄが印加される。ドレイン領域
１０９及び基板１００には零電位が印加される。従っ
て、トンネリングゲート絶縁膜１５を通過してフローテ
ィングゲート１３０に蓄積された電子がコントロールゲ
ートライン１２０の高電圧に引かれてトンネリングを起
こしながら移動する。即ち、消去がなされる。この際、
フローティングゲート１３０の電子は尖って形成された
チップ部分２３に電界が集中するためチップ部分２３近
隣の絶縁膜を通じてコントロールゲートライン１２０に
移動する。
イン２１に零電位が印加され、コントロールゲートライ
ン１２０には高電圧Ｖｄｄが印加される。ドレイン領域
１０９及び基板１００には零電位が印加される。従っ
て、トンネリングゲート絶縁膜１５を通過してフローテ
ィングゲート１３０に蓄積された電子がコントロールゲ
ートライン１２０の高電圧に引かれてトンネリングを起
こしながら移動する。即ち、消去がなされる。この際、
フローティングゲート１３０の電子は尖って形成された
チップ部分２３に電界が集中するためチップ部分２３近
隣の絶縁膜を通じてコントロールゲートライン１２０に
移動する。
【０００７】図３は従来のスプリットゲート型フラッシ
ュメモリでセル領域にトランジスタ素子が形成された状
態でのレイアウトを示す平面図であり、図４乃至図１１
は図３のＡＡ方向に切断した断面を通じて図３のような
レイアウトを形成する工程の一部を示す工程断面図であ
る。
ュメモリでセル領域にトランジスタ素子が形成された状
態でのレイアウトを示す平面図であり、図４乃至図１１
は図３のＡＡ方向に切断した断面を通じて図３のような
レイアウトを形成する工程の一部を示す工程断面図であ
る。
【０００８】図３を参照すると、ＡＡ方向に活性領域１
０１が形成され、活性領域１０１の両側に活性領域１０
１と並んで素子分離膜１０３が形成される。ＡＡ方向の
中央でＣＣ方向に位置するのは共通ソース領域１１０或
いは共通ソースラインであり、その両側に共通ソースラ
インと平行にスペーサ酸化膜１１５、コントロールゲー
トライン或いはワードライン１２０、スペーサ窒化膜１
２５、基板露出部が形成されている。
０１が形成され、活性領域１０１の両側に活性領域１０
１と並んで素子分離膜１０３が形成される。ＡＡ方向の
中央でＣＣ方向に位置するのは共通ソース領域１１０或
いは共通ソースラインであり、その両側に共通ソースラ
インと平行にスペーサ酸化膜１１５、コントロールゲー
トライン或いはワードライン１２０、スペーサ窒化膜１
２５、基板露出部が形成されている。
【０００９】活性領域１０１と基板露出部が互いに横切
る部分には基板にドレイン領域１０９が形成され、この
領域１０９には後続工程でビットラインコンタクト１０
７が形成される。そして、ビットライン１０５は太い線
で表示されたように活性領域１０１を覆いながら活性領
域１０１の方向に長く形成される。活性領域１０１とス
ペーサ酸化膜１１５とが互いに横切る部分にはスペーサ
酸化膜１１５下にフローティングゲート１３０が形成さ
れる。
る部分には基板にドレイン領域１０９が形成され、この
領域１０９には後続工程でビットラインコンタクト１０
７が形成される。そして、ビットライン１０５は太い線
で表示されたように活性領域１０１を覆いながら活性領
域１０１の方向に長く形成される。活性領域１０１とス
ペーサ酸化膜１１５とが互いに横切る部分にはスペーサ
酸化膜１１５下にフローティングゲート１３０が形成さ
れる。
【００１０】以下、図４乃至図１１を通じてセルトラン
ジスタが形成される初期工程の一部を述べる。
ジスタが形成される初期工程の一部を述べる。
【００１１】先ず、図３及び図４を参照すると、基板１
００にトンネリングゲート絶縁膜１５とフローティング
ゲート膜が積層された後にトレンチ型フィールド酸化膜
（トレンチ型素子分離膜：図３の１０３）が形成され
る。この際、フローティングゲート膜は一部除去されフ
ローティングゲート膜パターン１３１として残る。場合
により、素子分離された基板にトンネリングゲート絶縁
膜とフローティングゲート膜が形成され、パターニング
を通じてフローティングゲート膜パターンを活性領域上
にのみ残すことができる。基板１００の全面にシリコン
窒化膜を積層し、パターニングを通じて図３の共通ソー
ス領域１１０及びスペーサ酸化膜１１５を露出させるシ
リコン窒化膜パターン１３５を形成する。シリコン窒化
膜パターン１３５の間に現れたフローティングゲート膜
パターン１３１に対する部分熱酸化を実施する。する
と、シリコン窒化膜パターン１３５の間のフローティン
グゲート膜パターン１３１の上部が酸化されながらシリ
コン窒化膜パターン１３５との境界部でシリコン窒化膜
パターン１３５下に酸化膜１３３が浸透する様相のバー
ズビークが形成される。
００にトンネリングゲート絶縁膜１５とフローティング
ゲート膜が積層された後にトレンチ型フィールド酸化膜
（トレンチ型素子分離膜：図３の１０３）が形成され
る。この際、フローティングゲート膜は一部除去されフ
ローティングゲート膜パターン１３１として残る。場合
により、素子分離された基板にトンネリングゲート絶縁
膜とフローティングゲート膜が形成され、パターニング
を通じてフローティングゲート膜パターンを活性領域上
にのみ残すことができる。基板１００の全面にシリコン
窒化膜を積層し、パターニングを通じて図３の共通ソー
ス領域１１０及びスペーサ酸化膜１１５を露出させるシ
リコン窒化膜パターン１３５を形成する。シリコン窒化
膜パターン１３５の間に現れたフローティングゲート膜
パターン１３１に対する部分熱酸化を実施する。する
と、シリコン窒化膜パターン１３５の間のフローティン
グゲート膜パターン１３１の上部が酸化されながらシリ
コン窒化膜パターン１３５との境界部でシリコン窒化膜
パターン１３５下に酸化膜１３３が浸透する様相のバー
ズビークが形成される。
【００１２】図３及び図５を参照すると、フローティン
グゲート膜パターン１３１の酸化された上部を除去する
か或いは除去しない状態で基板の全面にコンフォーマル
なスペーサ用シリコン酸化膜を形成する。このスペーサ
用シリコン酸化膜に対するエッチバックを実施してシリ
コン窒化膜パターン１３５の側壁にスペーサ酸化膜１１
５を残す。この際、スペーサ酸化膜１１５の間には酸化
されないフローティングゲート膜パターン１３１が現れ
る。スペーサ酸化膜１１５とシリコン窒化膜パターン１
３５をエッチングマスクとしてフローティングゲート膜
パターン１３１に対するエッチングを続けて、現れたフ
ローティングゲート膜パターン１３１を除去する。この
際、トンネリングゲート絶縁膜１５も共に除去されてシ
リコン基板１００が現れることになる。次いで、全面不
純物イオン注入を実施して、露出した基板１００の部位
に共通ソース領域１１０を形成する。この際、ドーズ
（ｄｏｓｅ）量は１０１５ｉｏｎｓ／ｃｍ２程度の濃度
とする。共通ソース領域１１０は後続熱処理段階で拡張
されてフローティングゲート領域と一部重なる。
グゲート膜パターン１３１の酸化された上部を除去する
か或いは除去しない状態で基板の全面にコンフォーマル
なスペーサ用シリコン酸化膜を形成する。このスペーサ
用シリコン酸化膜に対するエッチバックを実施してシリ
コン窒化膜パターン１３５の側壁にスペーサ酸化膜１１
５を残す。この際、スペーサ酸化膜１１５の間には酸化
されないフローティングゲート膜パターン１３１が現れ
る。スペーサ酸化膜１１５とシリコン窒化膜パターン１
３５をエッチングマスクとしてフローティングゲート膜
パターン１３１に対するエッチングを続けて、現れたフ
ローティングゲート膜パターン１３１を除去する。この
際、トンネリングゲート絶縁膜１５も共に除去されてシ
リコン基板１００が現れることになる。次いで、全面不
純物イオン注入を実施して、露出した基板１００の部位
に共通ソース領域１１０を形成する。この際、ドーズ
（ｄｏｓｅ）量は１０１５ｉｏｎｓ／ｃｍ２程度の濃度
とする。共通ソース領域１１０は後続熱処理段階で拡張
されてフローティングゲート領域と一部重なる。
【００１３】一方、共通ソース領域１１０で基板１００
が露出した状態でスペーサ酸化膜１１５の下部にフロー
ティングゲート膜パターン１３１の切断面が現れる。不
純物イオン注入の前後に熱酸化を実施するか、ＣＶＤ酸
化膜を薄く形成してフローティングゲート膜パターン１
３１の切断面を酸化膜でカバーする。
が露出した状態でスペーサ酸化膜１１５の下部にフロー
ティングゲート膜パターン１３１の切断面が現れる。不
純物イオン注入の前後に熱酸化を実施するか、ＣＶＤ酸
化膜を薄く形成してフローティングゲート膜パターン１
３１の切断面を酸化膜でカバーする。
【００１４】図３及び図６を参照すると、図５の状態で
共通ソース領域１１０のシリコン酸化膜等を除去し、基
板の全面にポリシリコン膜を積層してスペーサ酸化膜の
間の空間を充填する。ＣＭＰやエッチバックを通じてシ
リコン窒化膜パターン１３５の上面でポリシリコン膜を
除去する。従って、基板が露出した共通ソース領域１１
０上に、スペーサ酸化膜１１５の間の空間にのみポリシ
リコン膜が残留して共通ソースライン２１が形成され
る。
共通ソース領域１１０のシリコン酸化膜等を除去し、基
板の全面にポリシリコン膜を積層してスペーサ酸化膜の
間の空間を充填する。ＣＭＰやエッチバックを通じてシ
リコン窒化膜パターン１３５の上面でポリシリコン膜を
除去する。従って、基板が露出した共通ソース領域１１
０上に、スペーサ酸化膜１１５の間の空間にのみポリシ
リコン膜が残留して共通ソースライン２１が形成され
る。
【００１５】図３及び図７を参照すると、図６の状態で
シリコン窒化膜パターン１３５を燐酸等により除去す
る。次いで、スペーサ酸化膜１１５をエッチングマスク
として異方性エッチングを実施してシリコン窒化膜パタ
ーン１３５の下部にあったフローティングゲート膜パタ
ーン１３１を除去してフローティングゲート１３０を形
成する。この際、共通ソースライン２１の上部も一部が
共に除去される。又、最初に形成されたトンネリングゲ
ート絶縁膜１５も共に除去されて基板１００が露出され
ることになる。基板１００の全面にＣＶＤ酸化膜をコン
フォーマルに薄く形成するか熱酸化によって、スペーサ
酸化膜１１５下の露出したフローティングゲート１３０
の側壁及び露出した基板１００表面を覆う酸化膜１１６
を形成する。この過程でフローティングゲート１３０の
側壁が一部酸化されながら側方に一部突出することにな
る。
シリコン窒化膜パターン１３５を燐酸等により除去す
る。次いで、スペーサ酸化膜１１５をエッチングマスク
として異方性エッチングを実施してシリコン窒化膜パタ
ーン１３５の下部にあったフローティングゲート膜パタ
ーン１３１を除去してフローティングゲート１３０を形
成する。この際、共通ソースライン２１の上部も一部が
共に除去される。又、最初に形成されたトンネリングゲ
ート絶縁膜１５も共に除去されて基板１００が露出され
ることになる。基板１００の全面にＣＶＤ酸化膜をコン
フォーマルに薄く形成するか熱酸化によって、スペーサ
酸化膜１１５下の露出したフローティングゲート１３０
の側壁及び露出した基板１００表面を覆う酸化膜１１６
を形成する。この過程でフローティングゲート１３０の
側壁が一部酸化されながら側方に一部突出することにな
る。
【００１６】図８を参照すると、図７の状態で基板全面
にコントロールゲートライン或いはワードラインを形成
するためのポリシリコン膜１４３とシリコン窒化膜１４
５とをコンフォーマルに形成する。シリコン窒化膜はシ
リコン窒化酸化膜等に代替することができる。
にコントロールゲートライン或いはワードラインを形成
するためのポリシリコン膜１４３とシリコン窒化膜１４
５とをコンフォーマルに形成する。シリコン窒化膜はシ
リコン窒化酸化膜等に代替することができる。
【００１７】図９を参照すると、図８の状態でＣＭＰに
よって共通ソースライン２１の上面を基準に全面を平坦
化させる。すると、スペーサ酸化膜１１５の側方にはポ
リシリコン膜１４３′が現れ、より外側ではシリコン窒
化膜１４５′に覆われてポリシリコン膜１４３′が現れ
ない。現れた共通ソースライン２１とポリシリコン膜１
４３′の上面に熱酸化によってシリコン酸化膜１４７を
形成する。
よって共通ソースライン２１の上面を基準に全面を平坦
化させる。すると、スペーサ酸化膜１１５の側方にはポ
リシリコン膜１４３′が現れ、より外側ではシリコン窒
化膜１４５′に覆われてポリシリコン膜１４３′が現れ
ない。現れた共通ソースライン２１とポリシリコン膜１
４３′の上面に熱酸化によってシリコン酸化膜１４７を
形成する。
【００１８】図１０を参照すると、図９の段階で形成さ
れたシリコン酸化膜１４７とスペーサ酸化膜１１５とを
エッチングマスクとして基板の他の部分にあるシリコン
窒化膜１４５′とポリシリコン膜１４３′とを順次に除
去する。従って、スペーサ酸化膜１１５の共通ソースラ
イン２１と反対側側壁にはポリシリコンパターンが残留
してコントロールゲートライン（ワードラインでもあ
る）１２０が形成される。
れたシリコン酸化膜１４７とスペーサ酸化膜１１５とを
エッチングマスクとして基板の他の部分にあるシリコン
窒化膜１４５′とポリシリコン膜１４３′とを順次に除
去する。従って、スペーサ酸化膜１１５の共通ソースラ
イン２１と反対側側壁にはポリシリコンパターンが残留
してコントロールゲートライン（ワードラインでもあ
る）１２０が形成される。
【００１９】本例とは違って、図８の段階でポリシリコ
ン膜１４３をコンフォーマルに積層した後全面異方性エ
ッチングを行ってスペーサ酸化膜１１５の側面にスペー
サ形態にポリシリコンパターンを残留させることも可能
である。
ン膜１４３をコンフォーマルに積層した後全面異方性エ
ッチングを行ってスペーサ酸化膜１１５の側面にスペー
サ形態にポリシリコンパターンを残留させることも可能
である。
【００２０】図１１を参照すると、図１０のようにポリ
シリコンパターン、即ちコントロールゲートライン１２
０が形成された状態で再びシリコン窒化膜の積層を実施
し、さらに全面異方性エッチングを行って、コントロー
ルゲートライン１２０のスペーサ酸化膜１１５と反対側
側面にスペーサ窒化膜１２５を残す。そして、スペーサ
窒化膜１２５の外側に基板１００の活性領域が現れた状
態で高濃度不純物イオン注入を実施する。従って、ドレ
イン領域１０９が形成される。後続熱処理によってドレ
イン領域１０９もスペーサ窒化膜１２５下に拡大させる
ことができる。
シリコンパターン、即ちコントロールゲートライン１２
０が形成された状態で再びシリコン窒化膜の積層を実施
し、さらに全面異方性エッチングを行って、コントロー
ルゲートライン１２０のスペーサ酸化膜１１５と反対側
側面にスペーサ窒化膜１２５を残す。そして、スペーサ
窒化膜１２５の外側に基板１００の活性領域が現れた状
態で高濃度不純物イオン注入を実施する。従って、ドレ
イン領域１０９が形成される。後続熱処理によってドレ
イン領域１０９もスペーサ窒化膜１２５下に拡大させる
ことができる。
【００２１】以後全面に層間絶縁膜を積層し平坦化した
後ビットラインコンタクトホールを形成し、その上にメ
タル等の導電膜の積層とパターニングとを行ってビット
ラインコンタクト及びビットラインを形成する等の通常
の工程が付加的になされる。
後ビットラインコンタクトホールを形成し、その上にメ
タル等の導電膜の積層とパターニングとを行ってビット
ラインコンタクト及びビットラインを形成する等の通常
の工程が付加的になされる。
【００２２】
【発明が解決しようとする課題】ところが、以上の工程
で形成されるフラッシュメモリのセルトランジスタで
は、工程による幾つかの問題点が発生する。
で形成されるフラッシュメモリのセルトランジスタで
は、工程による幾つかの問題点が発生する。
【００２３】先ず、図２で示されたように消去動作がよ
く行われるためにはフローティングゲートのチップ部分
に電界が集中するようにチップ部分が鋭角に形成されな
ければならない。図４乃至図８に示すフローティングゲ
ート形成工程を参照すると、チップ部分を鋭い鋭角に形
成することに関連する工程は図４及び図８の工程であ
る。図４に示されるフローティングゲート膜パターン１
３１の部分酸化工程で形成される酸化膜１３３の両端の
バーズビークが短く、急激な傾斜に形成されなければな
らず、図７のエッチング段階でフローティングゲート膜
パターン１３１に対するエッチングが異方性より行われ
なければならない。
く行われるためにはフローティングゲートのチップ部分
に電界が集中するようにチップ部分が鋭角に形成されな
ければならない。図４乃至図８に示すフローティングゲ
ート形成工程を参照すると、チップ部分を鋭い鋭角に形
成することに関連する工程は図４及び図８の工程であ
る。図４に示されるフローティングゲート膜パターン１
３１の部分酸化工程で形成される酸化膜１３３の両端の
バーズビークが短く、急激な傾斜に形成されなければな
らず、図７のエッチング段階でフローティングゲート膜
パターン１３１に対するエッチングが異方性より行われ
なければならない。
【００２４】しかし、図４の酸化工程でフローティング
ゲート膜パターン１３１は下側がフローティングゲート
にならなければならないため上部のみ酸化されなければ
ならない。したがって、酸化工程に制限が伴うためフロ
ーティングゲート膜パターン１３１の上部熱酸化を通じ
て厚い酸化膜形成が難しく、シリコン窒化膜パターン１
３５との境界部に短く、急激な傾斜のバーズビークを形
成し難い。結局、フローティングゲート１３０のチップ
部分（図１の２３）を鋭い鋭角に形成するのが難しくな
る。
ゲート膜パターン１３１は下側がフローティングゲート
にならなければならないため上部のみ酸化されなければ
ならない。したがって、酸化工程に制限が伴うためフロ
ーティングゲート膜パターン１３１の上部熱酸化を通じ
て厚い酸化膜形成が難しく、シリコン窒化膜パターン１
３５との境界部に短く、急激な傾斜のバーズビークを形
成し難い。結局、フローティングゲート１３０のチップ
部分（図１の２３）を鋭い鋭角に形成するのが難しくな
る。
【００２５】又、図４のようなフローティングゲート膜
パターン１３１の部分酸化工程でフローティングゲート
膜パターン１３１の酸化は上部に限定されない。即ち、
図３のＢＢの断面を示す図１２を見ると、図４の酸化工
程が行われる時フローティングゲート膜パターン１３１
は上面だけではなく、素子分離膜１０３近隣の側部も露
出されている。従って、フローティングゲート膜パター
ン１３１の上部酸化膜１３３の形成と共に側部から流入
される酸素は図１３のようにフローティングゲート膜パ
ターン１３１の側部１３４及び側部に近い下部１５１も
酸化させる。
パターン１３１の部分酸化工程でフローティングゲート
膜パターン１３１の酸化は上部に限定されない。即ち、
図３のＢＢの断面を示す図１２を見ると、図４の酸化工
程が行われる時フローティングゲート膜パターン１３１
は上面だけではなく、素子分離膜１０３近隣の側部も露
出されている。従って、フローティングゲート膜パター
ン１３１の上部酸化膜１３３の形成と共に側部から流入
される酸素は図１３のようにフローティングゲート膜パ
ターン１３１の側部１３４及び側部に近い下部１５１も
酸化させる。
【００２６】素子分離膜１０３の近隣でフローティング
ゲート膜パターン１３１の下部が酸化されると、フロー
ティングゲート膜パターン１３１の下部にあるトンネリ
ングゲート絶縁膜１５がチャンネル両側部側で厚くなる
（図１３の１５１参照）。すると、プログラム段階で電
子は厚くなったトンネリングゲート絶縁膜（１５１参
照）を通過しにくく、結局フローティングゲートに電子
を蓄積させるためにより多くの時間が要求される。即
ち、セルメモリトランジスタでプログラム動作速度が遅
くなる。
ゲート膜パターン１３１の下部が酸化されると、フロー
ティングゲート膜パターン１３１の下部にあるトンネリ
ングゲート絶縁膜１５がチャンネル両側部側で厚くなる
（図１３の１５１参照）。すると、プログラム段階で電
子は厚くなったトンネリングゲート絶縁膜（１５１参
照）を通過しにくく、結局フローティングゲートに電子
を蓄積させるためにより多くの時間が要求される。即
ち、セルメモリトランジスタでプログラム動作速度が遅
くなる。
【００２７】さらに、図３のＢＢの断面を示す図１３で
示すように図４の酸化工程が行われる時、素子分離膜１
０３の近隣に位置したフローティングゲート膜パターン
側部１３４が酸化されると、活性領域の一部は酸化され
たフローティングゲート膜パターン側部１３４により覆
われた状態になる。そして、図５のようなスペーサ酸化
膜１１５の形成のためのエッチバック工程でフローティ
ングゲート膜パターン１３１の酸化された側部１３４が
除去されて基板１００が露出される。次いで、共通ソー
ス領域を露出させるためにフローティングゲート膜パタ
ーン１３１をエッチングする時、現れた基板部分も同時
にエッチングされる。
示すように図４の酸化工程が行われる時、素子分離膜１
０３の近隣に位置したフローティングゲート膜パターン
側部１３４が酸化されると、活性領域の一部は酸化され
たフローティングゲート膜パターン側部１３４により覆
われた状態になる。そして、図５のようなスペーサ酸化
膜１１５の形成のためのエッチバック工程でフローティ
ングゲート膜パターン１３１の酸化された側部１３４が
除去されて基板１００が露出される。次いで、共通ソー
ス領域を露出させるためにフローティングゲート膜パタ
ーン１３１をエッチングする時、現れた基板部分も同時
にエッチングされる。
【００２８】結果的に、図３のＣＣ断面を示す図１４で
示すように共通ソース領域１１０の両側で基板が除去さ
れて溝１６１が形成されるピッチング（ｐｉｔｔｉｎ
ｇ）現象が発生する。したがって、もし共通ソース領域
１１０形成用の不純物イオン注入が充分に深くなけれ
ば、ピッチングによる溝１６１に充填される共通ソース
ラインが溝１６１近隣のシリコン基板１００と直接触れ
て電流漏洩を起すことになる。
示すように共通ソース領域１１０の両側で基板が除去さ
れて溝１６１が形成されるピッチング（ｐｉｔｔｉｎ
ｇ）現象が発生する。したがって、もし共通ソース領域
１１０形成用の不純物イオン注入が充分に深くなけれ
ば、ピッチングによる溝１６１に充填される共通ソース
ラインが溝１６１近隣のシリコン基板１００と直接触れ
て電流漏洩を起すことになる。
【００２９】本発明は上記の点に鑑みなされたもので、
その目的は、チップ部分を鋭角に形成することができる
スプリットゲート型フラッシュメモリ形成方法を提供す
ることにある。
その目的は、チップ部分を鋭角に形成することができる
スプリットゲート型フラッシュメモリ形成方法を提供す
ることにある。
【００３０】さらに、本発明は、フローティングゲート
下部のトンネリングゲート絶縁膜が厚くなることを防止
することができるスプリットゲート型フラッシュメモリ
形成方法を提供することを他の目的とする。
下部のトンネリングゲート絶縁膜が厚くなることを防止
することができるスプリットゲート型フラッシュメモリ
形成方法を提供することを他の目的とする。
【００３１】さらに、本発明は、ソース領域のピッチン
グ現象と、それによる電流漏洩の問題を防止することが
できるスプリットゲート型フラッシュメモリ形成方法を
提供することをさらに他の目的とする。
グ現象と、それによる電流漏洩の問題を防止することが
できるスプリットゲート型フラッシュメモリ形成方法を
提供することをさらに他の目的とする。
【００３２】
【課題を解決するための手段】本発明は、スプリットゲ
ート型フラッシュメモリ形成方法において、シリコン窒
化膜パターンの間にフローティングゲート膜が露出した
状態でシリコン窒化膜パターンの側壁に導電膜スペーサ
を形成し後続工程を実施する。この際、導電膜スペーサ
は完成したフラッシュメモリでフローティングゲートの
チップ部分を形成する。即ち、従来はシリコン窒化膜パ
ターンの間にフローティングゲート膜が露出した状態で
フローティングゲート膜酸化によるバーズビークを形成
しこの部分を異方性エッチングしてフローティングゲー
トのトンネリングチップを形成したが、本発明では、フ
ローティングゲート膜上でシリコン窒化膜パターンの側
壁にスペーサを形成してトンネリングチップを形成す
る。
ート型フラッシュメモリ形成方法において、シリコン窒
化膜パターンの間にフローティングゲート膜が露出した
状態でシリコン窒化膜パターンの側壁に導電膜スペーサ
を形成し後続工程を実施する。この際、導電膜スペーサ
は完成したフラッシュメモリでフローティングゲートの
チップ部分を形成する。即ち、従来はシリコン窒化膜パ
ターンの間にフローティングゲート膜が露出した状態で
フローティングゲート膜酸化によるバーズビークを形成
しこの部分を異方性エッチングしてフローティングゲー
トのトンネリングチップを形成したが、本発明では、フ
ローティングゲート膜上でシリコン窒化膜パターンの側
壁にスペーサを形成してトンネリングチップを形成す
る。
【００３３】従って、本発明の方法はスプリットゲート
型フラッシュメモリ形成方法において、基板にトンネリ
ングゲート絶縁膜及び第１導電膜を形成する段階と、第
１導電膜上に第１方向に線形ギャップを有し第１導電膜
とエッチング選択比を有する補助膜パターンを形成する
段階と、基板に第２導電膜を積層し全面エッチングして
補助膜パターンの側壁に第１導電膜と連結される第２導
電膜スペーサを形成する段階と、第２導電膜スペーサ上
を含む基板全面に第１導電膜及び補助膜パターンとエッ
チング選択比を有する第１絶縁物質膜を積層する段階
と、第１絶縁物質膜に対する全面異方性エッチングを行
って補助膜パターンの側壁に線形ギャップの一部を充填
し線形ギャップの中央部で第１導電膜を露出させるよう
に第１スペーサを形成する段階とを備えることを特徴と
する。
型フラッシュメモリ形成方法において、基板にトンネリ
ングゲート絶縁膜及び第１導電膜を形成する段階と、第
１導電膜上に第１方向に線形ギャップを有し第１導電膜
とエッチング選択比を有する補助膜パターンを形成する
段階と、基板に第２導電膜を積層し全面エッチングして
補助膜パターンの側壁に第１導電膜と連結される第２導
電膜スペーサを形成する段階と、第２導電膜スペーサ上
を含む基板全面に第１導電膜及び補助膜パターンとエッ
チング選択比を有する第１絶縁物質膜を積層する段階
と、第１絶縁物質膜に対する全面異方性エッチングを行
って補助膜パターンの側壁に線形ギャップの一部を充填
し線形ギャップの中央部で第１導電膜を露出させるよう
に第１スペーサを形成する段階とを備えることを特徴と
する。
【００３４】通常、第１及び第２導電膜はポリシリコン
で形成し、補助膜パターンはシリコン窒化膜、第１絶縁
物質膜はＣＶＤ酸化膜で形成する。
で形成し、補助膜パターンはシリコン窒化膜、第１絶縁
物質膜はＣＶＤ酸化膜で形成する。
【００３５】本発明で素子分離膜はトンネリングゲート
絶縁膜及び第１導電膜積層後トレンチ型に形成されるの
が一般的である。また、第２導電膜スペーサ形成後に表
面を酸化させる段階が付加的に備えられる。
絶縁膜及び第１導電膜積層後トレンチ型に形成されるの
が一般的である。また、第２導電膜スペーサ形成後に表
面を酸化させる段階が付加的に備えられる。
【００３６】一方、トンネリングゲート絶縁膜形成前に
素子分離膜を先に形成することができる。素子分離膜形
成後に第１導電膜を形成する場合、第１導電膜のパター
ニングが必要である。第２導電膜スペーサ形成後第１絶
縁物質膜形成前に第１導電膜のパターニングを実施する
と、該パターニングによって第１方向と横切る第２方向
で第１導電膜及び第２導電膜スペーサを除去して隣接フ
ローティングゲート間の分離を確実に行うことができ
る。
素子分離膜を先に形成することができる。素子分離膜形
成後に第１導電膜を形成する場合、第１導電膜のパター
ニングが必要である。第２導電膜スペーサ形成後第１絶
縁物質膜形成前に第１導電膜のパターニングを実施する
と、該パターニングによって第１方向と横切る第２方向
で第１導電膜及び第２導電膜スペーサを除去して隣接フ
ローティングゲート間の分離を確実に行うことができ
る。
【００３７】本発明で補助膜パターンの間に第１導電膜
が現れた状態で続いて第２導電膜スペーサを形成するこ
とができるが、補助膜パターンとの境界にバーズビーク
を形成するための第１導電膜表面に対する酸化を先ず実
施し、酸化された部分を除去する段階後に第２導電膜ス
ペーサを形成してチップ部分を補強することもできる。
さらに、望ましくは、第２導電膜スペーサ形成後表面酸
化が行われる。
が現れた状態で続いて第２導電膜スペーサを形成するこ
とができるが、補助膜パターンとの境界にバーズビーク
を形成するための第１導電膜表面に対する酸化を先ず実
施し、酸化された部分を除去する段階後に第２導電膜ス
ペーサを形成してチップ部分を補強することもできる。
さらに、望ましくは、第２導電膜スペーサ形成後表面酸
化が行われる。
【００３８】本発明で第１スペーサを形成した後に行わ
れる工程は従来のスプリットゲート型フラッシュメモリ
形成方法と同一に実施することができる。即ち、第１ス
ペーサ及び補助膜パターンをエッチングマスクとして第
１導電膜をエッチングして除去する段階と、第１スペー
サ及び補助膜パターンをイオン注入マスクとして不純物
イオン注入を実施して線形ギャップの中央部の基板に共
通ソース領域を形成する段階と、第３導電膜を積層し平
坦化して共通ソース領域と連結される共通ソースライン
を形成する段階と、補助膜パターンをエッチングで除去
し補助膜パターン下部の第１導電膜を異方性エッチング
で除去して第１スペーサ下に残留した第１導電膜及び第
２導電膜スペーサよりなるフローティングゲートを形成
する段階と、補助膜パターンが除去されて露出した第１
スペーサ側壁に接する第４導電膜パターンを形成してコ
ントロールゲートラインを形成する段階と、基板に不純
物イオン注入を実施してドレイン領域を形成する段階と
が順次行われる。又、ドレイン領域を形成する前にコン
トロールゲートライン側壁に第２絶縁物質膜、例えばシ
リコン窒化膜で第２スペーサを形成する段階を備えるこ
とができる。
れる工程は従来のスプリットゲート型フラッシュメモリ
形成方法と同一に実施することができる。即ち、第１ス
ペーサ及び補助膜パターンをエッチングマスクとして第
１導電膜をエッチングして除去する段階と、第１スペー
サ及び補助膜パターンをイオン注入マスクとして不純物
イオン注入を実施して線形ギャップの中央部の基板に共
通ソース領域を形成する段階と、第３導電膜を積層し平
坦化して共通ソース領域と連結される共通ソースライン
を形成する段階と、補助膜パターンをエッチングで除去
し補助膜パターン下部の第１導電膜を異方性エッチング
で除去して第１スペーサ下に残留した第１導電膜及び第
２導電膜スペーサよりなるフローティングゲートを形成
する段階と、補助膜パターンが除去されて露出した第１
スペーサ側壁に接する第４導電膜パターンを形成してコ
ントロールゲートラインを形成する段階と、基板に不純
物イオン注入を実施してドレイン領域を形成する段階と
が順次行われる。又、ドレイン領域を形成する前にコン
トロールゲートライン側壁に第２絶縁物質膜、例えばシ
リコン窒化膜で第２スペーサを形成する段階を備えるこ
とができる。
【００３９】一方、コントロールゲートラインを形成す
る段階は、第４導電膜を積層する段階と、第４導電膜上
に第２補助膜を積層する段階と、基板上の第４導電膜上
面より高い位置で基板全面を平坦化させる段階と、露出
した共通ソースラインと第４導電膜表面を熱酸化して酸
化膜を形成する段階と、酸化膜をエッチングマスクとし
て第２補助膜、第４導電膜に対する異方性エッチングを
実施する段階とを備えてなる。通常、第３、第４導電膜
はポリシリコンであり、第２補助膜はシリコン窒化膜、
またはシリコン窒化酸化膜で形成される。
る段階は、第４導電膜を積層する段階と、第４導電膜上
に第２補助膜を積層する段階と、基板上の第４導電膜上
面より高い位置で基板全面を平坦化させる段階と、露出
した共通ソースラインと第４導電膜表面を熱酸化して酸
化膜を形成する段階と、酸化膜をエッチングマスクとし
て第２補助膜、第４導電膜に対する異方性エッチングを
実施する段階とを備えてなる。通常、第３、第４導電膜
はポリシリコンであり、第２補助膜はシリコン窒化膜、
またはシリコン窒化酸化膜で形成される。
【００４０】また、本発明は、基板上にトンネリングゲ
ート絶縁膜、第１導電膜パターン、第１方向に線形ギャ
ップを有する補助膜パターンが順次形成され、基板内に
は素子分子膜が形成された状態を得る段階と、基板全面
に対する第２導電膜の形成と全面異方性エッチングによ
り、前記補助膜パターンの側壁に前記第１導電膜パター
ンと連結される第２導電膜スペーサを形成し、同時に第
１導電膜パターンと素子分離膜との段差部にも第２導電
膜からなるスペーサを形成する段階と、熱酸化を行って
前記第２導電膜スペーサ上および前記第１導電膜パター
ン上部に熱酸化膜を形成し、この際、前記第１導電膜パ
ターンと前記素子分離膜との段差部では、前記第２導電
膜からなるスペーサにより、それより内側の基板および
第１導電膜パターンが酸化されることを抑制する段階
と、基板全面に対する第１絶縁物質膜の形成と全面異方
性エッチングにより、前記補助膜パターンの側壁に前記
線形ギャップの一部を充填するように第１スペーサを形
成し、前記線形ギャップの中央部では前記第１導電膜パ
ターンを露出させる段階とを備えることを特徴とする。
ート絶縁膜、第１導電膜パターン、第１方向に線形ギャ
ップを有する補助膜パターンが順次形成され、基板内に
は素子分子膜が形成された状態を得る段階と、基板全面
に対する第２導電膜の形成と全面異方性エッチングによ
り、前記補助膜パターンの側壁に前記第１導電膜パター
ンと連結される第２導電膜スペーサを形成し、同時に第
１導電膜パターンと素子分離膜との段差部にも第２導電
膜からなるスペーサを形成する段階と、熱酸化を行って
前記第２導電膜スペーサ上および前記第１導電膜パター
ン上部に熱酸化膜を形成し、この際、前記第１導電膜パ
ターンと前記素子分離膜との段差部では、前記第２導電
膜からなるスペーサにより、それより内側の基板および
第１導電膜パターンが酸化されることを抑制する段階
と、基板全面に対する第１絶縁物質膜の形成と全面異方
性エッチングにより、前記補助膜パターンの側壁に前記
線形ギャップの一部を充填するように第１スペーサを形
成し、前記線形ギャップの中央部では前記第１導電膜パ
ターンを露出させる段階とを備えることを特徴とする。
【００４１】
【発明の実施の形態】以下、図面を参照しながら本発明
の実施形態を詳細に説明する。なお、工程の各段階を示
す図１５ないし図１８において、それぞれ(ａ)は図３の
ＡＡ方向に切断した断面図を示し、それぞれ(ｂ)は図３
のＣＣ方向に切断した断面図を示す。
の実施形態を詳細に説明する。なお、工程の各段階を示
す図１５ないし図１８において、それぞれ(ａ)は図３の
ＡＡ方向に切断した断面図を示し、それぞれ(ｂ)は図３
のＣＣ方向に切断した断面図を示す。
【００４２】先ず、補助膜パターン２０７の形成までの
工程を述べると、基板２０１にトンネリングゲート絶縁
膜２０３を基板２０１の熱酸化によって５０乃至１００
Å厚さで形成する。次に、トンネリングゲート絶縁膜２
０３上に第１導電膜としてポリシリコン膜を４００Å厚
さで形成する。次に、パターニング工程によって第１導
電膜パターン２０５が形成された状態で基板２０１にト
レンチ型素子分離膜１０３を形成する。この際、活性領
域は基板上一方向に長く形成され、図３のように活性領
域１０１と素子分離膜１０３或いはフィールド酸化膜は
互いに並んで形成される。また、活性領域上はトンネリ
ングゲート絶縁膜２０３と第１導電膜パターン２０５と
で覆われた状態になる。素子分離膜１０３の形成に使用
されたエッチング阻止膜パターンが除去された状態で基
板全面にシリコン窒化膜よりなる補助膜を３０００Å乃
至４０００Å厚さで形成しパターニングして一方向と垂
直に横切る方向、即ち本発明の第１方向にギャップを有
するように補助膜パターン２０７を形成する。この際、
ギャップを通じて現れる活性領域は第１導電膜パターン
２０５で覆われており、素子分離膜１０３は洗浄工程等
で少しエッチングされてシリコン基板２０１上面と殆ど
同じ位置にある。図１５(ａ)，(ｂ)はこの状態で図３の
ＡＡ方向及びＣＣ方向に基板を切断した断面を各々示
す。
工程を述べると、基板２０１にトンネリングゲート絶縁
膜２０３を基板２０１の熱酸化によって５０乃至１００
Å厚さで形成する。次に、トンネリングゲート絶縁膜２
０３上に第１導電膜としてポリシリコン膜を４００Å厚
さで形成する。次に、パターニング工程によって第１導
電膜パターン２０５が形成された状態で基板２０１にト
レンチ型素子分離膜１０３を形成する。この際、活性領
域は基板上一方向に長く形成され、図３のように活性領
域１０１と素子分離膜１０３或いはフィールド酸化膜は
互いに並んで形成される。また、活性領域上はトンネリ
ングゲート絶縁膜２０３と第１導電膜パターン２０５と
で覆われた状態になる。素子分離膜１０３の形成に使用
されたエッチング阻止膜パターンが除去された状態で基
板全面にシリコン窒化膜よりなる補助膜を３０００Å乃
至４０００Å厚さで形成しパターニングして一方向と垂
直に横切る方向、即ち本発明の第１方向にギャップを有
するように補助膜パターン２０７を形成する。この際、
ギャップを通じて現れる活性領域は第１導電膜パターン
２０５で覆われており、素子分離膜１０３は洗浄工程等
で少しエッチングされてシリコン基板２０１上面と殆ど
同じ位置にある。図１５(ａ)，(ｂ)はこの状態で図３の
ＡＡ方向及びＣＣ方向に基板を切断した断面を各々示
す。
【００４３】次いで、基板全面に第２導電膜としてポリ
シリコン膜がコンフォーマルに２００Å乃至３００Å厚
さで薄く積層される。この第２導電膜形成前に、基板に
対する熱酸化を行って、露出した第１導電膜パターン２
０５の上部に熱酸化膜を形成し補助膜パターン境界部に
熱酸化膜のバーズビーク（ｂｉｒｄ′ｓ ｂｅａｋ）を
形成し、その熱酸化膜をさらに除去する工程を付加的に
実施することができる。次いで、第２導電膜に対する全
面異方性エッチングを行うことにより、補助膜パターン
２０７の側壁に第２導電膜スペーサ２０９を形成する。
このとき、活性領域の第１導電膜パターン２０５と素子
分離膜１０３との段差部分にもスペーサ２１１が形成さ
れる。但し、この際エッチングの異方性を減らす方法等
で第２導電膜スペーサ２０９の高さを低めることが望ま
しい。図１６(ａ)，(ｂ)はこの状態で図３のＡＡ方向及
びＣＣ方向に基板を切断した断面を各々示す。
シリコン膜がコンフォーマルに２００Å乃至３００Å厚
さで薄く積層される。この第２導電膜形成前に、基板に
対する熱酸化を行って、露出した第１導電膜パターン２
０５の上部に熱酸化膜を形成し補助膜パターン境界部に
熱酸化膜のバーズビーク（ｂｉｒｄ′ｓ ｂｅａｋ）を
形成し、その熱酸化膜をさらに除去する工程を付加的に
実施することができる。次いで、第２導電膜に対する全
面異方性エッチングを行うことにより、補助膜パターン
２０７の側壁に第２導電膜スペーサ２０９を形成する。
このとき、活性領域の第１導電膜パターン２０５と素子
分離膜１０３との段差部分にもスペーサ２１１が形成さ
れる。但し、この際エッチングの異方性を減らす方法等
で第２導電膜スペーサ２０９の高さを低めることが望ま
しい。図１６(ａ)，(ｂ)はこの状態で図３のＡＡ方向及
びＣＣ方向に基板を切断した断面を各々示す。
【００４４】続いて第２導電膜スペーサ２０９が形成さ
れた基板に熱酸化を実施する。従って、第２導電膜スペ
ーサ２０９の上及び第１導電膜パターン２０５の上部に
熱酸化膜２１５が形成される。この際、図１７(ａ)で見
られるように第２導電膜スペーサ２０９が補助膜パター
ン２０７及び第１導電膜パターン２０５′と接した部分
即ち、スペーサ２０９の内部は熱酸化されない。だか
ら、熱酸化されない部分は導電膜として残って、後で完
成するフローティングゲートの鋭いチップ部分を形成す
ることができる。一方、図１６(ｂ)のスペーサ２１１の
部分は熱酸化過程で活性領域の基板内部に酸素が拡散さ
れることを遮断する役割をする。従って、図１７(ｂ)に
示されるように、スペーサ２１１自体は大部分酸化され
るが、その内側に隣接した基板及び第１導電膜パターン
２０５′が酸化されることを抑制する作用をする。従っ
て、従来のように素子分離膜１０３の周辺のトンネリン
グゲート絶縁膜２０３が厚くなる問題と、第１導電膜パ
ターン２０５の側壁が酸化されて後続工程で除去される
ことにより共通ソース領域の両側にピッチング現象が発
生することを防ぐことができる。
れた基板に熱酸化を実施する。従って、第２導電膜スペ
ーサ２０９の上及び第１導電膜パターン２０５の上部に
熱酸化膜２１５が形成される。この際、図１７(ａ)で見
られるように第２導電膜スペーサ２０９が補助膜パター
ン２０７及び第１導電膜パターン２０５′と接した部分
即ち、スペーサ２０９の内部は熱酸化されない。だか
ら、熱酸化されない部分は導電膜として残って、後で完
成するフローティングゲートの鋭いチップ部分を形成す
ることができる。一方、図１６(ｂ)のスペーサ２１１の
部分は熱酸化過程で活性領域の基板内部に酸素が拡散さ
れることを遮断する役割をする。従って、図１７(ｂ)に
示されるように、スペーサ２１１自体は大部分酸化され
るが、その内側に隣接した基板及び第１導電膜パターン
２０５′が酸化されることを抑制する作用をする。従っ
て、従来のように素子分離膜１０３の周辺のトンネリン
グゲート絶縁膜２０３が厚くなる問題と、第１導電膜パ
ターン２０５の側壁が酸化されて後続工程で除去される
ことにより共通ソース領域の両側にピッチング現象が発
生することを防ぐことができる。
【００４５】一方、素子分離膜領域にも補助膜パターン
の側壁の下部に第２導電膜スペーサが形成されて残存す
る。しかし、素子分離膜領域のこれら第２導電膜スペー
サは後続熱酸化工程で下部素子分離膜の影響等で大部分
酸化されるためフローティングゲート間の連結は防止さ
れる。特に、素子分離膜形成後トンネリングゲート絶縁
膜と第１導電膜が形成される実施形態では、第２導電膜
スペーサ形成後パターニング工程を通じて素子分離膜上
で第１導電膜、第２導電膜スペーサが除去されるため、
フローティングゲート間の連結は問題にならない。
の側壁の下部に第２導電膜スペーサが形成されて残存す
る。しかし、素子分離膜領域のこれら第２導電膜スペー
サは後続熱酸化工程で下部素子分離膜の影響等で大部分
酸化されるためフローティングゲート間の連結は防止さ
れる。特に、素子分離膜形成後トンネリングゲート絶縁
膜と第１導電膜が形成される実施形態では、第２導電膜
スペーサ形成後パターニング工程を通じて素子分離膜上
で第１導電膜、第２導電膜スペーサが除去されるため、
フローティングゲート間の連結は問題にならない。
【００４６】図１８(ａ)，(ｂ)はスプリットゲート型フ
ラッシュメモリ形成工程の次の段階を示した工程断面図
であり、２３５はスペーサ酸化膜、２１０は共通ソース
領域である。従来の図５で示された形態とフローティン
グゲートチップ部分２１９を除いて変化がないことが分
かる。
ラッシュメモリ形成工程の次の段階を示した工程断面図
であり、２３５はスペーサ酸化膜、２１０は共通ソース
領域である。従来の図５で示された形態とフローティン
グゲートチップ部分２１９を除いて変化がないことが分
かる。
【００４７】以後の工程も図６乃至図１１に示されたス
プリットゲート型フラッシュメモリ形成のための従来の
方法と同一に実施することができ、フローティングゲー
トチップ部分を除いて変化なしに実施される。
プリットゲート型フラッシュメモリ形成のための従来の
方法と同一に実施することができ、フローティングゲー
トチップ部分を除いて変化なしに実施される。
【００４８】
【発明の効果】以上のように本発明によると、導電膜ス
ペーサを作る簡単な工程追加によって、チップ部分をよ
り信頼性があるように鋭角に形成することができて消去
動作が円滑に行われるようにすることができ、さらにフ
ローティングゲートの下部のトンネリングゲート絶縁膜
が厚くなることを防止することができてプログラミング
動作速度の低下を防止することができる。さらに、ソー
ス領域で基板が掘られるピッチング現象と、それによる
電流漏洩の問題を防止することができる。
ペーサを作る簡単な工程追加によって、チップ部分をよ
り信頼性があるように鋭角に形成することができて消去
動作が円滑に行われるようにすることができ、さらにフ
ローティングゲートの下部のトンネリングゲート絶縁膜
が厚くなることを防止することができてプログラミング
動作速度の低下を防止することができる。さらに、ソー
ス領域で基板が掘られるピッチング現象と、それによる
電流漏洩の問題を防止することができる。
【図１】スプリットゲート型不揮発性メモリ装置のセル
トランジスタでプログラミングが行われる方法を説明す
るための断面図である。
トランジスタでプログラミングが行われる方法を説明す
るための断面図である。
【図２】スプリットゲート型不揮発性メモリ装置のセル
トランジスタで消去が行われる方法を説明するための断
面図である。
トランジスタで消去が行われる方法を説明するための断
面図である。
【図３】従来のスプリットゲート型フラッシュメモリで
セル領域にトランジスタ素子が形成された状態でのレイ
アウトを示す平面図である。
セル領域にトランジスタ素子が形成された状態でのレイ
アウトを示す平面図である。
【図４】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図５】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図６】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図７】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図８】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図９】図３のＡＡ方向に切断した断面を示し、図３の
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
ようなレイアウトを形成する工程の一部を示す工程断面
図である。
【図１０】図３のＡＡ方向に切断した断面を示し、図３
のようなレイアウトを形成する工程の一部を示す工程断
面図である。
のようなレイアウトを形成する工程の一部を示す工程断
面図である。
【図１１】図３のＡＡ方向に切断した断面を示し、図３
のようなレイアウトを形成する工程の一部を示す工程断
面図である。
のようなレイアウトを形成する工程の一部を示す工程断
面図である。
【図１２】従来技術の問題点を示すため図４のような工
程段階で図３のＢＢ方向に切断した断面を示す工程断面
図である。
程段階で図３のＢＢ方向に切断した断面を示す工程断面
図である。
【図１３】従来技術の問題点を示すため図４のような工
程段階で図３のＢＢ方向に切断した断面を示す工程断面
図である。
程段階で図３のＢＢ方向に切断した断面を示す工程断面
図である。
【図１４】従来技術の問題点を示すため図５のような工
程段階で図３のＣＣ方向に切断した断面を示す工程断面
図である。
程段階で図３のＣＣ方向に切断した断面を示す工程断面
図である。
【図１５】本発明によるスプリットゲート型フラッシュ
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
【図１６】本発明によるスプリットゲート型フラッシュ
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
【図１７】本発明によるスプリットゲート型フラッシュ
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
【図１８】本発明によるスプリットゲート型フラッシュ
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
メモリ形成方法の実施の形態を説明するための図で、図
３のＡＡ及びＣＣ方向に切断した断面を示す工程断面図
である。
１０３ 素子分離膜
２０１ シリコン基板
２０３ トンネリングゲート絶縁膜
２０５，２０５′ 第１導電膜パターン
２０７ 補助膜パターン
２０９ 第２導電膜スペーサ
２１０ 共通ソース領域
２１１ スペーサ
２１５ 熱酸化膜
２３５ スペーサ酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 金 鎭 宇
大韓民国京畿道水原市八達区靈通洞1047−
１ クンヨンアパート424棟501号
Ｆターム(参考） 5F083 EP03 EP25 ER02 ER14 ER17
ER22 GA01 GA06 GA27 LA12
LA16 LA21 MA06 MA19 NA01
PR06 PR09 PR39 PR40
5F101 BA14 BA15 BB04 BC11 BD02
BD10 BD35 BE05 BE07
Claims (12)
- 【請求項１】 基板にトンネリングゲート絶縁膜及び第
１導電膜を形成する段階と、 前記第１導電膜上に第１方向に線形ギャップを有し前記
第１導電膜とエッチング選択比を有する補助膜パターン
を形成する段階と、 前記補助膜パターンが形成された基板に第２導電膜を積
層し全面エッチングして前記補助膜パターンの側壁に前
記第１導電膜と連結される第２導電膜スペーサを形成す
る段階と、 前記第２導電膜スペーサ上を含む基板全面に前記第１導
電膜及び前記補助膜パターンとエッチング選択比を有す
る第１絶縁物質膜を積層する段階と、 前記第１絶縁物質膜に対する全面異方性エッチングを行
って前記補助膜パターンの側壁に前記線形ギャップの一
部を充填し前記線形ギャップの中央部で前記第１導電膜
を露出させるように第１スペーサを形成する段階とを備
えることを特徴とするスプリットゲート型フラッシュメ
モリ形成方法。 - 【請求項２】 前記第１導電膜及び前記第２導電膜はポ
リシリコンで形成し、 前記補助膜パターンはシリコン窒化膜、前記第１絶縁物
質膜はＣＶＤ酸化膜で形成することを特徴とする請求項
１に記載のスプリットゲート型フラッシュメモリ形成方
法。 - 【請求項３】 前記第１導電膜積層後トレンチ型素子分
離膜を形成する段階を備えることを特徴とする請求項１
に記載のスプリットゲート型フラッシュメモリ形成方
法。 - 【請求項４】 第２導電膜スペーサ形成後に熱酸化段階
を備えることを特徴とする請求項１に記載のスプリット
ゲート型フラッシュメモリ形成方法。 - 【請求項５】 前記トンネリングゲート絶縁膜形成前に
素子分離膜形成段階を備え、 前記第２導電膜スペーサ形成後前記第１絶縁物質膜形成
前にパターニングによって前記素子分離膜上で前記第１
方向と横切る第２方向に前記第１導電膜及び前記第２導
電膜スペーサを除去する段階を備えることを特徴とする
請求項１に記載のスプリットゲート型フラッシュメモリ
形成方法。 - 【請求項６】 前記補助膜パターンを形成する段階と前
記第２導電膜スペーサを形成する段階との間に、 前記補助膜パターンとの境界にバーズビークを形成する
ため前記第１導電膜表面に対する酸化を実施する段階
と、 前記酸化された第１導電膜表面を除去する段階とを付加
的に備えることを特徴とする請求項１に記載のスプリッ
トゲート型フラッシュメモリ形成方法。 - 【請求項７】 前記第１スペーサを形成する段階に続い
て、 前記第１スペーサ及び前記補助膜パターンをエッチング
マスクとして前記第１導電膜をエッチングして除去する
段階と、 前記第１スペーサ及び前記補助膜パターンをイオン注入
マスクとして不純物イオン注入を実施して前記線形ギャ
ップの中央部の基板に共通ソース領域を形成する段階
と、 第３導電膜を積層し平坦化を実施して前記共通ソース領
域と連結される共通ソースラインを形成する段階と、 前記補助膜パターンをエッチングで除去し前記補助膜パ
ターン下部の第１導電膜を異方性エッチングで除去する
段階と、 前記補助膜パターンが除去されて露出した第１スペーサ
側壁に接する第４導電膜パターンを形成してコントロー
ルゲートラインを形成する段階と、 前記コントロールゲートライン形成に次いで露出した基
板に不純物イオン注入を実施してドレイン領域を形成す
る段階とを付加的に備えることを特徴とする請求項１に
記載のスプリットゲート型フラッシュメモリ形成方法。 - 【請求項８】 前記ドレイン領域を形成する不純物イオ
ン注入の前に前記コントロールゲートラインの側壁に絶
縁膜よりなる第２スペーサを形成する段階を付加的に備
えることを特徴とする請求項７に記載のスプリットゲー
ト型フラッシュメモリ形成方法。 - 【請求項９】 前記コントロールゲートラインを形成す
る段階は、 第４導電膜を積層する段階と、 前記第４導電膜上に第２補助膜を積層する段階と、 基板上の前記第４導電膜上面より高い位置で基板全面を
平坦化させる段階と、 露出した前記共通ソースラインと前記第４導電膜表面と
を熱酸化して酸化膜を形成する段階と、 前記酸化膜をエッチングマスクとして前記第２補助膜、
前記第４導電膜に対する異方性エッチングを実施する段
階とを備えてなることを特徴とする請求項７に記載のス
プリットゲート型フラッシュメモリ形成方法。 - 【請求項１０】 前記第３導電膜と前記第４導電膜とは
ポリシリコンで形成することを特徴とする請求項９に記
載のスプリットゲート型フラッシュメモリ形成方法。 - 【請求項１１】 前記第２補助膜はシリコン窒化膜、シ
リコン窒化酸化膜のうち一つよりなることを特徴とする
請求項９に記載のスプリットゲート型フラッシュメモリ
形成方法。 - 【請求項１２】 基板上にトンネリングゲート絶縁膜、
第１導電膜パターン、第１方向に線形ギャップを有する
補助膜パターンが順次形成され、基板内には素子分子膜
が形成された状態を得る段階と、 基板全面に対する第２導電膜の形成と全面異方性エッチ
ングにより、前記補助膜パターンの側壁に前記第１導電
膜パターンと連結される第２導電膜スペーサを形成し、
同時に第１導電膜パターンと素子分離膜との段差部にも
第２導電膜からなるスペーサを形成する段階と、 熱酸化を行って前記第２導電膜スペーサ上および前記第
１導電膜パターン上部に熱酸化膜を形成し、この際、前
記第１導電膜パターンと前記素子分離膜との段差部で
は、前記第２導電膜からなるスペーサにより、それより
内側の基板および第１導電膜パターンが酸化されること
を抑制する段階と、 基板全面に対する第１絶縁物質膜の形成と全面異方性エ
ッチングにより、前記補助膜パターンの側壁に前記線形
ギャップの一部を充填するように第１スペーサを形成
し、前記線形ギャップの中央部では前記第１導電膜パタ
ーンを露出させる段階とを備えることを特徴とするスプ
リットゲート型フラッシュメモリ形成方法。
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|---|---|---|---|
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| KR2001-080483 | 2001-12-18 |
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| Publication Number | Publication Date |
|---|---|
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ID=19717163
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Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| CN106449646A (zh) * | 2016-10-12 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 一种控制闪存浮栅尖端的方法 |
| JP2019071348A (ja) * | 2017-10-10 | 2019-05-09 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体装置 |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100455379B1 (ko) * | 2002-02-21 | 2004-11-06 | 삼성전자주식회사 | 플래시 메모리 장치의 제조방법 |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| US6770934B1 (en) * | 2003-04-03 | 2004-08-03 | Powerchip Semiconductor Corp. | Flash memory device structure and manufacturing method thereof |
| US7095075B2 (en) | 2003-07-01 | 2006-08-22 | Micron Technology, Inc. | Apparatus and method for split transistor memory having improved endurance |
| KR100532352B1 (ko) * | 2003-08-21 | 2005-12-01 | 삼성전자주식회사 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US7153744B2 (en) * | 2003-12-03 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming self-aligned poly for embedded flash |
| US7906418B2 (en) * | 2003-12-03 | 2011-03-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device having substantially planar contacts and body |
| US7241654B2 (en) * | 2003-12-17 | 2007-07-10 | Micron Technology, Inc. | Vertical NROM NAND flash memory array |
| KR100800957B1 (ko) * | 2003-12-31 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 스플릿 게이트 구조의 플래시 메모리 제조방법 |
| US6878991B1 (en) * | 2004-01-30 | 2005-04-12 | Micron Technology, Inc. | Vertical device 4F2 EEPROM memory |
| US7075146B2 (en) * | 2004-02-24 | 2006-07-11 | Micron Technology, Inc. | 4F2 EEPROM NROM memory arrays with vertical devices |
| KR100660285B1 (ko) * | 2005-12-28 | 2006-12-20 | 동부일렉트로닉스 주식회사 | 스플리트 게이트형 비휘발성 기억 장치의 제조방법 |
| US8004032B1 (en) * | 2006-05-19 | 2011-08-23 | National Semiconductor Corporation | System and method for providing low voltage high density multi-bit storage flash memory |
| JP2011040626A (ja) * | 2009-08-13 | 2011-02-24 | Renesas Electronics Corp | 半導体記憶装置及び半導体記憶装置の製造方法 |
| JP6568751B2 (ja) * | 2015-08-28 | 2019-08-28 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9666680B1 (en) | 2015-11-18 | 2017-05-30 | United Microelectronics Corp. | Flash cell and forming process thereof |
| CN106384715B (zh) * | 2016-10-10 | 2019-02-01 | 上海华虹宏力半导体制造有限公司 | 浮栅的制备方法 |
| CN107369688B (zh) * | 2017-07-07 | 2020-10-16 | 上海华虹宏力半导体制造有限公司 | 闪存的制备方法 |
| TWI685948B (zh) * | 2019-02-01 | 2020-02-21 | 力晶積成電子製造股份有限公司 | 記憶體結構及其製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
| JP2000102467A (ja) * | 1998-09-29 | 2000-04-11 | Minolta Co Ltd | 立体模型の外装用プレート |
| JP2000315739A (ja) * | 1999-04-28 | 2000-11-14 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置の製造方法 |
| JP2001085544A (ja) * | 1999-09-14 | 2001-03-30 | Sanyo Electric Co Ltd | スプリットゲート型メモリセル |
| US6525371B2 (en) * | 1999-09-22 | 2003-02-25 | International Business Machines Corporation | Self-aligned non-volatile random access memory cell and process to make the same |
| KR100368594B1 (ko) * | 2001-02-23 | 2003-01-24 | 삼성전자 주식회사 | 스플릿 게이트형 플래쉬 메모리소자 |
| TW480680B (en) * | 2001-04-03 | 2002-03-21 | Nanya Technology Corp | Method for producing self-aligned separated gate-type flash memory cell |
-
2001
- 2001-12-18 KR KR10-2001-0080483A patent/KR100416380B1/ko not_active IP Right Cessation
-
2002
- 2002-10-22 US US10/277,848 patent/US6730565B2/en not_active Expired - Fee Related
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005086209A (ja) * | 2003-09-09 | 2005-03-31 | Samsung Electronics Co Ltd | ローカルｓｏｎｏｓ型メモリ素子及びその製造方法 |
| CN106449646A (zh) * | 2016-10-12 | 2017-02-22 | 上海华虹宏力半导体制造有限公司 | 一种控制闪存浮栅尖端的方法 |
| JP2019071348A (ja) * | 2017-10-10 | 2019-05-09 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体装置 |
| JP7164271B2 (ja) | 2017-10-10 | 2022-11-01 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法および半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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