JP2019071348A - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP2019071348A JP2019071348A JP2017196649A JP2017196649A JP2019071348A JP 2019071348 A JP2019071348 A JP 2019071348A JP 2017196649 A JP2017196649 A JP 2017196649A JP 2017196649 A JP2017196649 A JP 2017196649A JP 2019071348 A JP2019071348 A JP 2019071348A
- Authority
- JP
- Japan
- Prior art keywords
- film
- insulating film
- forming
- semiconductor device
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 112
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 49
- 238000002955 isolation Methods 0.000 claims abstract description 65
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 238000005530 etching Methods 0.000 claims abstract description 43
- 239000004020 conductor Substances 0.000 claims abstract description 11
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 230000001590 oxidative effect Effects 0.000 claims abstract description 5
- 238000000034 method Methods 0.000 claims description 36
- 238000005229 chemical vapour deposition Methods 0.000 claims description 20
- 150000004767 nitrides Chemical class 0.000 claims description 6
- 238000000926 separation method Methods 0.000 claims 2
- 239000013078 crystal Substances 0.000 abstract description 13
- 230000007547 defect Effects 0.000 abstract description 13
- 230000015572 biosynthetic process Effects 0.000 abstract description 11
- 238000009413 insulation Methods 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 43
- 229920005591 polysilicon Polymers 0.000 description 43
- 230000008878 coupling Effects 0.000 description 24
- 238000010168 coupling process Methods 0.000 description 24
- 238000005859 coupling reaction Methods 0.000 description 24
- 230000008569 process Effects 0.000 description 24
- 230000003647 oxidation Effects 0.000 description 14
- 238000007254 oxidation reaction Methods 0.000 description 14
- 238000010438 heat treatment Methods 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 6
- 239000011248 coating agent Substances 0.000 description 4
- 238000000576 coating method Methods 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 230000007261 regionalization Effects 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 201000004384 Alopecia Diseases 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000018109 developmental process Effects 0.000 description 1
- 230000003676 hair loss Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
【課題】結晶欠陥の発生を抑制するとともにゲート部材の成膜時における基板面に垂直な方向の変形の発生を抑制し、書き込み効率を向上させることが可能な半導体装置の製造方法および半導体装置を提供すること。【解決手段】半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を成膜する工程と、素子分離絶縁膜を形成する領域の導電体膜をエッチングして開口部を形成する工程と、開口部に露出する導電体膜の側面を覆う被覆絶縁膜を成膜する工程と、導電体膜が被覆絶縁膜で覆われた状態で開口部から半導体基板をエッチングして素子分離溝を形成する工程と、素子分離溝を酸化してライナー膜を成膜する工程と、素子分離溝を絶縁物で埋め込み素子分離絶縁膜を形成する工程と、を含む。【選択図】図２
Description
本発明は、半導体装置の製造方法および半導体装置、特にシリコン（Ｓｉ）を用いた半導体装置の製造方法および半導体装置に関する。
近年、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）プロセスを併用して、フラッシュ（不揮発性）メモリにおけるフローティングゲートのビットライン（以下、「ＢＬ」）方向をパターニングするＳｉ半導体製品が増加の傾向にある。
不揮発性メモリの製造方法として、例えば特許文献１に開示されたものが知られている。特許文献１に係る不揮発性メモリの製造方法は、基板上の第１絶縁膜の上にフローティングゲート用の第１導電体膜を形成した後、基板において第１方向に延伸する素子分離絶縁膜を形成する工程と、第１導電体膜と素子分離絶縁膜との上に、第１方向に直角な第２方向に延伸する開口部を有する窒化膜を形成した後、開口部の側面の各々にサイドウォール状のスペーサ絶縁膜を形成する工程と、スペーサ絶縁膜の間に第２導電体膜を形成した後、第２導電体膜の上に第２絶縁膜を形成する工程と、窒化膜を除去して素子分離絶縁膜の上面を露出し、素子分離絶縁膜の上面を第１導電体膜の上面よりも低くなるようにエッチングする工程と、第２絶縁膜とスペーサ絶縁膜とをマスクにして第１導電体膜を選択的に除去してフローティングゲートを形成する工程とを具備している。特許文献１に開示された不揮発性メモリはいわゆるスプリットゲート型不揮発性メモリであり、第１素子分離絶縁膜２と第２素子分離絶縁膜３との間に、２つメモリセルである第１スプリットゲート型不揮発性メモリセルと第２スプリットゲート型不揮発性メモリセルとが面対称に構成されている。
図６に示す比較例に係る半導体装置（フラッシュメモリ）の製造方法を参照して、スプリットゲート型不揮発性メモリを構成する２つの素子分離絶縁膜に挟まれた領域に形成されるフローティングゲートの製造方法についてより具体的に説明する。図６は一方の素子分離絶縁膜とその周囲の層の部分の製造方法を示している。なお、上記「ＢＬ方向」は図６（ｆ）の符号Ｄ１で示す方向であり、素子分離絶縁膜１２８の延伸方向と同じ方向である。
まず、Ｓｉの半導体基板１２０とフローティングゲート間の絶縁膜となるフローティングゲートカップリング酸化膜（以下、「ＦＧカップリング酸化膜」）１２１、フローティングゲートとなるフローティングゲートポリシリコン膜（以下、「ＦＧポリシリコン膜」）１２２、およびトレンチ（溝）をエッチングする際にハードマスクとなるトレンチＳｉＮ膜（窒化シリコン膜）１２３を、酸化処理、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）処理により成膜する。その後、露光、エッチング技術により開口部１２４を形成してフローティングゲートをパターニングする（図６（ａ））。
次に、ＳＴＩプロセス処理による結晶欠陥の発生を抑制するため、熱処理によりライナー酸化膜１２５を形成する（図６（ｂ））。次に、ＣＶＤ処理により開口部１２４をＮＳＧ（Ｎｏｎ ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜１２６で埋め込み(図６（ｃ））、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理によりＦＧポリシリコン膜１２２より高い位置にあるＮＳＧ膜１２６を研磨する（図６（ｄ））。
次に、トレンチＳｉＮ膜１２３を除去してフローティングゲートのＢＬ方向Ｄ１をパターニングすることにより、素子分離絶縁膜１２８が形成される（図６（ｅ）、（ｆ）。（ｆ）は（ｅ）の斜視図）。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、フラッシュメモリセル素子を搭載した半導体装置が製造される。
しかしながら、上記の比較例に係る半導体装置の製造方法におけるフローティングゲート製造工程には問題点が存在する。以下、ＢＬ方向Ｄ１と直交する方向の断面を示す図７を参照して該問題点について説明する。図７は、２つの素子分離絶縁膜１２８ａと素子分離絶縁膜１２８ｂとの間に挟まれた領域に形成されたフローティングゲート（ＦＧポリシリコン膜１２２）を示しており、（ａ）が正常な場合のフローティングゲート１３０Ａを、（ｂ）が前記問題が発生し、異常状態となっている場合のフローティングゲート１３０Ｂを各々示している。
正常な場合のフローティングゲート１３０Ａは、図７（ａ）に示すように、半導体基板１２０の主面に垂直な方向の変形のない平坦な層（主面と略平行な層）として形成される。しかしながら、図６（ｂ）に示す製造工程において、結晶欠陥抑制のためにライナー酸化膜１２５を熱酸化処理により形成した際、ＦＧカップリング酸化膜１２１と半導体基板１２０の界面が酸化され、図７（ｂ）に示すように、フローティングゲート１３０Ｂが拉げる（基板面に垂直な方向の変形が発生する）場合がある。このような拉げが発生すると、フラッシュメモリセルの書込み特性、消去特性の劣化を引き起こす場合がある。すなわち拉げの発生により、蓄積された電子によるセル電流の抑制効果が低下し、書き込み効率の劣化が引き起こされる場合がある。また、実効ゲート幅が狭くなることにより、消去後の電流の低下が発生する場合がある。特許文献１はこのような課題について検討したものではない。
上記問題の解決方法としては、図６（ｂ）のライナー酸化工程において、ＦＧカップリング酸化膜１２１と半導体基板１２０との界面が酸化されないように条件出しして酸化処理することが一般的である。しかしながら、本解決方法では最適条件を見出す必要があるため、開発期間が長くなるという問題がある。
本発明は、上記の点に鑑みてなされたものであり、結晶欠陥の発生を抑制するとともにゲート部材の成膜時における基板面に垂直な方向の変形の発生を抑制し、書き込み効率を向上させることが可能な半導体装置の製造方法および半導体装置を提供することを目的とする。
本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を成膜する工程と、素子分離絶縁膜を形成する領域の前記導電体膜をエッチングして開口部を形成する工程と、前記開口部に露出する前記導電体膜の側面を覆う被覆絶縁膜を成膜する工程と、前記導電体膜が前記被覆絶縁膜で覆われた状態で前記開口部から前記半導体基板をエッチングして素子分離溝を形成する工程と、前記素子分離溝を酸化してライナー膜を成膜する工程と、前記素子分離溝を絶縁物で埋め込み前記素子分離絶縁膜を形成する工程と、を含むものである。
他の態様の本発明に係る半導体装置の製造方法は、半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を成膜する工程と、素子分離絶縁膜を形成する領域の前記ゲート絶縁膜、前記導電体膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、エッチングされた前記導電体膜の側面を含む前記素子分離溝を覆う被覆絶縁膜を化学気相成長により成膜する工程と、前記素子分離溝の底部の前記被覆絶縁膜をエッチングで除去する工程と、前記素子分離溝の底部を酸化してライナー膜を成膜する工程と、残留する前記被覆絶縁膜をエッチングにより除去する工程と、前記素子分離溝を絶縁物で埋め込み前記素子分離絶縁膜を形成する工程と、を含むものである。
本発明に係る半導体装置は、半導体基板と、前記半導体基板に設けられた溝に絶縁物が充填されて構成されるとともに前記半導体基板の予め定められた方向に延伸する素子分離絶縁膜と、前記素子分離絶縁膜と接して前記半導体基板の主面上に設けられたゲート絶縁膜と、前記素子分離絶縁膜と接して前記ゲート絶縁膜上に設けられたフローティングゲートと、前記主面内に形成されたソース領域、および前記ソース領域に接続されるとともに前記フローティングゲートに隣接して配置されたソース配線を備えたソースラインと、前記主面内に形成されたドレイン領域、および前記ドレイン領域に接続されたコンタクト部を備えたコンタクト部と、前記半導体基板上に形成された第１の絶縁膜、および第２の絶縁膜を介し前記フローティングゲートに隣接して前記第１の絶縁膜上に設けられたコントロールゲートを備えたワードラインと、を含み、前記フローティングゲートの表面は、前記主面と略平行であるものである。
本発明によれば、結晶欠陥の発生を抑制するとともにゲート部材の成膜時における基板面に垂直な方向の変形の発生を抑制し、書き込み効率を向上させることが可能な半導体装置の製造方法および半導体装置を提供することが可能となる。
以下、図面を参照して、本発明を実施するための形態について詳細に説明する。以下の説明では、本発明に係る半導体装置をフラッシュメモリ（不揮発性メモリ）に適用した形態を例示して説明する。
［第１の実施の形態］
図１および図２を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。図１は本実施の形態に係る半導体装置のＢＬ方向Ｄ１の断面、図２はＢＬ方向に直交する方向の断面を各々示している。
図１および図２を参照して、本実施の形態に係る半導体装置の製造方法および半導体装置について説明する。図１は本実施の形態に係る半導体装置のＢＬ方向Ｄ１の断面、図２はＢＬ方向に直交する方向の断面を各々示している。
図１に示すように、本実施の形態に係るフラッシュメモリ１００は、２つの素子分離絶縁膜の間に形成された、互いに面対称に対向して配置されたメモリセル１１１ａおよびメモリセル１１１ｂからなる対を複数含んで構成されている。メモリセル１１１ａと１１１ｂとは、ソース配線１０１およびソース１０５を共用している。メモリセル１１１ａと１１１ｂとは向きが異なる以外同様の構成であるので、以下メモリセル１１１ａを例示して説明する。
図１に示すように、半導体基板１１の主面１１２上に形成されたメモリセル１１１ａは、ソース１０５、ソース配線１０１、ゲート絶縁膜１０９ａ、フローティングゲート１０８ａ、スペーサ１０２ａ、コントロールゲート１０３ａ、サイドウォール１０４ａ、ドレイン１０６ａ、およびコンタクト部１０７ａを含んで構成されている。半導体基板１１は、一例としてＳｉ基板を用いている。
ソース１０５は半導体基板１１に不純物を拡散させて形成されている。ソース配線１０１はソース１０５に接続され、フラッシュメモリ１００のソースラインを構成している。
フローティングゲート１０８ａは半導体基板１１上に形成されたゲート絶縁膜１０９ａ上に設けられている。フローティングゲート１０８ａ上にはスペーサ１０２ａが形成されている。
フローティングゲート１０８ａは半導体基板１１上に形成されたゲート絶縁膜１０９ａ上に設けられている。フローティングゲート１０８ａ上にはスペーサ１０２ａが形成されている。
コントロールゲート１０３ａは、トンネル絶縁膜１１０ａを介して半導体基板１１上に形成され、ワードラインを構成している。コントロールゲート１０３ａは、トンネル絶縁膜１１０ａを介して、ゲート絶縁膜１０９ａ、フローティングゲート１０８ａ、およびスペーサ１０２ａに隣接して配置されている。サイドウォール１０４ａは、コントロールゲート１０３ａに隣接して形成されている。ドレイン１０６ａは半導体基板１１に不純物を拡散させて形成されている。ドレイン１０６ａおよびドレイン１０６ａに接続されたコンタクト部１０７ａによりビットコンタクトが構成されている。
以上のように構成されたフラッシュメモリ１００では、半導体基板１１に発生したチャネルホットエレクトロンが、フローティングゲート１０８ａ注入されることで、書き込みが行われる。また、フローティングゲート１０８ａからトンネル絶縁膜１１０ａを介してコントロールゲート１０３ａに電子を引き抜くことでデータの消去が行われる。さらに、コントロールゲート１０３ａに読み出し用の電圧を印加することで、メモリセル１１１ａの状態（オン、オフ）を検出している。
次に、図１のＡ−Ａ線に沿ったフラッシュメモリ１００の断面を示す図２を参照して、本実施の形態に係るフラッシュメモリ１００の製造方法について説明する。図２は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。本実施の形態に係る製造方法では、ＳＴＩパターン形成時において、ＦＧカップリング酸化膜を削る前にＦＧポリシリコン膜の側壁に酸化膜を形成し、フィールド領域の酸化膜および半導体基板の一部を除去した後にライナー酸化膜を形成している。以下、図２を参照して、本実施の形態に係る半導体装置の製造方法について、より詳細に説明する。
まず、半導体基板１１の表面にカップリング酸化膜１２、ＦＧポリシリコン膜１３、ハードマスクであるＳｉＮ膜１４を成膜し、露光処理、エッチング処理を用いて、フィールド領域のＦＧポリシリコン膜１３、ＳｉＮ膜１４を削り、開口部１５を形成する（図２（ａ）、ＴＲ（トレンチ）１エッチング工程）。カップリング酸化膜１２は本発明に係る「ゲート酸化膜」の一例、ＦＧポリシリコン膜１３は本発明に係る「導電体膜」の一例である。
次に、ＣＶＤを用いて、カップリング酸化膜１２上、ＦＧポリシリコン膜１３およびＳｉＮ膜１４の側壁に酸化膜１６を形成する（図２（ｂ）、側壁酸化膜ＣＶＤ工程）。酸化膜１６は本発明に係る「被覆絶縁膜」の一例である。
次に、エッチング処理を用いて、フィールド領域の酸化膜１６、カップリング酸化膜１２を除去する（図２（ｃ）、ＴＲ２エッチング工程）。
次に、エッチング処理を用いてフィールド領域の半導体基板１１を削り、トレンチ１７を形成する（図２（ｄ）、ＴＲ３エッチング工程）。トレンチ１７は本発明に係る「素子分離溝」に相当する。
次に、酸化処理を行ってライナー酸化膜２６を形成する（図２（ｅ）、ライナー酸化工程）。
次に、例えばＣＶＤによりトレンチ１７をＮＳＧ膜１９で埋め込み（図２（ｆ）、ＳＴＩ埋め込みＮＳＧ工程）、ＣＭＰ処理によりＦＧポリシリコン膜１３より高い位置にあるＮＳＧ膜１９を研磨する（図２（ｇ）、ＴＲ−ＣＭＰ工程）。
次に、ＦＧポリシリコン膜１３上のＳｉＮ膜１４を除去し、素子分離絶縁膜２７を形成する（図２（ｈ）、ＴＲ−ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。すなわち、ＦＧポリシリコン膜１３が２つの素子分離絶縁膜２７の間に形成されたフローティングゲート１０８ａとなる。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、フラッシュメモリセル素子を搭載した本実施の形態に係る半導体装置（フラッシュメモリ）が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、結晶欠陥抑制のためのライナー酸化膜２６を形成する前に、ＦＧポリシリコン膜１３の側壁に酸化膜１６を形成することによって、ライナー酸化膜２６の形成によるＦＧポリシリコン膜１３の拉げ（基板面に垂直な方向の変形）の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、ゲート部材の成膜時における基板面に垂直な方向の変形の発生が抑制された半導体装置の製造方法および半導体装置を提供することが可能となった。
［第２の実施の形態］
図３を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図３は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
図３を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図３は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
本実施の形態に係る製造方法では、ＳＴＩパターン形成時に、カップリング酸化膜を削る前にＦＧポリシリコン膜の側壁にＳｉＮ膜を形成し、フィールド領域のＳｉＮ膜、酸化膜、半導体基板を除去した後にライナー酸化膜を形成している。
まず、半導体基板１１の表面にカップリング酸化膜１２、ＦＧポリシリコン膜１３、ハードマスクであるＳｉＮ膜１４を成膜し、露光条件処理、エッチング処理を用いて、フィールド領域のＦＧポリシリコン膜１３、ＳｉＮ膜１４を削り、開口部１５を形成する（図３（ａ）、ＴＲ１エッチング工程）。
次に、ＣＶＤを用いてカップリング酸化膜１２上、ＦＧポリシリコン膜１３およびＳｉＮ膜１４の側壁にＳｉＮ膜２０を形成する（図３（ｂ）、側壁ＳｉＮ膜ＣＶＤ工程）。ＳｉＮ膜２０は本発明に係る「被覆絶縁膜」の一例である。
次に、エッチング処理を用いて、フィールド領域のＦＧカップリング酸化膜１２上のＳｉＮ膜２０を除去し（図３（ｃ）、ＴＲ２エッチング工程）、続けてカップリング酸化膜１２を除去する（図３（ｄ）、ＴＲ３エッチング工程）。
次に、エッチング処理を用いてフィールド領域のＳｉ基板を削りトレンチ１７を形成する（図３（ｅ）、ＴＲ３エッチング工程）。
次に、酸化処理を行ってライナー酸化膜１８を形成する（図３（ｆ）、ライナー酸化工程）。
次に、ＦＧポリシリコン膜１３およびＳｉＮ膜１４の側壁のＳｉＮ膜２０を除去する（図３（ｇ）、側壁ＳｉＮ膜除去工程）。
次に、例えばＣＶＤによりトレンチ１７をＮＳＧ膜１９で埋め込んだ後（図３（ｈ）、ＳＴＩ埋め込みＮＳＧ工程）、ＣＭＰ処理によりＦＧポリシリコン膜１３より高い位置にあるＮＳＧ膜１９を研磨する（図３（ｉ）、ＴＲ−ＣＭＰ工程）。
次に、ＦＧポリシリコン膜１３上のＳｉＮ膜１４を除去し、素子分離絶縁膜２７を形成する（図３（ｊ）、ＴＲ−ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。すなわち、ＦＧポリシリコン膜１３が２つの素子分離絶縁膜２７の間に形成されたフローティングゲート１０８ａとなる。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、フラッシュメモリセル素子を搭載した本実施の形態に係る半導体装置（フラッシュメモリ）が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、結晶欠陥抑制のためのライナー酸化膜１８を形成する前に、ＦＧポリシリコン膜１３の側壁にＳｉＮ膜２０を形成することによって、ライナー酸化膜１８の形成によるＦＧポリシリコン膜１３の拉げ（基板面に垂直な方向の変形）の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、ゲート部材の成膜時における基板面に垂直な方向の変形の発生が抑制された半導体装置の製造方法および半導体装置を提供することが可能となった。
［第３の実施の形態］
図４を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図４は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
図４を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図４は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
本実施の形態に係る製造方法では、ＳＴＩパターン形成時、ライナー酸化を実施する前に、側壁ＳｉＮ膜を成膜し、トレンチ底部の側壁ＳｉＮ膜を除去した後にライナー酸化膜を形成している。
まず、半導体基板１１の表面にカップリング酸化膜１２、ＦＧポリシリコン膜１３、ハードマスクであるＳｉＮ膜１４を成膜し、露光処理、エッチング処理を用いて、フィールド領域のカップリング酸化膜１２、ＦＧポリシリコン膜１３、ＳｉＮ膜１４、および半導体基板１１を削り、トレンチ２１を形成する（図４（ａ）、ＴＲ１エッチング工程）。トレンチ２１は本発明に係る「素子分離溝」に相当する。
次に、ＣＶＤを用いて、カップリング酸化膜１２、ＦＧポリシリコン膜１３、およびＳｉＮ膜１４の側壁、並びにトレンチ２１の底部、側壁にＳｉＮ膜２２を形成する（図４（ｂ）、側壁ＳｉＮ膜ＣＶＤ工程）。ＳｉＮ膜２２は本発明に係る「被覆絶縁膜」の一例である。
次に、エッチング処理を用いて、トレンチ２１の底部のＳｉＮ膜２２を除去する（図４（ｃ）、ＴＲ２エッチング工程）。
次に、酸化処理を行ってライナー酸化膜２３を形成する（図４（ｄ）、ライナー酸化工程）。
次に、カップリング酸化膜１２、ＦＧポリシリコン膜１３、およびＳｉＮ膜１４の側壁、のＳｉＮ膜２２を除去する（図４（ｅ）、側壁ＳｉＮ膜除去工程）。
次に、例えばＣＶＤによりトレンチ２１をＮＳＧ膜１９で埋め込み（図４（ｆ）、ＳＴＩ埋め込みＮＳＧ工程）、ＣＭＰ処理によりＦＧポリシリコン膜１３より高い位置にあるＮＳＧ膜１９を研磨する（図４（ｇ）、ＴＲ−ＣＭＰ工程）。
次に、ＦＧポリシリコン膜１３上のＳｉＮ膜１４を除去し、素子分離絶縁膜２７を形成する（図４（ｈ）、ＴＲ−ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。すなわち、ＦＧポリシリコン膜１３が２つの素子分離絶縁膜２７の間に形成されたフローティングゲート１０８ａとなる。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、フラッシュメモリセル素子を搭載した本実施の形態に係る半導体装置（フラッシュメモリ）が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、結晶欠陥抑制のためのライナー酸化膜２３を形成する前に、ＦＧポリシリコン膜１３の側壁にＳｉＮ膜２２を形成することによって、ライナー酸化膜２３の形成によるＦＧポリシリコン膜１３の拉げ（基板面に垂直な方向の変形）の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、ゲート部材の成膜時における基板面に垂直な方向の変形の発生が抑制された半導体装置の製造方法および半導体装置を提供することが可能となった。
［第４の実施の形態］
図５を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図５は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
図５を参照して、本実施の形態に係る半導体装置の製造方法、および半導体装置について説明する。本実施の形態は、上記実施の形態においてフローティングゲートの形成方法を変えたものであり、半導体装置としてのフラッシュメモリの構成はフラッシュメモリ１００と同様なので、必要な場合は図１を参照することとし、詳細な説明を省略する。図５は、フラッシュメモリ１００におけるフローティングゲートの形成方法を示すものであり、２つの素子分離絶縁膜の一方の素子分離絶縁膜とその周囲の層の部分を図示している。
本実施の形態に係る製造方法では、ＳＴＩパターン形成時、ライナー酸化を実施する前に、側壁ＮＳＧ膜を成膜し、トレンチ底部の側壁ＮＳＧ膜を除去した後にライナー酸化膜を形成している。
まず、半導体基板１１の表面にカップリング酸化膜１２、ＦＧポリシリコン膜１３、ハードマスクであるＳｉＮ膜１４を成膜し、露光処理、エッチング処理を用いて、フィールド領域のカップリング酸化膜１２、ＦＧポリシリコン膜１３、ＳｉＮ膜１４、および半導体基板１１を削り、トレンチ２１を形成する（図５（ａ）、ＴＲ１エッチング工程）。
次に、ＣＶＤを用いてカップリング酸化膜１２、ＦＧポリシリコン膜１３、およびＳｉＮ膜１４の側壁にＮＳＧ膜２４を形成する（図５（ｂ）、側壁ＮＳＧ膜ＣＶＤ工程）。ＮＳＧ膜２４は本発明に係る「被覆絶縁膜」の一例である。
次に、エッチング処理を用いて、トレンチ２１の底部のＮＳＧ膜２４を除去する（図５（ｃ）、ＴＲ２エッチング工程）。
次に、酸化処理を行ってライナー酸化膜２５を形成する（図５（ｄ）、ライナー酸化工程）。
次に、カップリング酸化膜１２、ＦＧポリシリコン膜１３、ＳｉＮ膜１４、およびトレンチ２１の側壁のＮＳＧ膜２４を除去する（図５（ｅ）、側壁ＮＳＧ膜除去工程）。
次に、例えばＣＶＤによりトレンチ２１をＮＳＧ膜１９で埋め込み（図５（ｆ）、ＳＴＩ埋め込みＮＳＧ工程）、ＣＭＰ処理によりＦＧポリシリコン膜１３より高い位置にあるＮＳＧ膜１９を研磨する（図５（ｇ）、ＴＲ−ＣＭＰ工程）。
次に、ＦＧポリシリコン膜１３上のＳｉＮ膜１４を除去し、素子分離絶縁膜２７を形成する（図５（ｈ）、ＴＲ−ＳｉＮ除去工程）。本工程により、フローティングゲートのＢＬ方向Ｄ１のパターニングが行われる。すなわち、ＦＧポリシリコン膜１３が２つの素子分離絶縁膜２７の間に形成されたフローティングゲート１０８ａとなる。その後、露光処理、エッチング処理、熱処理により、ワードライン、ソースライン、ビットコンタクト（図示省略）を形成することにより、フラッシュメモリセル素子を搭載した本実施の形態に係る半導体装置（フラッシュメモリ）が製造される。
本実施の形態に係る半導体装置の製造方法、および半導体装置によれば、結晶欠陥抑制のためのライナー酸化膜２５を形成する前に、ＦＧポリシリコン膜１３の側壁にＮＳＧ膜２４を形成することによって、ライナー酸化膜２５の形成によるＦＧポリシリコン膜１３の拉げ（基板面に垂直な方向の変形）の発生を抑制することができる。このことにより、結晶欠陥の発生を抑制しつつ、ゲート部材の成膜時における基板面に垂直な方向の変形の発生が抑制された半導体装置の製造方法および半導体装置を提供することが可能となった。
なお、上記した本発明の実施形態に係る半導体装置の製造方法は一例にすぎず、本発明の趣旨を逸脱しない限りにおいて、工程の省略、追加、改変、使用する材料の変更等を行うことが可能である。
１１ 半導体基板
１２ カップリング酸化膜
１３ ＦＧポリシリコン膜
１４ ＳｉＮ膜
１５ 開口部
１６ 酸化膜
１７ トレンチ
１８ ライナー酸化膜
１９ ＮＳＧ膜
２０ ＳｉＮ膜
２１ トレンチ
２２ ＳｉＮ膜
２３ ライナー酸化膜
２４ ＮＳＧ膜
２５、２６ ライナー酸化膜
２７ 素子分離絶縁膜
１００ フラッシュメモリ
１０１ ソース配線
１０２ａ、１０２ｂ スペーサ
１０３ａ、１０３ｂ コントロールゲート
１０４ａ、１０４ｂ サイドウォール
１０５ ソース
１０６ａ、１０６ｂ ドレイン
１０７ａ、１０７ｂ トコンタクト部
１０８ａ、１０８ｂ フローティングゲート
１０９ａ、１０９ｂ ゲート絶縁膜
１１０ａ、１１０ｂ トンネル絶縁膜
１１１ａ、１１１ｂ メモリセル
１１２ 主面
１２０ 半導体基板
１２１ ＦＧカップリング酸化膜
１２２ ＦＧポリシリコン膜
１２３ トレンチＳｉＮ膜
１２４ 開口部
１２５ ライナー酸化膜
１２６ ＮＳＧ膜
１２８、１２８ａ、１２８ｂ 素子分離絶縁膜
１３０Ａ、１３０Ｂ フローティングゲート
Ｄ１ ＢＬ方向
１２ カップリング酸化膜
１３ ＦＧポリシリコン膜
１４ ＳｉＮ膜
１５ 開口部
１６ 酸化膜
１７ トレンチ
１８ ライナー酸化膜
１９ ＮＳＧ膜
２０ ＳｉＮ膜
２１ トレンチ
２２ ＳｉＮ膜
２３ ライナー酸化膜
２４ ＮＳＧ膜
２５、２６ ライナー酸化膜
２７ 素子分離絶縁膜
１００ フラッシュメモリ
１０１ ソース配線
１０２ａ、１０２ｂ スペーサ
１０３ａ、１０３ｂ コントロールゲート
１０４ａ、１０４ｂ サイドウォール
１０５ ソース
１０６ａ、１０６ｂ ドレイン
１０７ａ、１０７ｂ トコンタクト部
１０８ａ、１０８ｂ フローティングゲート
１０９ａ、１０９ｂ ゲート絶縁膜
１１０ａ、１１０ｂ トンネル絶縁膜
１１１ａ、１１１ｂ メモリセル
１１２ 主面
１２０ 半導体基板
１２１ ＦＧカップリング酸化膜
１２２ ＦＧポリシリコン膜
１２３ トレンチＳｉＮ膜
１２４ 開口部
１２５ ライナー酸化膜
１２６ ＮＳＧ膜
１２８、１２８ａ、１２８ｂ 素子分離絶縁膜
１３０Ａ、１３０Ｂ フローティングゲート
Ｄ１ ＢＬ方向
Claims (9)
- 半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を成膜する工程と、
素子分離絶縁膜を形成する領域の前記導電体膜をエッチングして開口部を形成する工程と、
前記開口部に露出する前記導電体膜の側面を覆う被覆絶縁膜を成膜する工程と、
前記導電体膜が前記被覆絶縁膜で覆われた状態で前記開口部から前記半導体基板をエッチングして素子分離溝を形成する工程と、
前記素子分離溝を酸化してライナー膜を成膜する工程と、
前記素子分離溝を絶縁物で埋め込み前記素子分離絶縁膜を形成する工程と、を含む
半導体装置の製造方法。 - 前記被覆絶縁膜を成膜する工程は、化学気相成長により酸化膜を成膜する工程であり、 前記素子分離溝を形成する工程は、前記開口部の前記ゲート絶縁膜上に形成された前記酸化膜とともに前記半導体基板をエッチングして前記素子分離溝を形成する工程であり、 前記ライナー膜を成膜する工程は、前記酸化膜に連なるように前記ライナー膜を成膜する工程である
請求項１に記載の半導体装置の製造方法。 - 前記被覆絶縁膜を成膜する工程は、化学気相成長により窒化膜を成膜する工程であり、 前記素子分離溝を形成する工程は、前記開口部の前記ゲート絶縁膜上に形成された前記窒化膜とともに前記半導体基板をエッチングして前記素子分離溝を形成する工程であり、 前記ライナー膜を成膜する工程の後に残留する前記被覆絶縁膜を除去する工程をさらに含む
請求項２に記載の半導体装置の製造方法。 - 半導体基板の上にゲート絶縁膜を介してフローティングゲート用の導電体膜を成膜する工程と、
素子分離絶縁膜を形成する領域の前記ゲート絶縁膜、前記導電体膜および前記半導体基板をエッチングして素子分離溝を形成する工程と、
エッチングされた前記導電体膜の側面を含む前記素子分離溝を覆う被覆絶縁膜を化学気相成長により成膜する工程と、
前記素子分離溝の底部の前記被覆絶縁膜をエッチングで除去する工程と、
前記素子分離溝の底部を酸化してライナー膜を成膜する工程と、
残留する前記被覆絶縁膜をエッチングにより除去する工程と、
前記素子分離溝を絶縁物で埋め込み前記素子分離絶縁膜を形成する工程と、を含む
半導体装置の製造方法。 - 前記被覆絶縁膜が窒化膜である
請求項４に記載の半導体装置の製造方法。 - 前記被覆絶縁膜がＮＳＧ膜である
請求項４に記載の半導体装置の製造方法。 - 半導体基板と、
前記半導体基板に設けられた溝に絶縁物が充填されて構成されるとともに前記半導体基板の予め定められた方向に延伸する素子分離絶縁膜と、
前記素子分離絶縁膜と接して前記半導体基板の主面上に設けられたゲート絶縁膜と、
前記素子分離絶縁膜と接して前記ゲート絶縁膜上に設けられたフローティングゲートと、
前記主面内に形成されたソース領域、および前記ソース領域に接続されるとともに前記フローティングゲートに隣接して配置されたソース配線を備えたソースラインと、
前記主面内に形成されたドレイン領域、および前記ドレイン領域に接続されたコンタクト部を備えたビットコンタクトと、
前記半導体基板上に形成された第１の絶縁膜、および第２の絶縁膜を介し前記フローティングゲートに隣接して前記第１の絶縁膜上に設けられたコントロールゲートを備えたワードラインと、を含み、
前記フローティングゲートの表面は、前記主面と略平行である
半導体装置。 - 前記溝の側壁と前記絶縁物との間にライナー膜が設けられている
請求項７に記載の半導体装置。 - 前記フローティングゲートの端面と前記絶縁物との間に酸化膜が設けられている
請求項７または請求項８に記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017196649A JP7164271B2 (ja) | 2017-10-10 | 2017-10-10 | 半導体装置の製造方法および半導体装置 |
| JP2022108916A JP2022130711A (ja) | 2017-10-10 | 2022-07-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2017196649A JP7164271B2 (ja) | 2017-10-10 | 2017-10-10 | 半導体装置の製造方法および半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022108916A Division JP2022130711A (ja) | 2017-10-10 | 2022-07-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019071348A true JP2019071348A (ja) | 2019-05-09 |
| JP7164271B2 JP7164271B2 (ja) | 2022-11-01 |
Family
ID=66440733
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2017196649A Active JP7164271B2 (ja) | 2017-10-10 | 2017-10-10 | 半導体装置の製造方法および半導体装置 |
| JP2022108916A Pending JP2022130711A (ja) | 2017-10-10 | 2022-07-06 | 半導体装置の製造方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022108916A Pending JP2022130711A (ja) | 2017-10-10 | 2022-07-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JP7164271B2 (ja) |
Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06506798A (ja) * | 1991-04-09 | 1994-07-28 | シリコン・ストーリッジ・テクノロジー・インク | 電気的可変不揮発性単一トランジスタ半導体記憶装置及び方法 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2003218248A (ja) * | 2001-12-18 | 2003-07-31 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ形成方法 |
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| JP2006344809A (ja) * | 2005-06-09 | 2006-12-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008166793A (ja) * | 2007-01-04 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子およびその素子分離膜形成方法 |
| JP2008177277A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | フラッシュメモリ及びフラッシュメモリの製造方法 |
| JP2009117779A (ja) * | 2007-11-09 | 2009-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012204488A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2014165253A (ja) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US20160111493A1 (en) * | 2014-10-21 | 2016-04-21 | Sandisk Technologies Inc. | Double Trench Isolation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7402886B2 (en) * | 2004-11-23 | 2008-07-22 | Sandisk Corporation | Memory with self-aligned trenches for narrow gap isolation regions |
| JP2008071827A (ja) * | 2006-09-12 | 2008-03-27 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
-
2017
- 2017-10-10 JP JP2017196649A patent/JP7164271B2/ja active Active
-
2022
- 2022-07-06 JP JP2022108916A patent/JP2022130711A/ja active Pending
Patent Citations (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06506798A (ja) * | 1991-04-09 | 1994-07-28 | シリコン・ストーリッジ・テクノロジー・インク | 電気的可変不揮発性単一トランジスタ半導体記憶装置及び方法 |
| JPH11103033A (ja) * | 1997-09-29 | 1999-04-13 | Sony Corp | 不揮発性半導体記憶装置の製造方法 |
| JP2003218248A (ja) * | 2001-12-18 | 2003-07-31 | Samsung Electronics Co Ltd | スプリットゲート型フラッシュメモリ形成方法 |
| JP2003229500A (ja) * | 2001-12-28 | 2003-08-15 | Hynix Semiconductor Inc | フラッシュメモリ素子のフローティングゲート形成方法 |
| JP2004235313A (ja) * | 2003-01-29 | 2004-08-19 | Renesas Technology Corp | 半導体装置 |
| JP2006344809A (ja) * | 2005-06-09 | 2006-12-21 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008166793A (ja) * | 2007-01-04 | 2008-07-17 | Hynix Semiconductor Inc | 半導体素子およびその素子分離膜形成方法 |
| JP2008177277A (ja) * | 2007-01-17 | 2008-07-31 | Toshiba Corp | フラッシュメモリ及びフラッシュメモリの製造方法 |
| JP2009117779A (ja) * | 2007-11-09 | 2009-05-28 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP2012204488A (ja) * | 2011-03-24 | 2012-10-22 | Toshiba Corp | 半導体装置の製造方法 |
| JP2014165253A (ja) * | 2013-02-22 | 2014-09-08 | Toshiba Corp | 半導体装置および半導体装置の製造方法 |
| US20160111493A1 (en) * | 2014-10-21 | 2016-04-21 | Sandisk Technologies Inc. | Double Trench Isolation |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7164271B2 (ja) | 2022-11-01 |
| JP2022130711A (ja) | 2022-09-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7906396B1 (en) | Flash memory and method of fabricating the same | |
| TWI641114B (zh) | 使用兩個多晶矽沉積步驟來形成三柵極非揮發性快閃記憶體單元對的方法 | |
| JP2004228421A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP5322369B2 (ja) | 不揮発性メモリ素子の製造方法 | |
| JP4250616B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2003218248A (ja) | スプリットゲート型フラッシュメモリ形成方法 | |
| US20060276001A1 (en) | Method for manufacturing a semiconductor device having a STI structure | |
| JP2010114260A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP4606580B2 (ja) | 半導体不揮発性メモリの制御ゲートおよびフローティングゲートの形成 | |
| KR100461665B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| JP4600834B2 (ja) | 半導体装置の製造方法 | |
| US20220285547A1 (en) | Method of manufacturing semiconductor device and semiconductor device | |
| KR100683389B1 (ko) | 플래시 메모리의 셀 트랜지스터 및 그 제조 방법 | |
| JP7164271B2 (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2000031305A (ja) | Ａｎｄ型不揮発性半導体記憶装置およびその製造方法 | |
| JP2010109019A (ja) | 半導体装置およびその製造方法 | |
| TWI395290B (zh) | 快閃記憶體及其製造方法 | |
| JP2007220892A (ja) | 半導体装置及びその製造方法 | |
| JP2009194221A (ja) | 半導体装置およびその製造方法 | |
| JP2007221106A (ja) | Ｎａｎｄ型半導体記憶装置及びその製造方法 | |
| JP2007141962A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2008098503A (ja) | 半導体装置およびその製造方法 | |
| KR101048957B1 (ko) | 낸드 플래쉬 메모리 소자 및 그의 제조 방법 | |
| JP2009267254A (ja) | チャージトラップ型不揮発性半導体記憶装置およびその製造方法 | |
| JP4284311B2 (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200707 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20210520 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210713 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20210913 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211109 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20220412 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220706 |
|
| C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20220706 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20220715 |
|
| C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20220719 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220920 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221018 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7164271 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |