JP2003229500A - フラッシュメモリ素子のフローティングゲート形成方法 - Google Patents
フラッシュメモリ素子のフローティングゲート形成方法Info
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】 （修正有）
【課題】 フローティングゲートのスペースを確保する
ことが可能なフラッシュメモリ素子のフローティングゲ
ート形成方法を提供する。 【解決手段】 半導体基板１０上にトンネル酸化膜１４
を形成する段階と、前記トンネル酸化膜上に下部ポリシ
リコン層１６を形成する段階と、前記下部ポリシリコン
層上にパッド酸化膜及びパッド窒化膜を形成する段階
と、前記半導体基板にトレンチを形成する段階と、全体
構造上に酸化膜を形成した後、平坦化工程を行って前記
トレンチを埋め込む段階と、前記パッド窒化膜及びパッ
ド酸化膜を除去すると同時に、前記酸化膜をオーバーエ
ッチングするために第１エッチング工程を行う段階と、
全体構造上に上部ポリシリコン層２８を形成した後、第
２エッチング工程を行ってフローティングゲート３０を
形成する段階とを含んでなる。
ことが可能なフラッシュメモリ素子のフローティングゲ
ート形成方法を提供する。 【解決手段】 半導体基板１０上にトンネル酸化膜１４
を形成する段階と、前記トンネル酸化膜上に下部ポリシ
リコン層１６を形成する段階と、前記下部ポリシリコン
層上にパッド酸化膜及びパッド窒化膜を形成する段階
と、前記半導体基板にトレンチを形成する段階と、全体
構造上に酸化膜を形成した後、平坦化工程を行って前記
トレンチを埋め込む段階と、前記パッド窒化膜及びパッ
ド酸化膜を除去すると同時に、前記酸化膜をオーバーエ
ッチングするために第１エッチング工程を行う段階と、
全体構造上に上部ポリシリコン層２８を形成した後、第
２エッチング工程を行ってフローティングゲート３０を
形成する段階とを含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリ
素子のフローティングゲート形成方法に関し、特に、フ
ローティングゲートのスペースを確保することが可能な
フラッシュメモリ素子のフローティングゲート形成方法
に関する。
素子のフローティングゲート形成方法に関し、特に、フ
ローティングゲートのスペースを確保することが可能な
フラッシュメモリ素子のフローティングゲート形成方法
に関する。
【０００２】
【従来の技術】一般に、フラッシュメモリ素子の製造方
法は、素子分離膜を形成した後、フローティングゲート
用ポリシリコン層を形成する方法を使用しているが、フ
ローティングゲートはフローティングゲート用ポリシリ
コン層をまずエッチングした後、ゲート電極を定義(def
ine)し、自己整列エッチング(Self Aligned Etch;ＳＡ
Ｅ)工程を行ってゲート電極の下部にフローティングゲ
ート用ポリシリコン層を形成する。最近は、フローティ
ングゲート用ポリシリコン層のスペース(space)を確保
するために、ステッパー(stepper)方式を用いた形成方
法と自己整列フローティングゲート(Self Aligned Floa
ting Gate)方式を用いた形成方法が広く用いられてい
る。
法は、素子分離膜を形成した後、フローティングゲート
用ポリシリコン層を形成する方法を使用しているが、フ
ローティングゲートはフローティングゲート用ポリシリ
コン層をまずエッチングした後、ゲート電極を定義(def
ine)し、自己整列エッチング(Self Aligned Etch;ＳＡ
Ｅ)工程を行ってゲート電極の下部にフローティングゲ
ート用ポリシリコン層を形成する。最近は、フローティ
ングゲート用ポリシリコン層のスペース(space)を確保
するために、ステッパー(stepper)方式を用いた形成方
法と自己整列フローティングゲート(Self Aligned Floa
ting Gate)方式を用いた形成方法が広く用いられてい
る。
【０００３】ステッパー方式を用いた方法は、フローテ
ィングゲート用ポリシリコン層を蒸着した後、マスク工
程によってスペースを定義する方法であり、フローティ
ングゲート用ポリシリコン層をバータイプ(Bar Type)に
定義する。この際、隣接したフローティングゲート用ポ
リシリコン層間のスペースを如何に小さく定義すること
ができるかが最も重要な問題として作用するが、この方
法は、フローティングゲート用ポリシリコン層間のスペ
ースを確実に定義することはできるが、マスク工程が追
加されるし、デザインルールが減少するほど高価のステ
ッパーが使用されるので、フラッシュメモリ素子のコス
トを上昇させる主要な要因として作用する。
ィングゲート用ポリシリコン層を蒸着した後、マスク工
程によってスペースを定義する方法であり、フローティ
ングゲート用ポリシリコン層をバータイプ(Bar Type)に
定義する。この際、隣接したフローティングゲート用ポ
リシリコン層間のスペースを如何に小さく定義すること
ができるかが最も重要な問題として作用するが、この方
法は、フローティングゲート用ポリシリコン層間のスペ
ースを確実に定義することはできるが、マスク工程が追
加されるし、デザインルールが減少するほど高価のステ
ッパーが使用されるので、フラッシュメモリ素子のコス
トを上昇させる主要な要因として作用する。
【０００４】一方、自己整列フローティングゲート方式
を用いた方法は、マスク工程なしで湿式ディップ(Wet D
ip)とポリＣＭＰ(Poly Chemical Mechanical Polishin
g)工程でフローティングゲート用ポリシリコン層を定義
する方法であって、マスク工程が実施されないため、ス
テッパーに依存しないという長所がある。ところが、湿
式ディップタイムによって激しいスペース変化(space v
ariation)が発生する虞があり、ポリＣＭＰ工程がさら
に行われて工程コストが増加する原因になる。また、湿
式ディップによってフローティングゲート用ポリシリコ
ン層とフィールド酸化膜(Field Oxide;ＦＯＸ)間の重畳
(overlay)が決定されることにより、激しいモウト(moa
t)が発生する。モウト発生部位はチャネルイオンが注入
されない領域であって、後続のフラッシュメモリ素子の
動作に悪影響を及ぼす。
を用いた方法は、マスク工程なしで湿式ディップ(Wet D
ip)とポリＣＭＰ(Poly Chemical Mechanical Polishin
g)工程でフローティングゲート用ポリシリコン層を定義
する方法であって、マスク工程が実施されないため、ス
テッパーに依存しないという長所がある。ところが、湿
式ディップタイムによって激しいスペース変化(space v
ariation)が発生する虞があり、ポリＣＭＰ工程がさら
に行われて工程コストが増加する原因になる。また、湿
式ディップによってフローティングゲート用ポリシリコ
ン層とフィールド酸化膜(Field Oxide;ＦＯＸ)間の重畳
(overlay)が決定されることにより、激しいモウト(moa
t)が発生する。モウト発生部位はチャネルイオンが注入
されない領域であって、後続のフラッシュメモリ素子の
動作に悪影響を及ぼす。
【０００５】特に、自己整列フローティングゲート方式
を用いた方法では、モウトの発生によりフラッシュメモ
リ素子の消去動作(Erase Operation)が問題になるが、
カップリング比(coupling ratio)が減少すると、消去動
作の際により高いバイアスが必要となる。これはフラッ
シュメモリ素子においてキャパシタの大きさを増加さ
せ、結果としてチップサイズを増加させる原因になる。
従って、全てのフラッシュメモリ素子の設計時にゲート
カップリング比を最大限確保することが重要な問題とし
て台頭してくる。
を用いた方法では、モウトの発生によりフラッシュメモ
リ素子の消去動作(Erase Operation)が問題になるが、
カップリング比(coupling ratio)が減少すると、消去動
作の際により高いバイアスが必要となる。これはフラッ
シュメモリ素子においてキャパシタの大きさを増加さ
せ、結果としてチップサイズを増加させる原因になる。
従って、全てのフラッシュメモリ素子の設計時にゲート
カップリング比を最大限確保することが重要な問題とし
て台頭してくる。
【０００６】ここで、フラッシュメモリ素子のキャパシ
タは、フローティングゲートとコントロールゲート間の
キャパシタＣｇ、フローティングゲートとドレイン接合
領域間の重畳キャパシタＣｄ、フローティングゲートと
ソース接合領域間の重畳キャパシタＣｓ、フローティン
グゲートと半導体基板間のＦＯＸキャパシタＣｂ及び自
由電荷(Free Charge)キャパシタＣｆからなり、これら
の総キャパシタＣｔは下記数式１で表わされる。
タは、フローティングゲートとコントロールゲート間の
キャパシタＣｇ、フローティングゲートとドレイン接合
領域間の重畳キャパシタＣｄ、フローティングゲートと
ソース接合領域間の重畳キャパシタＣｓ、フローティン
グゲートと半導体基板間のＦＯＸキャパシタＣｂ及び自
由電荷(Free Charge)キャパシタＣｆからなり、これら
の総キャパシタＣｔは下記数式１で表わされる。
【０００７】
【数１】
【０００８】Ｃｔ＝Ｃｇ＋Ｃｄ＋Ｃｓ＋Ｃｂ＋Ｃｆ
【０００９】また、ゲートカップリング比ｋｇは下記の
数式２で表わされる。
数式２で表わされる。
【００１０】
【数２】
【００１１】ｋｇ＝Ｃｇ／Ｃｔ
【００１２】消去動作の際にゲートカップリング比が重
要な理由は、コントロールゲートに印加される電圧Ｖｇ
が下記の数式３で定義されるフローティングゲートＶｆ
ｇで表わされるためである。
要な理由は、コントロールゲートに印加される電圧Ｖｇ
が下記の数式３で定義されるフローティングゲートＶｆ
ｇで表わされるためである。
【００１３】
【数３】
【００１４】Ｖｆｇ＝ｋｇ×Ｖｇ
【００１５】ＦＮトンネリング(Fowler-Nordheim tunne
ling)は、コントロールゲートと半導体基板間の電圧差
によってなされる方式であって、実際フローティングゲ
ートに印加去れるバイアスに依存する。また、ゲートカ
ップリング比に影響を及ぼす重要な要素はＯＮＯ(Oxide
/Nitride/Oxide)構造からなる誘電体膜の厚さ、及び半
導体基板とフローティングゲートを取り囲んでいる誘電
体膜の面積である。従って、他のキャパシタに比べて誘
電体膜のキャパシタが大きい比重を占めている。
ling)は、コントロールゲートと半導体基板間の電圧差
によってなされる方式であって、実際フローティングゲ
ートに印加去れるバイアスに依存する。また、ゲートカ
ップリング比に影響を及ぼす重要な要素はＯＮＯ(Oxide
/Nitride/Oxide)構造からなる誘電体膜の厚さ、及び半
導体基板とフローティングゲートを取り囲んでいる誘電
体膜の面積である。従って、他のキャパシタに比べて誘
電体膜のキャパシタが大きい比重を占めている。
【００１６】
【発明が解決しようとする課題】従って、本発明は、か
かる問題を解決するために創案されたもので、その目的
は、素子分離膜の形成時にフローティングゲート用下部
ポリシリコン層のスペースを定義し、後続のウォール犠
牲酸化工程及びウォール酸化工程を行ってトレンチの内
部面にバーズビークを形成した後、フローティングゲー
ト用上部ポリシリコン層を形成してフローティングゲー
トのスペースを形成することにより、既存のステッパー
方式と比較してはマスク工程がスキップ(skip)してコス
トが減少し、また自己整列フローティング方式と比較し
てはＣＭＰ(Chemical Mechanical Polishing)を用いた
平坦化工程がスキップして工程コストが減少するという
効果が得られるフラッシュメモリ素子のフローティング
ゲート形成方法を提供することにある。
かる問題を解決するために創案されたもので、その目的
は、素子分離膜の形成時にフローティングゲート用下部
ポリシリコン層のスペースを定義し、後続のウォール犠
牲酸化工程及びウォール酸化工程を行ってトレンチの内
部面にバーズビークを形成した後、フローティングゲー
ト用上部ポリシリコン層を形成してフローティングゲー
トのスペースを形成することにより、既存のステッパー
方式と比較してはマスク工程がスキップ(skip)してコス
トが減少し、また自己整列フローティング方式と比較し
てはＣＭＰ(Chemical Mechanical Polishing)を用いた
平坦化工程がスキップして工程コストが減少するという
効果が得られるフラッシュメモリ素子のフローティング
ゲート形成方法を提供することにある。
【００１７】
【課題を解決するための手段】上記目的を達成するため
の本発明は、半導体基板上にトンネル酸化膜を形成する
段階と、前記トンネル酸化膜上に下部ポリシリコン層を
形成する段階と、前記下部ポリシリコン層上にパッド酸
化膜及びパッド窒化膜を形成する段階と、前記半導体基
板にトレンチを形成する段階と、全体構造上に酸化膜を
形成した後、平坦化工程を行って前記トレンチを埋め込
む段階と、前記パッド窒化膜及びパッド酸化膜を除去す
ると同時に、前記酸化膜をオーバーエッチングするため
に第１エッチング工程を行う段階と、全体構造上に上部
ポリシリコン層を形成した後、第２エッチング工程を行
ってフローティングゲートを形成する段階とを含んでな
ることを特徴とする。
の本発明は、半導体基板上にトンネル酸化膜を形成する
段階と、前記トンネル酸化膜上に下部ポリシリコン層を
形成する段階と、前記下部ポリシリコン層上にパッド酸
化膜及びパッド窒化膜を形成する段階と、前記半導体基
板にトレンチを形成する段階と、全体構造上に酸化膜を
形成した後、平坦化工程を行って前記トレンチを埋め込
む段階と、前記パッド窒化膜及びパッド酸化膜を除去す
ると同時に、前記酸化膜をオーバーエッチングするため
に第１エッチング工程を行う段階と、全体構造上に上部
ポリシリコン層を形成した後、第２エッチング工程を行
ってフローティングゲートを形成する段階とを含んでな
ることを特徴とする。
【００１８】
【発明の実施の形態】以下、添付図に基づいて本発明の
好適な実施例を詳細に説明する。
好適な実施例を詳細に説明する。
【００１９】図１ａ乃至図１ｇは本発明の実施例に係る
フラッシュメモリ素子のフローティングゲート形成方法
を説明するために示すフラッシュメモリ素子の断面図で
ある。
フラッシュメモリ素子のフローティングゲート形成方法
を説明するために示すフラッシュメモリ素子の断面図で
ある。
【００２０】図１ａを参照すると、半導体基板１０上に
バッファ酸化膜１２を５０Åの厚さに形成した後、ウェ
ルイオン注入工程及びしきい値電圧イオン注入工程を行
ってウェル領域及び不純物領域（図示せず）を形成す
る。この際、しきい値電圧イオン注入工程はセル領域だ
けマスクをした後、イオン注入工程を行う。
バッファ酸化膜１２を５０Åの厚さに形成した後、ウェ
ルイオン注入工程及びしきい値電圧イオン注入工程を行
ってウェル領域及び不純物領域（図示せず）を形成す
る。この際、しきい値電圧イオン注入工程はセル領域だ
けマスクをした後、イオン注入工程を行う。
【００２１】一方、バッファ酸化膜１２を形成する前
に、半導体基板１０に対してＤＨＦ(Diluted HF；５
０：１の比率にてＨ２Ｏで希釈したＨＦ溶液)またはＢ
ＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ４Ｆを１０
０：１または３００：１で混合した溶液)を用いた前処
理洗浄工程を行う。
に、半導体基板１０に対してＤＨＦ(Diluted HF；５
０：１の比率にてＨ２Ｏで希釈したＨＦ溶液)またはＢ
ＯＥ(Buffer Oxide Etchant；ＨＦとＮＨ４Ｆを１０
０：１または３００：１で混合した溶液)を用いた前処
理洗浄工程を行う。
【００２２】図１ｂを参照すると、ＤＨＦまたはＢＯＥ
を用いた洗浄工程を行ってバッファ酸化膜１２を除去し
た後、バッファ酸化膜１２の除去部位にトンネル酸化膜
１４を９０〜１００Åの厚さに形成する。
を用いた洗浄工程を行ってバッファ酸化膜１２を除去し
た後、バッファ酸化膜１２の除去部位にトンネル酸化膜
１４を９０〜１００Åの厚さに形成する。
【００２３】次に、全体構造上にフローティングゲート
用下部ポリシリコン層１６（以下、「下部ポリシリコン
層」という）を８００〜１０００Åの厚さに形成した
後、その上部にパッド酸化膜１８及びパッド窒化膜２０
を順次形成する。この際、下部ポリシリコン層１６はド
ープト(doped)ポリシリコン層とアンドープト(undoped)
ポリシリコン層の積層構造で形成するが、下部ポリシリ
コン層１６を８００Åに形成する場合、ドープトポリシ
リコン層は６００Åに形成し、アンドープトポリシリコ
ン層は２００Åに形成する。また、パッド酸化膜１８は
１００Åに形成し、パッド窒化膜２０は１２００Åに形
成する。
用下部ポリシリコン層１６（以下、「下部ポリシリコン
層」という）を８００〜１０００Åの厚さに形成した
後、その上部にパッド酸化膜１８及びパッド窒化膜２０
を順次形成する。この際、下部ポリシリコン層１６はド
ープト(doped)ポリシリコン層とアンドープト(undoped)
ポリシリコン層の積層構造で形成するが、下部ポリシリ
コン層１６を８００Åに形成する場合、ドープトポリシ
リコン層は６００Åに形成し、アンドープトポリシリコ
ン層は２００Åに形成する。また、パッド酸化膜１８は
１００Åに形成し、パッド窒化膜２０は１２００Åに形
成する。
【００２４】図１ｃを参照すると、アイソレーションＩ
ＳＯマスクを用いたエッチング工程を行ってパッド窒化
膜２０、パッド酸化膜１８、下部ポリシリコン層１６及
びトンネル酸化膜１４を順次エッチングした後、半導体
基板１０を３０００Åの深さにエッチングしてトレンチ
２２を形成する。
ＳＯマスクを用いたエッチング工程を行ってパッド窒化
膜２０、パッド酸化膜１８、下部ポリシリコン層１６及
びトンネル酸化膜１４を順次エッチングした後、半導体
基板１０を３０００Åの深さにエッチングしてトレンチ
２２を形成する。
【００２５】図２ａを参照すると、ウォール(Wall)犠牲
(Sacrificial；ＳＡＣ)酸化工程を乾式または湿式酸化
方式で行って犠牲酸化膜（図示せず）を形成した後、ウ
ォール酸化工程を乾式または湿式酸化方式で実施してウ
ォール酸化膜（図示せず）を形成する。ここで、ウォー
ル犠牲酸化工程はトレンチ２２を形成するためのエッチ
ング工程の際に損傷或いは結晶転位(Crystal Dislocati
on)が生ずる半導体基板１０の所定の部位を緩和するた
めに実施され、ウォール酸化工程はエッチングされた半
導体基板１０の端部をラウンディング状にするために実
施される。
(Sacrificial；ＳＡＣ)酸化工程を乾式または湿式酸化
方式で行って犠牲酸化膜（図示せず）を形成した後、ウ
ォール酸化工程を乾式または湿式酸化方式で実施してウ
ォール酸化膜（図示せず）を形成する。ここで、ウォー
ル犠牲酸化工程はトレンチ２２を形成するためのエッチ
ング工程の際に損傷或いは結晶転位(Crystal Dislocati
on)が生ずる半導体基板１０の所定の部位を緩和するた
めに実施され、ウォール酸化工程はエッチングされた半
導体基板１０の端部をラウンディング状にするために実
施される。
【００２６】次に、下部ポリシリコン層１６とトンネル
酸化膜１４との間、及び下部ポリシリコン層１６とパッ
ド酸化膜２０との間に乾式または湿式酸化工程を行っ
て、図２ａに示した「Ａ」の如くバーズビーク(Bird’s
Beak)を形成する。
酸化膜１４との間、及び下部ポリシリコン層１６とパッ
ド酸化膜２０との間に乾式または湿式酸化工程を行っ
て、図２ａに示した「Ａ」の如くバーズビーク(Bird’s
Beak)を形成する。
【００２７】図２ｂを参照すると、トレンチ２２の内部
面にイオンを注入するために、フィールドブロッキング
イオン注入工程(Field Blocking Implant)を実施する
が、ＮＭＯＳの場合、２０ＫｅＶの注入エネルギーを印
加する状態でボロン(Boron)を５Ｅ１３ｉｏｎｓ／ｃｍ
２のドーズ量で流入させて実施する。
面にイオンを注入するために、フィールドブロッキング
イオン注入工程(Field Blocking Implant)を実施する
が、ＮＭＯＳの場合、２０ＫｅＶの注入エネルギーを印
加する状態でボロン(Boron)を５Ｅ１３ｉｏｎｓ／ｃｍ
２のドーズ量で流入させて実施する。
【００２８】次に、全体構造上にＤＣＳ(ＳｉＨ２Ｃｌ
２)を基本とするＨＴＯ(High Temperature Oxide)を薄
く蒸着した後、高温で緻密化工程を行ってライナー(Lin
er)酸化膜（図示せず）を形成する。この際、緻密化工
程は１０００〜１１００℃の高温にてＮ２雰囲気中で２
０〜３０分間実施する。このような緻密化工程によって
ライナー酸化膜の組織が緻密になってエッチング抵抗性
が増加することにより、ＳＴＩ工程時に発生するモウト
の形成を抑制すると共に漏洩電流(Leakage current)を
防止することができる。
２)を基本とするＨＴＯ(High Temperature Oxide)を薄
く蒸着した後、高温で緻密化工程を行ってライナー(Lin
er)酸化膜（図示せず）を形成する。この際、緻密化工
程は１０００〜１１００℃の高温にてＮ２雰囲気中で２
０〜３０分間実施する。このような緻密化工程によって
ライナー酸化膜の組織が緻密になってエッチング抵抗性
が増加することにより、ＳＴＩ工程時に発生するモウト
の形成を抑制すると共に漏洩電流(Leakage current)を
防止することができる。
【００２９】次に、全体構造上にトレンチ絶縁膜用ＨＤ
Ｐ酸化膜２４を蒸着した後、トレンチ２２を埋め込むよ
うにＣＭＰを用いた平坦化工程を実施するが、パッド窒
化膜２０の厚さが９００Åとなるように平坦化工程を行
う。この際、トレンチ絶縁膜用ＨＤＰ酸化膜はトレンチ
２２の内部にボイド(void)が発生しないようにするた
め、ギャップフィリング(gap filling)工程によって形
成する。
Ｐ酸化膜２４を蒸着した後、トレンチ２２を埋め込むよ
うにＣＭＰを用いた平坦化工程を実施するが、パッド窒
化膜２０の厚さが９００Åとなるように平坦化工程を行
う。この際、トレンチ絶縁膜用ＨＤＰ酸化膜はトレンチ
２２の内部にボイド(void)が発生しないようにするた
め、ギャップフィリング(gap filling)工程によって形
成する。
【００３０】図３ａを参照すると、全体構造上に対して
酸化膜ドライエッチング工程を行うが、エッチングター
ゲットを１０００Åとし、酸化膜と窒化膜の選択比を
１：１とし、ポリ（ポリシリコン）と酸化膜の選択比を
１：１０とする。これにより、パッド窒化膜２０が全て
除去されることにより、従来の技術で行われる窒化膜ス
トリップ工程をスキップすることができる。また、ドラ
イエッチング工程の際にエッチングターゲットを、残在
するパッド窒化膜２０の厚さより大きく設定して工程を
実施することにより、ＨＤＰ酸化膜２４がオーバーエッ
チングされて下部ポリシリコン層１６より低いところに
素子分離膜２６が形成される。
酸化膜ドライエッチング工程を行うが、エッチングター
ゲットを１０００Åとし、酸化膜と窒化膜の選択比を
１：１とし、ポリ（ポリシリコン）と酸化膜の選択比を
１：１０とする。これにより、パッド窒化膜２０が全て
除去されることにより、従来の技術で行われる窒化膜ス
トリップ工程をスキップすることができる。また、ドラ
イエッチング工程の際にエッチングターゲットを、残在
するパッド窒化膜２０の厚さより大きく設定して工程を
実施することにより、ＨＤＰ酸化膜２４がオーバーエッ
チングされて下部ポリシリコン層１６より低いところに
素子分離膜２６が形成される。
【００３１】次に、全体構造上にＤＨＦまたはＢＯＥを
用いた前処理洗浄工程を行うが、エッチングターゲット
を２００Åの厚さ以下に設定して実施した後、３００〜
９００Åの厚さにフローティングゲート用上部ポリシリ
コン層２８（以下、「上部ポリシリコン層」という）を
形成する。
用いた前処理洗浄工程を行うが、エッチングターゲット
を２００Åの厚さ以下に設定して実施した後、３００〜
９００Åの厚さにフローティングゲート用上部ポリシリ
コン層２８（以下、「上部ポリシリコン層」という）を
形成する。
【００３２】図１ｇを参照すると、上部ポリシリコン層
２８に対してドライエッチング工程を行うが、エッチン
グターゲットを上部ポリシリコン層２８の蒸着厚さにし
てフローティングゲート３０を形成する。これにより、
隣接したフローティングゲート３０間のスペースは最小
０.１μｍまで確保することができる。
２８に対してドライエッチング工程を行うが、エッチン
グターゲットを上部ポリシリコン層２８の蒸着厚さにし
てフローティングゲート３０を形成する。これにより、
隣接したフローティングゲート３０間のスペースは最小
０.１μｍまで確保することができる。
【００３３】次に、全体構造上にＯＮＯ構造の誘電体膜
（図示せず）を形成した後、その上部にコントロールゲ
ート用ポリシリコン層を２０００Åの厚さに形成する。
以後の工程は一般工程と同一なので、ここでは省略す
る。
（図示せず）を形成した後、その上部にコントロールゲ
ート用ポリシリコン層を２０００Åの厚さに形成する。
以後の工程は一般工程と同一なので、ここでは省略す
る。
【００３４】
【発明の効果】以上述べたように、本発明は、素子分離
膜の形成時にフローティングゲート用下部ポリシリコン
層のスペースを定義し、後続のウォール犠牲酸化工程及
びウォール酸化工程を行ってトレンチの内部面にバーズ
ビークを形成した後、フローティングゲート用上部ポリ
シリコン層を形成してフローティングゲートのスペース
を形成することにより、既存のステッパー方式と比較し
てはマスク工程がスキップして、自己整列フローティン
グ方式と比較してはＣＭＰ(Chemical MechanicalPolish
ing)を用いた平坦化工程がスキップして工程費用減少の
効果が得られる。
膜の形成時にフローティングゲート用下部ポリシリコン
層のスペースを定義し、後続のウォール犠牲酸化工程及
びウォール酸化工程を行ってトレンチの内部面にバーズ
ビークを形成した後、フローティングゲート用上部ポリ
シリコン層を形成してフローティングゲートのスペース
を形成することにより、既存のステッパー方式と比較し
てはマスク工程がスキップして、自己整列フローティン
グ方式と比較してはＣＭＰ(Chemical MechanicalPolish
ing)を用いた平坦化工程がスキップして工程費用減少の
効果が得られる。
【図１】本発明の実施例に係るフラッシュメモリ素子の
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
【図２】本発明の実施例に係るフラッシュメモリ素子の
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
【図３】本発明の実施例に係るフラッシュメモリ素子の
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
フローティングゲート形成方法を説明するために示した
フラッシュメモリ素子の断面図である。
１０ 半導体基板
１２ バッファ酸化膜
１４ トンネル酸化膜
１６ 下部ポリシリコン層
１８ パッド酸化膜
２０ パッド窒化膜
２２ トレンチ
２４ ＨＤＰ酸化膜
２６ 素子分離膜
２８ 上部ポリシリコン層
３０ フローティングゲート
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792
(72)発明者 李 根 雨
大韓民国 京畿道 利川市 高潭洞 高潭
寄宿舎101−503
(72)発明者 深 根 守
大韓民国 京畿道 利川市 高潭洞 72−
１ 高潭寄宿舎101−308
Ｆターム(参考） 5F032 AA14 AA34 AA35 CA03 CA17
DA22 DA23 DA33 DA44
5F083 EP04 EP06 EP55 ER22 GA27
JA04 NA01 NA04 NA06 PR03
PR05 PR12 PR36 PR40
5F101 BA12 BA29 BA36 BD35 BD38
BH03 BH09 BH14 BH15
Claims (12)
- 【請求項１】 半導体基板上にトンネル酸化膜を形成す
る段階と、 前記トンネル酸化膜上に下部ポリシリコン層を形成する
段階と、 前記下部ポリシリコン層上にパッド酸化膜及びパッド窒
化膜を形成する段階と、 前記半導体基板にトレンチを形成する段階と、 全体構造上に酸化膜を形成した後、平坦化工程を行って
前記トレンチを埋め込む段階と、 前記パッド窒化膜及びパッド酸化膜を除去すると同時
に、前記酸化膜をオーバーエッチングするために第１エ
ッチング工程を行う段階と、 全体構造上に上部ポリシリコン層を形成した後、第２エ
ッチング工程を行ってフローティングゲートを形成する
段階とを含んでなることを特徴とするフラッシュメモリ
素子のフローティングゲート形成方法。 - 【請求項２】 前記下部ポリシリコン層はドープトポリ
シリコン層とアンドープトポリシリコン層の積層構造で
形成されることを特徴とする請求項１記載のフラッシュ
メモリ素子のフローティングゲート形成方法。 - 【請求項３】 前記ドープトポリシリコン層は６００Å
の厚さに形成され、前記アンドープトポリシリコン層は
２００Åの厚さに形成されることを特徴とする請求項２
記載のフラッシュメモリ素子のフローティングゲート形
成方法。 - 【請求項４】 前記下部ポリシリコン層は８００Å〜１
０００Åの厚さに形成されることを特徴とする請求項１
記載のフラッシュメモリ素子のフローティングゲート形
成方法。 - 【請求項５】 前記トレンチを形成した後、前記トレン
チの内部面にウォール犠牲酸化工程及びウォール酸化工
程を順次行う段階と、 前記下部ポリシリコン層と前記トンネル酸化膜との間、
及び前記下部ポリシリコン層と前記パッド酸化膜との間
にバーズビークを形成するための酸化工程を行う段階を
さらに含んでなることを特徴とする請求項１記載のフラ
ッシュメモリ素子のフローティングゲート形成方法。 - 【請求項６】 前記トレンチを形成した後、前記トレン
チの内部面に２０ＫｅＶの注入エネルギーを印加する状
態で５Ｅ１３ｉｏｎｓ／ｃｍ２のドーズ量でボロンを流
入させてボロンイオンを注入する段階をさらに含んでな
ることを特徴とする請求項１記載のフラッシュメモリ素
子のフローティングゲート形成方法。 - 【請求項７】 前記トレンチを形成した後、前記トレン
チの内部面にＤＣＳを基本とするＨＴＯを薄く蒸着した
後、高温で緻密化工程を行ってライナー酸化膜を形成す
る段階をさらに含んでなることを特徴とする請求項１記
載のフラッシュメモリ素子のフローティングゲート形成
方法。 - 【請求項８】 前記平坦化工程はＣＭＰ方式で実施する
が、前記パッド窒化膜の厚さが９００Åとなるように実
施することを特徴とする請求項１記載のフラッシュメモ
リ素子のフローティングゲート形成方法。 - 【請求項９】 前記第１エッチング工程はドライエッチ
ング工程を行うが、エッチングターゲットを１０００Å
とし、酸化膜と窒化膜の選択比を１：１とし、ポリと酸
化膜の選択比を１：１０とすることを特徴とする請求項
１記載のフラッシュメモリ素子のフローティングゲート
形成方法。 - 【請求項１０】 前記第１エッチング工程後、全体構造
上にＤＨＦまたはＢＯＥを用いた前処理洗浄工程を行う
が、エッチングターゲットを２００Åの厚さ以下に設定
して実施する段階をさらに含むことを特徴とする請求項
１記載のフラッシュメモリ素子のフローティングゲート
形成方法。 - 【請求項１１】 前記上部ポリシリコン層は３００〜９
００Åの厚さに形成されることを特徴とする請求項１記
載のフラッシュメモリ素子のフローティングゲート形成
方法。 - 【請求項１２】 前記第２エッチング工程はドライエッ
チング工程で実施するが、前記フローティングゲートの
スペースが少なくとも０.１μｍとなるように行うこと
を特徴とする請求項１記載のフラッシュメモリ素子のフ
ローティングゲート形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-86878 | 2001-12-28 | ||
| KR10-2001-0086878A KR100426487B1 (ko) | 2001-12-28 | 2001-12-28 | 플래쉬 메모리 소자의 플로팅 게이트 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003229500A true JP2003229500A (ja) | 2003-08-15 |
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ID=19717778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002353517A Pending JP2003229500A (ja) | 2001-12-28 | 2002-12-05 | フラッシュメモリ素子のフローティングゲート形成方法 |
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|---|---|
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| JP (1) | JP2003229500A (ja) |
| KR (1) | KR100426487B1 (ja) |
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- 2002-11-04 US US10/286,980 patent/US6743676B2/en not_active Expired - Fee Related
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| US6743676B2 (en) | 2004-06-01 |
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