KR19990017051A - 반도체 장치의 소자분리 방법 - Google Patents

Abstract

얕은 트렌치 소자분리(STI) 구조를 갖는 반도체 장치의 소자분리 방법이 개시되어 있다. 반도체 기판 상의 액티브 영역이 형성될 부위에 마스크층을 형성한다. 상기 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각함으로써 트렌치를 형성한다. 상기 트렌치의 내부를 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성한다. 상기 마스크층을 제거한 후, 결과물의 전면에 실리콘-질소(Si-N) 결합을 함유하는 식각 방지층을 형성한다. 상기 액티브 영역의 상부에 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성한다. 상기 식각 방지층은 트렌치를 매립하는 산화막보다 느린 습식 식각율을 갖기 때문에, 후속 습식 식각 공정에 의해 액티브 영역의 엣지에서 트렌치 산화막에 홈이 생기는 것을 차단하여 트렌치 산화막이 소모되는 것을 방지할 수 있다.

Description

반도체 장치의 소자분리 방법

본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 얕은 트렌치 소자분리(shallow trech isolation; STI)를 갖는 반도체 장치에 있어서 상기 트렌치를 매립하고 있는 산화막이 소모(consume)되는 것을 방지할 수 있는 반도체 장치의 소자분리 방법에 관한 것이다.

반도체 회로에서는 반도체 기판의 상부에 형성된 트랜지스터, 다이오드 및 저항등의 여러가지 소자들을 전기적으로 분리하는 것이 필요하다. 소자분리의 형성공정은 모든 반도체 제조 공정 단계에 있어서 초기 단계의 공정으로서, 액티브 영역의 사이즈 및 후속 단계의 공정 마진을 좌우하게 된다.

이러한 소자분리를 형성하기 위한 방법으로 실리콘 부분 산화법(LOCal Oxidation of Silicon; 이하 LOCOS 라 한다)이 가장 많이 사용되고 있다.

상기 LOCOS 소자분리는 실리콘 기판 상에 패드 산화막 및 질화막을 차례로 형성하는 단계, 상기 질화막을 패터닝하는 단계, 및 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성하는 단계로 이루어진다. 그러나, 상기 LOCOS 소자분리 에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 패드 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 채널 길이가 짧아져서 문턱전압(threshold voltage)이 증가하는 소위 협채널 효과(short channel effect)가 유발되어 트랜지스터의 전기적 특성을 악화시킨다. 특히, 상기 LOCOS 소자분리는 채널 길이가 0.3μm 이하로 감소됨에 따라 액티브 영역 양측의 필드 산화막이 붙어버리는 펀치쓰루우(punchthrough)가 발생하여 액티브 영역의 폭이 정확하게 확보되지 않는 등 그 한계를 나타내고 있다.

그러므로, 0.25μm 이하의 디자인-룰로 제조되어지는 반도체 장치에서는 트렌치 소자분리 방법이 거론되어 왔다. 얕은 트렌치 소자분리(이하 STI라 한다) 공정은 실리콘 기판을 소정 깊이로 식각하여 트렌치를 형성하는 단계, 상기 트렌치 및 기판의 상부에 절연막을 증착하는 단계, 및 상기 절연막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; 이하 CMP라 한다) 방법으로 식각하여 상기 트렌치의 내부를 절연막으로 매립(filling)하는 단계로 이루어진다.

상기 STI 공정을 사용하여 상보형 모스(complementary metal oxide semiconductor; CMOS) 소자를 제조하는 경우에 있어서, 가장 고질적인 문제는 트렌치 산화막의 엣지(edge)부위에서의 공정이다. 이는 엑티브 영역의 경계 부위에서의 트랜치 산화막이 상기 엑티브 영역보다 더 소모되어 낮아지게 되면, 특히 플래쉬 소자의 경우에는 터널링 전류가 증대하게 되며 CMOS 소자의 경우에는 트랜지스터의 게이트 전극에 이상 효과를 유발하게 된다. 현재는 트렌치를 매립하는 산화막으로 USG(undoped silicate glass), TEOS (tetra-ethyl-ortho-silicate) 및 HTO(high temperature oxide), 또는 이들의 조합을 사용하고 있다. 상기한 물질들은 산화 공정에 의해 형성되는 산화막(thermal oxide)에 비해 열 다발(heat budget)이 적고 쓰루풋(throughput)이 높은 반면, 습식 식각율이 빠르다. 따라서, 상기한 물질들로 채워진 트렌치 산화막이 표면으로 드러나게 되면, 후속 공정에서 감광막 스트립(strip)이나 플르오르화 수소(HF) 습식 식각을 진행할 때 상기 트렌치 산화막이 액티브 영역보다 훨씬 빠르게 식각된다. 그 결과, STI 영역의 주변, 특히 액티브 영역의 엣지에서 트렌치 산화막이 움푹 패이는(recessed), 소위 시밍(seamming) 현상이 일어나게 된다.

도 1은 STI 구조를 갖는 소자에 있어서, 액티브 영역의 엣지에서 발생하는 트렌치 산화막의 리세스(recess) 현상을 나타내는 개략도이다. 도 1에서, 참조 부호 10은 실리콘 기판, 12는 STI 영역, 14는 게이트 산화막, 그리고 16은 게이트 전극을 각각 나타낸다.

도 1에 도시된 바와 같이, STI 영역(12)을 매립하고 있는 산화막을 구성하는 USG, TEOS 또는 HTO는 빠른 습식 식각율을 갖고 있기 때문에 감광막 스트립이나 HF 습식 식각 공정시 액티브 영역보다 훨씬 빠르게 식각된다. 따라서, 트렌치 산화막이 액티브 영역의 표면보다 아래로 식각되어 액티브 영역의 엣지를 노출시킨다. 그 결과, 상기 트렌치 산화막이 후속하는 습식 식각 공정시 빠른 속도로 소모되어 역치 전압(threshold voltage)을 감소시키는 역 협채널 효과(inverse narrow width effect)가 발생한다.

한편, 전기적으로 데이터의 입·출력이 가능한 플래쉬 EEPROM(electrically erasable programmable read only memory) 소자에 있어서, 데이터를 저장하는 메모리 셀은 실리콘 기판의 상부에 터널 산화막(tunnel oxide)을 개재하여 형성된 부유 게이트(floating gate)와 상기 부유 게이트의 상부에 층간 절연막을 개재하여 형성된 제어 게이트(control gate)로 이루어진다. 데이터의 저장 및 소거는 터널 산화막을 통한 F-N 터널링(Fowler-Nordheim tunneling)에 의해 이루어지므로, 저장된 데이터를 보존하는 능력은 상기 터널 산화막의 신뢰성에 좌우된다.

따라서, STI 구조를 갖는 플래쉬 EEPROM 소자에서 트렌치 산화막의 시밍 현상이 일어나게 되면, 터널 산화막을 성장시킬 때 상기 트렌치 산화막이 리세스된 부근에서 터널 산화막의 엣지가 러프해지고(roughness) 얇아지는(thinning) 현상이 발생한다. 그 결과, 도 2에 도시된 바와 같이, 상기 터널 산화막의 엣지를 통해 열전자(hot electron)의 터널링이 가속화되면서 누설 전류가 발생한다. 또한, 도 3에 도시된 바와 같이, 상기 터널 또는 게이트 산화막의 엣지에서 높은 전계가 발생하여 서브-스레쉬홀드(sub-throushold) 영역에서 드레인 전류가 험프(hump)되는 소위, 킹크 효과(kink effect)가 일어난다.

여기서, 도 2는 터널 산화막의 엣지와 플랫부(flat part)를 비교하여 도시한 에너지 밴드 다이어그램(energy band diagram)으로서, Qinj는 터널 산화막을 통해 기판으로 부터 게이트 전극으로 터널링되는 전하량을 나타내며, Φg는 에너지 장벽(energy barrier)을 나타낸다.

특히, 플래쉬 EEPROM 소자는 데이터의 프로그래밍을 위해 게이트에 10MV/CM 이상의 높은 전계가 계속적으로 가해지는 동작을 해야 하므로 매우 높은 신뢰성을 요구한다. 따라서, 이러한 플래쉬 EEPROM 소자에 STI 구조를 적용할 경우 야기되는 터널 산화막의 질적 열화는 커다란 장애가 된다.

현재까지 후속하는 HF 습식 식각에 의한 트렌치를 매립하는 산화막의 손상(attack)을 방지하기 위한 방법으로는, 후속 HF 습식 식각 공정을 최소화하거나 감광막의 스트립 후 실시하는 세정 공정을 최소화하는 방법, 또는 트렌치 산화막을 단단한 물질로 형성하거나 기존에 사용하는 물질을 증착한 후 고온에서 장시간 어닐링(annealing)하여 상기 물질을 경화시키는 방법 등을 고려할 수 있다.

그러나, 후속 습식 식각 공정을 최소화하는 방법은 공정 마진을 감소시키고 산화막을 손상시키는 습식 식각액을 사용하지 않음으로써 오염물이나 미립자가 발생할 확률이 증가하여 양산시 수율을 크게 저하시킬 수 있다. 또한, 1100℃ 이상의 고온에서 장시간 어닐링하여 트렌치 산화막을 경화시키는 방법은 양산시 열 다발을 증가시키고 웨이퍼가 휘어지는 문제를 발생시킨다.

따라서, 본 발명의 목적은 STI 구조를 갖는 반도체 장치에 있어서, 열 다발의 증가, 공정 마진의 감소 및 오염도의 증가를 초래하지 않으면서 트렌치를 매립하고 있는 산화막의 소모를 방지할 수 있는 반도체 장치의 소자분리 방법을 제공하는데 있다.

도 1은 얕은 트렌치 소자분리 방법에 있어서, 액티브 영역의 엣지에서 발생하는 트렌치 산화막의 리세스 현상을 나타내는 개략도이다.

도 2는 트렌치 산화막이 리세스될 때 플래쉬 메모리 소자에서 터널링이 증가되는 현상을 나타내는 에너지 밴드 다이어그램이다.

도 3은 트렌치 산화막의 시밍 현상에 의해 야기되는 서브-스레쉬홀드의 킹크 효과를 나타내는 그래프이다.

도 4 내지 도 9는 본 발명에 의한 반도체 장치의 소자분리 방법을 설명하기 위한 단면도들이다.

＊ 도면의 주요 부분에 대한 부호의 설명

100 : 반도체 기판 102 : N웰

104 : P웰 106 : 패드 산화막

108 : 질화막 110 : 고온 산화막

112 : 트렌치 114 : 측벽 산화막

116 : 제1 절연막 118 : 제2 절연막

120 : 식각 방지층 122 : 채널 스톱 영역

124 : 터널 산화막 126 : 제1 도전층

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상의 액티브 영역이 형성될 부위에 마스크층을 형성하는 단계; 상기 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 내부를 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계; 상기 마스크층을 제거하는 단계; 및 상기 결과물의 전면에 실리콘-질소(Si-N) 결합을 함유하는 식각 방지층을 형성하는 단계; 및 상기 액티브 영역의 상부에 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법을 제공한다.

바람직하게는, 상기 마스크층은 열 산화막(thermal oxide film), CVD-질화막 및 CVD-산화막이 적층된 구조로 형성하며, 상기 트렌치를 형성하는 단계 후 상기 트렌치의 측벽에 열 산화막을 형성하는 단계를 더 구비한다.

상기 트렌치의 내부를 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계는, 상기 트렌치가 형성된 결과물의 전면에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계; 및 상기 제2 및 제1 절연막을 CMP 공정으로 상기 마스크층이 노출될 때까지 식각함으로써, 평탄화된 트렌치 소자분리 영역을 형성하는 단계를 포함한다. 상기 제1 절연막은 도포성이 우수한 물질로 형성하고 상기 제2 절연막은 계면 스트레스를 다르게 해 줄수 있는 물질로 형성한다. 상기 제1 절연막은 제2 절연막보다 두껍게 형성한다.

바람직하게는, 상기 식각 방지층은 화학 기상 증착(chemical vapor deposition; 이하 CVD라 한다) 방법 또는 고속 열처리(rapid thermal processing; 이하 RTP라 한다) 방법 중의 어느 한 방법에 의해, 700℃ 이상의 온도에서 실리콘(Si) 소오스와 질소(N) 소오스의 조성비를 가지고 30∼200Å의 두께로 형성한다.

본 발명의 바람직한 실시예에 의하면, 상기 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계 전에 산소 분위기하에서 산화 공정을 실시하여 상기 트렌치 소자분리 영역의 절연막을 산화막으로 바꾸어 주는 단계를 더 구비한다. 상기 산화 공정시 식각 방지층이 옥시나이트라이드(oxynitride)로 변화된다.

본 발명의 바람직한 다른 실시예에 의하면, 상기 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계 전에, 상기 식각 방지층을 제거하는 단계; 상기 결과물의 전면에 희생 산화막을 형성하는 단계; 및 상기 희생 산화막을 습식 식각 공정으로 제거하는 단계를 더 구비한다. 상기 희생 산화막을 형성할 때 식각 방지층이 옥시나이트라이드로 변화된다.

또한, 상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 상부에 제1 절연막, 제2 절연막 및 제3 절연막을 차례로 형성하고, 상기 막들을 식각함으로써 상기 반도체 기판의 액티브 영역이 형성될 부위를 노출시키는 단계; 상기 식각된 제1 내지 제3 절연막들을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각함으로써 트렌치를 형성하는 단계; 상기 트렌치의 내부를 제4 및 제5 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계; 상기 제2 절연막을 제거하는 단계; 상기 제1 절연막 및 트렌치 소자분리 영역의 상부에 Si-N 결합을 함유하는 식각 방지층을 형성하는 단계; 상기 제1 절연막을 제거하는 단계; 및 상기 액티브 영역의 상부에 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법을 제공한다.

본 발명은 얕은 트렌치 소자분리(STI) 구조에 있어서 트렌치를 매립하는 산화막의 상부에 질화막과 같은 Si-N 결합을 함유하는 식각 방지층을 얇게 증착한다. 상기 식각 방지층은 트렌치 산화막보다 느린 습식 식각율을 갖기 때문에, 트렌치 산화막을 형성한 후에 실시되는 습식 식각 공정에 의해 액티브 영역의 엣지에서 상기 트렌치 산화막에 홈(seam)이 생기는 것을 차단하여 트렌치 산화막이 소모되는 것을 방지할 수 있다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

도 4 내지 도 9는 본 발명에 의한 반도체 장치의 소자분리 방법을 설명하기 위한 단면도들이다.

도 4는 트렌치(112)를 형성하는 단계를 도시한다. P형 반도체 기판(100)의 표면에 사진 및 이온주입 공정을 사용하여 N형 불순물을 주입한 후 고온 열처리를 통해 상기 N형 불순물을 원하는 깊이까지 확산시킴으로써 N웰(102)을 형성한다. 이어서, 사진 및 이온주입 공정을 사용하여 상기 N웰(102)을 제외한 기판 표면 및 상기 N웰(102) 내의 메모리 셀이 형성되어질 영역에 P형 불순물을 주입한 후 이를 고온 열처리에 의해 확산시킴으로써 P웰(104)을 형성한다. 통상적으로, 주변회로부의 NMOS 트랜지스터가 형성되어질 웰을 P웰이라 칭하고, 상기 N웰(102) 내의 메모리 셀이 형성되어질 웰을 포켓 P웰(pocket p-well)(104)이라 칭한다.

이어서, 상기 기판(100)의 전면에 패드 산화막(106)을 열산화 공정을 통해 100∼300Å의 두께로 성장시킨 후, 그 위에 질화막(108)을 CVD 방법을 통해 1000∼3000Å의 두께로 형성한다. 계속해서, 웨이퍼의 전면(face)에 TEOS막과 같은 산화막을 형성한 후, 웨이퍼의 이면(backside)에 형성되어 있는 질화막을 인산 용액으로 제거하고 상기 TEOS막을 습식 식각 용액으로 제거한다. 이어서, 상기 질화막(108)의 상부에 고온 산화막(HTO)(110)과 같은 산화막을 CVD 방법에 의해 500∼2000Å의 두께로 증착한 후, 그 위에 사진 공정으로 액티브 영역의 상부에만 감광막 패턴(도시하지 않음)을 형성한다.

다음에, 상기 감광막 패턴을 식각 마스크로 하여 상기 고온 산화막(110), 질화막(108) 및 패드 산화막(106)을 이방성 식각하여 트렌치 형성을 위한 마스크층을 형성한다. 계속해서, 상기 감광막 패턴을 제거한 후, 상기 마스크층을 이용하여 노출된 기판(100)을 소정 깊이로 이방성 식각함으로써 트렌치(112)를 형성한다.

도 5는 제1 절연막(116) 및 제2 절연막(118)을 형성하는 단계를 도시한다. 상기 트렌치(112)의 형성으로 인하여 기판(100)의 표면에 형성된 결함(defect)을 감소시키기 위하여 열산화 공정을 실시함으로써, 상기 트렌치(112)의 측벽에 100∼300Å의 두께로 열 산화막(114)을 형성한다. 즉, 상기 열 산화막(114)은 트렌치(112) 측벽의 손상(damage)을 큐어링(curing)하는 역할을 한다.

이어서, 상기 결과물의 전면에 USG막, CVD-고온 산화막 또는 고밀도 플라즈마 산화막와 같이 도포성이 우수한 절연 물질을 트렌치(112)의 깊이에 상응하는 두께로 증착하여 제1 절연막(116)을 형성한다. 예컨대, 트렌치(112)의 깊이가 0.3μm인 경우, 상기 제1 절연막(116)은 4000∼6000Å의 두께로 증착한다. 상기 제1 절연막(116)은 후속 공정에서 트렌치를 매립하는 산화막으로 사용된다.

다음에, 상기 제1 절연막(116)의 상부에 계면 스트레스가 다른 절연 물질, 예컨대 TEOS막을 500∼3000Å의 두께로 증착하여 제2 절연막(118)을 형성한다. 상기 제2 절연막(118)은 제1 절연막(116)을 단단히 덮어주는 역할을 한다.

도 6은 CMP 공정을 통해 상기 제2 절연막(118) 및 제1 절연막(116)을 질화막(108)이 노출될 때까지 식각함으로써, 평탄화된 트렌치 산화막(116)으로 매립된 STI 영역을 형성하는 단계를 도시한다. 상기 평탄화된 트렌치 산화막(116)은 CMP 공정의 스토퍼(stopper)로 작용하는 질화막(108)과 비슷한 표면을 유지한다.

도 7은 식각 방지층(120)을 형성하는 단계를 도시한다. 상기와 같이 STI 영역을 형성한 후, 상기 질화막(108)을 인산 용액으로 제거한다. 이어서, 상기 패드 산화막(106) 및 트렌치 산화막(116)의 상부에, 상기 트렌치 산화막(116)보다 느린 습식 식각율을 갖는 물질, 바람직하게는 질화막을 CVD 방법 또는 RTP 방법으로 증착하여 식각 방지층(120)을 형성한다. 상기 식각 방지층(120)은 700℃ 이상의 온도에서 SiH₄또는 SiH₂Cl₂와 같은 실리콘(Si) 소오스와 N₂O+NH₃의 질소(N) 소오와의 임의의 혼합비를 가지고 30∼200Å의 두께로 형성한다.

도 8은 터널 산화막(124)을 형성하는 단계를 도시한다. 상기와 같이 식각 방지층(120)을 형성한 후, 소자분리 특성을 강화시키기 위하여 사진 및 이온주입 공정을 통해 상기 STI 영역의 하부에 채널 스톱 영역(channel stop region)(122)을 형성한다. 이어서, 상기 채널 스톱 영역(122)을 형성하기 위하여 사용되었던 감광막(도시하지 않음)를 스트립한 후, 남아있는 산화막을 제거하기 위하여 세정 공정을 실시한다. 상기한 감광막의 스트립 공정 및 세정 공정을 진행할 때, 상기 식각 방지층(120)은 트렌치 산화막(116)이 식각되는 것을 방지하는 역할을 한다.

다음에, 900∼950℃ 정도의 온도에서 60분 정도 산소 분위기에서 산화 공정을 실시하여 상기 트렌치 산화막(116)을 경화시킨다. 이때, 상기 식각 방지층(120)이 옥시나이트라이드로 변화된다. 이어서, 상기 패드 산화막(106)을 HF 습식 식각 공정으로 제거한다. 상기 산화 공정은 상기 식각방지 나이트라이드층 형성후 연속적으로 수행할 수도 있고 게이트 산화막아나 터널 산화막을 형성하기 전에 수행할 수도 있다. 이때, 상기 트렌치 산화막(116)의 상부는 습식 식각율이 느린 옥시나이트라이드화된 식각 방지층(120)이 덮어져 있으므로, 상기한 HF 습식 식각 공정시 그 부위가 천천히 식각되어 트렌치 산화막(116)이 터널 산화막의 형성전의 어느 단계에서든지 사진 공정이나 습식 식각공정에 의해 소모되는 리세스 문제가 발생하지 않는다. 종래 방법에서는 트렌치 산화막을 경화시키기 위한 어닐링 공정을 1100℃ 이상의 고온에서 장시간 실시하였으나, 본 발명에서는 얇은 식각 방지층(120)에 의해 트렌치 산화막(116)이 소모되는 것을 방지하기 때문에 상기 어닐링 공정을 제거할 수 있거나, 시간을 단축시킬 수 있다. 따라서, 열 다발을 감소시키고 웨이퍼가 휘어지는 것을 방지할 수 있다.

이에 대체적으로, 상기 식각방지층 제거 후, 세정 공정을 실시한 후 열산화 공정을 통해 200∼300Å 두께의 희생 산화막(도시하지 않음)을 성장시킴과 동시에 상기 식각 방지층(120)을 옥시나이트라이드막으로 변화시킨 후, 습식 식각 공정으로 상기 희생 산화막, 식각 방지층(120) 및 패드 산화막(106)을 제거할 수도 있다. 여기서, 상기 이온주입 또는 식각 공정에 의해 기판(100) 내에 생성된 결함들을 제거하여 후속 공정에서 형성될 터널 산화막이나 게이트 산화막의 품질을 향상시키는 역할을 한다.

이어서, 노출된 기판(100)의 표면에 터널 산화막(124) 또는 주변 회로부의 게이트 산화막을 60∼200Å의 두께로 형성한다.

도 9는 상기 터널 산화막(124) 또는 게이트 산화막의 상부에 폴리실리콘과 같은 도전 물질을 1000∼3000Å의 두께로 증착하여 제1 도전층(126)을 형성하는 단계를 도시한다. NMOS 트랜지스터의 경우에는 상기 제1 도전층(126)을 n형 불순물, 예컨대 인(P)으로 도핑시킨다.

이어서, 도시하지는 않았으나 통상의 플래쉬 EEPROM 소자의 제조 방법을 동일하게 실시하는데, 이를 간단하게 설명하면 다음과 같다.

상기와 같이 제1 도전층(126)을 형성한 후, ONO막과 같은 절연 물질을 증착하여 층간 절연막을 형성하고 그 위에 폴리실리콘을 1000∼1500Å의 두께로 증착하여 제2 도전층을 형성한다. 상기 제2 도전층은 인(P)을 다량 포함한 POCl₃을 침적하거나 이온주입 공정을 통해 n형으로 도핑시킨다. 이어서, 상기 제2 도전층의 상부에 도전율을 높이기 위하여 금속 실리사이드막을 1000∼1500Å의 두께로 증착한다.

다음에, 사진 공정을 통해 주변 회로부는 감광막으로 가리고 메모리 셀의 스택 게이트(stack gate)가 형성될 영역만을 오픈시킨 후, 자기정합 식각법(self align etching)을 이용하여 상기 제2 도전층, 층간 절연막 및 제1 도전층을 차례로 식각함으로써 메모리 셀의 스택 게이트를 형성한다. 이어서, 상기 감광막을 제거한 후, 다시 사진 공정을 통해 메모리 셀 영역은 감광막으로 가리고 주변 회로부만을 오픈시킨 후 제2 도전층으로 이루어진 주변회로 트랜지스터의 게이트를 형성한다.

또는, 상술한 공정과 반대로 주변 회로 트랜지스터의 게이트를 먼저 형성한 후, 메모리 셀 트랜지스터의 스택 게이트를 형성할 수도 있다.

이어서, 사진 및 이온주입 공정을 통해 메모리 셀 트랜지스터와 주변회로 트랜지스터의 소오스/드레인 영역을 형성한다.

상술한 바와 같이 본 발명에 따른 반도체 장치의 소자분리 방법에 의하면, STI 구조에 있어서 트렌치를 매립하는 산화막의 상부에 질화막과 같은 Si-N 결합을 함유하는 식각 방지층을 얇게 증착한다. 상기 식각 방지층은 트렌치 산화막보다 느린 습식 식각율을 갖기 때문에, 트렌치 산화막을 형성한 후에 실시되는 습식 식각 공정에 의해 액티브 영역의 엣지에서 상기 트렌치 산화막에 홈이 생기는 것을 차단하여 트렌치 산화막이 소모되는 것을 방지할 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (17)

1. 반도체 기판 상의 액티브 영역이 형성될 부위에 마스크층을 형성하는 단계;

   상기 마스크층을 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각함으로써 트렌치를 형성하는 단계;

   상기 트렌치의 내부를 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계;

   상기 마스크층을 제거하는 단계; 및

   상기 결과물의 전면에 실리콘-질소(Si-N) 결합을 함유하는 식각 방지층을 형성하는 단계; 및

   상기 액티브 영역의 상부에 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
2. 제1항에 있어서, 상기 마스크층은 열 산화막, CVD-질화막 및 CVD-산화막이 적층된 구조로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
3. 제1항에 있어서, 상기 트렌치를 형성하는 단계 후, 상기 트렌치의 측벽에 열 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
4. 제1항에 있어서, 상기 트렌치의 내부를 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계는,

   상기 트렌치가 형성된 결과물의 전면에 제1 절연막 및 제2 절연막을 차례로 형성하는 단계; 및

   상기 제2 및 제1 절연막을 화학 기계적 연마(CMP) 공정으로 상기 마스크층이 노출될 때까지 식각함으로써, 평탄화된 트렌치 소자분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
5. 제1항에 있어서, 상기 제1 절연막은 도포성이 우수한 물질로 형성하고 상기 제2 절연막은 계면 스트레스가 다른 물질로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
6. 제5항에 있어서, 상기 제1 절연막은 상기 제2 절연막보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
7. 제1항에 있어서, 상기 식각 방지층은 화학 기상 증착(CVD) 방법 또는 고속 열처리(RTP) 방법 중의 어느 한 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
8. 제1항에 있어서, 상기 식각 방지층은 700℃ 이상의 온도에서 실리콘 소오스와 질소 소오스의 소정의 조성비를 가지고 30∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
9. 제1항에 있어서, 상기 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계 전에,

   산화 공정을 실시하여 상기 트렌치 소자분리 영역의 절연막을 산화시키는 단계, 및 습식 식각 공정으로 상기 식각 방지층을 제거하는 단계를 구비하며, 상기 산화 공정시 상기 식각 방지층이 옥시나이트라이드막으로 변하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
10. 제1항에 있어서, 상기 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계 전에,

    상기 식각 방지층을 제거하는 단계;

    상기 결과물의 전면에 희생 산화막을 형성하는 단계; 및

    상기 상기 희생 산화막을 습식 식각 공정으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
11. 반도체 기판의 상부에 제1 절연막, 제2 절연막 및 제3 절연막을 차례로 형성하고, 상기 막들을 식각함으로써 상기 반도체 기판의 액티브 영역이 형성될 부위를 노출시키는 단계;

    상기 식각된 제1 내지 제3 절연막들을 마스크로 이용하여 상기 반도체 기판을 소정 깊이로 이방성 식각함으로써 트렌치를 형성하는 단계;

    상기 트렌치의 내부를 제4 및 제5 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계;

    상기 제2 절연막을 제거하는 단계;

    상기 제1 절연막 및 트렌치 소자분리 영역의 상부에 실리콘-질소(Si-N) 결합을 함유하는 식각 방지층을 형성하는 단계;

    상기 제1 절연막을 제거하는 단계; 및

    상기 액티브 영역의 상부에 게이트 산화막 또는 터널 산화막 중의 어느 하나를 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
12. 제11항에 있어서, 상기 트렌치의 내부를 제4 및 제5 절연막으로 매립시킴으로써 트렌치 소자분리 영역을 형성하는 단계는,

    상기 트렌치가 형성된 결과물의 전면에 제4 절연막 및 제5 절연막을 차례로 형성하는 단계; 및

    상기 제5 및 제4 절연막을 화학 기계적 연마(CMP) 공정으로 상기 제2 절연막이 노출될 때까지 식각함으로써, 평탄화된 트렌치 소자분리 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
13. 제12항에 있어서, 상기 제4 절연막은 상기 제5 절연막보다 두껍게 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
14. 제11항에 있어서, 상기 식각 방지층은 화학 기상 증착(CVD) 방법 또는 고속 열처리(RTP) 방법 중의 어느 한 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
15. 제11항에 있어서, 상기 식각 방지층은 700℃ 이상의 온도에서 실리콘 소오스와 질소 소오스의 소정의 조성비를 가지고 30∼200Å의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
16. 제11항에 있어서, 상기 제1 절연막을 제거하는 단계 전에,

    산화 공정을 실시하여 상기 트렌치 소자분리 영역의 절연막을 산화시키는 단계를 더 구비하며, 상기 산화 공정시 상기 식각 방지층이 옥시나이트라이드막으로 변하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.
17. 제11항에 있어서, 상기 제1 절연막을 제거하는 단계 전에,

    상기 식각 방지층을 제거하는 단계;

    상기 결과물의 전면에 희생 산화막을 형성하는 단계; 및

    상기 희생 산화막을 습식 식각 공정으로 제거하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 소자분리 방법.