JP5313547B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP5313547B2
JP5313547B2 JP2008123561A JP2008123561A JP5313547B2 JP 5313547 B2 JP5313547 B2 JP 5313547B2 JP 2008123561 A JP2008123561 A JP 2008123561A JP 2008123561 A JP2008123561 A JP 2008123561A JP 5313547 B2 JP5313547 B2 JP 5313547B2
Authority
JP
Japan
Prior art keywords
nitrogen
film
containing layer
plasma
silicon nitride
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2008123561A
Other languages
English (en)
Other versions
JP2009272547A (ja
Inventor
良浩 廣田
吉宏 佐藤
信夫 奥村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokyo Electron Ltd
Original Assignee
Tokyo Electron Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Electron Ltd filed Critical Tokyo Electron Ltd
Priority to JP2008123561A priority Critical patent/JP5313547B2/ja
Priority to KR1020107027573A priority patent/KR101580704B1/ko
Priority to PCT/JP2009/058574 priority patent/WO2009136606A1/ja
Priority to TW098115326A priority patent/TW201007840A/zh
Publication of JP2009272547A publication Critical patent/JP2009272547A/ja
Priority to US12/942,057 priority patent/US8241982B2/en
Application granted granted Critical
Publication of JP5313547B2 publication Critical patent/JP5313547B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/0214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being a silicon oxynitride, e.g. SiON or SiON:H
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/3143—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers
    • H01L21/3144—Inorganic layers composed of alternated layers or of mixtures of nitrides and oxides or of oxinitrides, e.g. formation of oxinitride by oxidation of nitride layers on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42336—Gate electrodes for transistors with a floating gate with one gate at least partly formed in a trench
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)
  • Non-Volatile Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Weting (AREA)

Description

本発明は、半導体装置の製造方法に関する。
半導体装置の一種であるフラッシュメモリは、セルのサイズが小さく大容量化が可能であるとともに、衝撃耐性にも優れているため、近年急速に需要が拡大している。フラッシュメモリの代表的な方式として、コントロールゲート電極と対をなすフローティングゲート電極に電子を注入したり、除去したりすることにより、データの書込み、消去を行う方式のものが知られている。このようにフローティングゲート電極を有するフラッシュメモリでは、外部からの電力供給が行われない状態でデータを長期間にわたり記憶しておくために、フローティングゲート電極を絶縁膜で覆う構造が採用され、そこに保持された電子の漏洩を防いでいる。
フローティングゲート電極を覆う絶縁膜、例えばトンネル絶縁膜やＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）構造の層間容量膜などの膜厚を厚くすれば、フローティングゲート電極から電子が漏洩し難くなるため、フラッシュメモリのデータ保持特性を向上させることができる。しかし、フローティングゲート電極を覆う上記絶縁膜を厚膜化すると、フローティングゲート電極への電子の書き込み・消去の効率が低下するため、データの書込み特性、消去特性が低下してしまう。
フラッシュメモリの製造過程では、コントロールゲート電極をエッチングによって形成する際に、多結晶シリコンからなるフローティングゲート電極の側壁が露出してしまうため、熱処理を行って当該側壁部位を酸化膜で覆う工程が必要になる。しかし、この熱処理工程では、同時にＯＮＯ構造の層間容量膜やトンネル絶縁膜の酸化が進行し、厚膜化してしまうので、前記と同様にフローティングゲート電極への電子の書き込み及び消去の効率が低下するという問題も生じる。この問題を解決するため、フローティングゲート電極を形成した後、フローティングゲート電極に窒素をイオン注入し、８００℃以上の高温で熱酸化することにより、フローティングゲート電極表面に酸化珪素膜を形成しつつ、フローティングゲート電極と層間容量膜およびトンネル絶縁膜との界面に窒素を偏在させる（すなわち、窒化珪素膜を形成させる）技術が提案されている（特許文献１）。
特許第３３１２１０２号
上記特許文献１のように、フローティングゲート電極に窒素をイオン注入する方法で窒化珪素膜を形成する場合には、フローティングゲート電極の周囲にのみ窒素を偏在させて窒化珪素膜を形成することが可能である。しかし、特許文献１の技術では、窒素注入後に熱処理が不可欠であるため、サーマルバジェットを増大させてしまう懸念があるほか、注入した窒素の分布を厳密に制御することが難しいという欠点がある。
一方、シリコン層の表面に薄く窒素を導入して窒化珪素膜を形成する手段として、プラズマ窒化処理が知られており、これをフローティングゲート電極の窒化に適用することも可能である。プラズマ窒化処理では、特許文献１のように窒素を注入した後熱処理する方法に比べて、窒素分布の制御性が高い。また、プラズマ生成方式を選択することにより、例えば４００℃〜６００℃程度の低温で窒化処理を実施できるため、特許文献１におけるような８００℃以上の高温での熱処理による諸問題を回避できる。しかし、プラズマ窒化処理では、被処理体の全露出表面を窒化してしまうことから、部位選択的な窒化が困難であり、窒化が不必要な部位にも窒素含有層が形成されてしまう。このように残存した不必要な窒素含有層は、最終的にフラッシュメモリに残存すると、例えば残存した窒素含有層を介して隣接するセル間での電気的な干渉が生じるなど、その性能に好ましからざる影響を及ぼす場合がある。
具体例を挙げれば、フラッシュメモリにおいて、フローティングゲート電極の表面に窒化珪素膜を形成する場合では、シリコン基板上にフローティングゲート電極を形成した後、プラズマ窒化処理を行うと、同時に、隣接するセルを分離する素子分離膜の表面も窒化され、窒化酸化珪素膜が形成されてしまう。このため、最終的に製造されるフラッシュメモリの素子分離膜には、本来不必要な窒素含有層（窒化酸化珪素膜）が残存した状態となる。このように残存した不必要な窒化酸化珪素膜は、隣接するセル間で電気的な干渉を生じさせる原因となり、フラッシュメモリのデータ保持性能を低下させてしまう場合がある。
本発明は上記実情に鑑みてなされたものであり、その目的は、各種半導体装置の製造過程で、プラズマ窒化処理によって形成された窒素含有層を不必要な部位に残存させない半導体装置の製造方法を提供することである。
本発明に係る半導体装置の製造方法は、酸素を含有する素子分離膜によってフィールド領域とアクティブ領域が画定され、前記アクティブ領域に、電極層と、該電極層に接して形成された窒素含有層と、を有する半導体装置の製造方法であって、
前記電極層と前記素子分離膜とが露出した状態で、これらの部位に窒素含有プラズマを作用させることにより、前記電極層および前記素子分離膜の表面を窒化処理してそれぞれ窒素含有層を形成するプラズマ窒化処理工程と、
前記電極層の表面に形成された窒素含有層を残しながら前記素子分離膜の表面に形成された窒素含有層を選択的に除去する選択エッチング工程と、
を含むことを特徴とする。
本発明の半導体装置の製造方法において、前記電極層がポリシリコンを主成分とする材質により構成され、該電極層に接して形成された窒素含有層が窒化珪素膜であることが好ましい。
また、本発明の半導体装置の製造方法において、前記素子分離膜が酸化珪素を主成分とする材質により構成され、該素子分離膜の表面に形成された窒素含有層が、窒化酸化珪素膜であることが好ましい。
また、本発明の半導体装置の製造方法において、前記選択エッチング工程を、希フッ酸溶液を用いるウエットエッチング処理により行うことが好ましい。
また、本発明の半導体装置の製造方法において、前記プラズマ窒化処理工程により前記電極層に形成された窒素含有層中の窒素濃度が３５ａｔｏｍ％以上４５ａｔｏｍ％以下の範囲内であることが好ましい。
また、本発明の半導体装置の製造方法において、前記電極層が不揮発性メモリのフローティングゲート電極であり、前記窒化珪素膜が該フローティングゲート電極とコントロールゲート電極との間に介在する層間容量膜の一部分を構成するものであることが好ましい。
本発明の半導体装置の製造方法によれば、プラズマ窒化処理によって電極層および素子分離膜の表面にそれぞれ窒素含有層を形成した後、選択エッチング工程を行うことにより、電極層の表面に形成された窒素含有層を残しながら素子分離膜の表面に形成された不要な窒素含有層を選択的に除去することができる。
従って、本発明方法によって製造される半導体装置において、不必要な窒素含有層による悪影響例えば隣接するセル間での電気的な干渉の問題を防止し、信頼性に優れた半導体装置を製造することができる、という効果を奏する。
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１（ａ）〜（ｃ）は、本実施の形態に係る半導体装置の製造工程の一部を説明する図面である。図１（ａ）に示したように、シリコン基板１０１には、例えばＳＴＩ（Shallow Trench Isolation）により凹部（トレンチ）が形成され、その内部に二酸化珪素（ＳｉＯ２）からなる素子分離膜１０３が埋め込まれてアクティブ領域とフィールド領域とが区画されている。また、シリコン基板１０１の表面には、二酸化珪素（ＳｉＯ２）からなる絶縁膜１０５が形成され、その上にパターニングされたポリシリコンからなる電極層１０７が形成されている。
本実施の形態の半導体装置の製造方法では、電極層１０７と、素子分離膜１０３とが露出した状態で、シリコン基板１０１に窒素含有プラズマを作用させることにより、電極層１０７および素子分離膜１０３の表面にそれぞれ窒素含有層を形成するプラズマ窒化処理工程と、電極層１０７の表面に形成された窒素含有層を残しながら素子分離膜１０３の表面に形成された窒素含有層を選択的に除去する選択エッチング工程と、を含んでいる。図１（ａ）は、シリコン基板１０１の表面をプラズマ窒化処理している状態を示し、図１（ｂ）は、プラズマ窒化処理を行った後の状態を示している。プラズマ窒化処理によって、電極層１０７の表面には窒素含有層としての窒化珪素（ＳｉＮ）膜１０９が形成される。ところが、プラズマ窒化処理では、イオンエネルギーが高いプラズマで窒化されるので、素子分離膜１０３および絶縁膜１０５の表面も窒化され、窒素含有層としての窒化酸化珪素膜（ＳｉＯＮ）１１１が形成されてしまう。このようにプラズマ窒化処理では、本来の窒化対象である電極層１０７のポリシリコンだけでなく、本来の窒化対象ではない素子分離膜１０３および絶縁膜１０５の二酸化珪素も窒化されてしまうことが避けられない。
図１（ｂ）に示したように、本来窒化処理が不必要であった素子分離膜１０３および絶縁膜１０５の表面に形成された窒化酸化珪素膜１１１は、その後のプロセス中で除去される場合もあるが、除去されることなく最終的に半導体装置（例えばＭＯＳＦＥＴ）に残存する場合がある。この場合、窒化酸化珪素（ＳｉＯＮ）は、緻密な二酸化珪素（ＳｉＯ２）に比べて空孔等の欠陥が多いため、電子を通過させる経路となりやすい。つまり、残存した窒化酸化珪素膜１１１中に存在する電気的な欠陥を伝わって隣接するセルへ電子が漏洩することにより、半導体装置の性能に悪影響を与えることが懸念される。
そこで、本実施の形態の半導体装置の製造方法では、プラズマ窒化処理工程の後に、選択エッチング処理工程を設け、電極層１０７に形成された窒化珪素膜１０９を残しつつ、素子分離膜１０３および絶縁膜１０５の表面に形成された窒化酸化珪素膜１１１を除去する。選択エッチング工程により、図１（ｃ）に示したように、素子分離膜１０３および絶縁膜１０５の表面に形成された窒化酸化珪素膜１１１が除去される。不必要な窒化酸化珪素膜１１１を除去することにより、窒化酸化珪素膜１１１が残存した状態での半導体装置への悪影響（例えば隣接するセル間での電気的な干渉の問題）を防止し、信頼性に優れた半導体装置を製造することができる。
選択エッチング処理工程は、プラズマ窒化処理工程の直後か、少なくとも次の加熱を伴う処理が行われる前に実施することが好ましい。プラズマ窒化処理工程と選択エッチング処理工程との間に加熱を伴う処理が介在すると、素子分離膜１０３および絶縁膜１０５の全体に窒素が拡散してしまうからである。
本実施の形態における選択エッチング処理は、窒化珪素（ＳｉＮ）と、窒化酸化珪素（ＳｉＯＮ）とのエッチング液に対する溶解性の相違を利用して行われる。この選択エッチング処理における選択性を左右する主な要因として、以下の２点を挙げることができる。
（１）ウエットエッチング条件；
ウエットエッチングには、エッチング液として酸化珪素を溶解し、窒化珪素を溶解し難い希フッ酸（ＤＨＦ）を用いることが好ましい。この際に使用する希フッ酸の濃度としては、窒素含有層の厚みにより一定の幅が存在するが、例えば０．０７％以上１％以下の範囲内が好ましく、０．１％以上０．３％以下の範囲内がより好ましい。また、希フッ酸による処理時間は、窒素含有層の厚みや希フッ酸の濃度により一定の幅が存在するが、窒化酸化珪素膜１１１を除去し、かつ窒化珪素膜１０９を出来るだけ残存させる選択エッチング処理の時間的制御性（つまり、時間的マージン）を考慮して例えば１０秒以上が好ましく、３０秒以上３００秒以下の範囲内がより好ましく、１５０秒以上２１０秒以下の範囲内が望ましい。
（２）プラズマ窒化処理条件；
プラズマ窒化処理は、生成されるプラズマの電子温度がウエハ表面で０．７ｅＶ以上２ｅＶ以下であり、制御性良く数ｎｍ（例えば２ｎｍ以上５ｎｍ以下）の厚さ（深さ）範囲で、かつ一定レベル以上の比較的高濃度（例えば３５ａｔｏｍ％以上、好ましくは４０ａｔｏｍ％以上の濃度）で窒素を導入できる方法を採用することが好ましい。このような観点から、本実施の形態では、プラズマ窒化処理に、複数のスロットを有する平面アンテナ（例えばＲＬＳＡ；ラジアルラインスロットアンテナ）により処理室内にマイクロ波を導入してマイクロ波励起プラズマを形成させるプラズマ処理装置を用いる。なお、プラズマ窒化処理には、誘導結合プラズマ（ＩＣＰ；Inductively Coupled plasma）方式のプラズマ処理装置を利用することも好ましい。
次に、プラズマ窒化処理について説明する。まず、電極層１０７と素子分離膜１０３とが形成されたウエハＷを準備し、プラズマ処理装置に搬入する。次に、プラズマ処理装置のチャンバ内を減圧排気しながら、ガス供給機構から、不活性ガスおよび窒素含有ガスを所定の流量でそれぞれチャンバ内に導入する。このようにして、チャンバ内を所定の圧力に調節する。
次に、マイクロ波発生装置で発生させた所定周波数例えば２．４５ＧＨｚのマイクロ波を、マッチング回路を介して導波管を介して平面アンテナに供給する。平面アンテナからチャンバに放射されたマイクロ波により、チャンバ内で電磁界が形成され、不活性ガスおよび窒素含有ガスがそれぞれプラズマ化する。このマイクロ波励起プラズマは、略１×１０１０〜５×１０１２／ｃｍ３の高密度で、かつウエハＷ近傍では、略１．２ｅＶ以下の低電子温度プラズマとなる。このようにして形成されるマイクロ波励起高密度プラズマは、下地膜へのイオン等によるプラズマダメージが少ないものである。そして、プラズマ中の活性種例えばイオンやラジカル等の作用によりウエハＷ表面に形成された電極層および素子分離膜に対してプラズマ窒化処理が行われる。
プラズマ窒化処理の処理ガスとしては、希ガスと窒素含有ガスとを含むガスを用いることが好ましい。希ガスとしてはＡｒガスを、窒素含有ガスとしてはＮ２ガスを、それぞれ使用することが好ましい。このとき、全処理ガスに対するＮ２ガスの体積流量比率は、窒素含有層中の窒素濃度を高くする観点から、１％以上９０％以下の範囲内とすることが好ましく、２％以上２０％以下の範囲内とすることがより好ましい。例えば２００ｍｍ径以上のウエハＷを処理する場合には、Ａｒガスの流量は２００ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内、Ｎ２ガスの流量は１０ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内から、上記流量比になるように設定することができる。
また、処理圧力は、プラズマのイオン性を強め、窒素含有層中の窒素濃度を高くする観点から、１．３Ｐａ以上６６７Ｐａ以下の範囲内が好ましく、１３．３Ｐａ以上４００Ｐａ以下の範囲内がより好ましい。
また、マイクロ波のパワー密度は、プラズマの安定性を維持する観点から、１．４Ｗ／ｃｍ２以上７Ｗ／ｃｍ２以下の範囲内とすることが好ましい。なお、マイクロ波のパワー密度は、透過板２８の面積１ｃｍ２あたりに供給されるマイクロ波パワーを意味する（以下、同様である）。例えば２００ｍｍ径以上のウエハＷを処理する場合には、マイクロ波パワーを１０００Ｗ以上５０００Ｗ以下の範囲内とすることが好ましい。
また、ウエハＷの加熱温度は、載置台２の温度として、例えば２００℃以上６００℃以下の範囲内とすることが好ましく、４００℃以上５００℃以下の範囲内に設定することがより好ましい。
以上の手順でプラズマ窒化処理が終了した後は、窒化処理済のウエハＷをプラズマ処理装置から搬出する。
次に、プラズマ窒化処理の条件が、選択的エッチングに与える影響について図２および図３を参照しながら説明する。まず、シリコン基板上に、膜厚が２０〜３０ｎｍの範囲内になるように、二酸化珪素膜（ＳｉＯ２）、アモルファスシリコン膜（ａ−Ｓｉ）またはポリシリコン膜（Ｐｏｌｙ−Ｓｉ）をそれぞれ堆積させてサンプルＳｉＯ２、サンプルａ−ＳｉおよびサンプルＰｏｌｙ−Ｓｉを準備した。また、膜を堆積させない状態のシリコン基板（Ｂａｒｅ−Ｓｉ）もサンプルＢａｒｅ−Ｓｉとして加えた。
次に、各サンプルに条件を変えてプラズマ窒化処理を行い、各サンプルの表面に窒素含有層を形成した。プラズマ窒化処理の条件は以下のとおりである。
［共通条件］
載置台の温度；５００℃
マイクロ波パワー；１５００Ｗ
マイクロ波パワー密度；２．１Ｗ／ｃｍ２（透過板の面積１ｃｍ２あたり）
［条件１］
Ａｒガス流量；１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；１６．７％
処理圧力；２０Ｐａ
処理時間；９０秒
［条件２］
Ａｒガス流量；１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２００ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；１６．７％
処理圧力；２０Ｐａ
処理時間；３０秒
［条件３］
Ａｒガス流量；９８０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；２％
処理圧力；２０Ｐａ
処理時間；３０秒
［条件４］
Ａｒガス流量；９８０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；２％
処理圧力；６７Ｐａ
処理時間；６０秒
［条件５］
Ａｒガス流量；９８０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；２％
処理圧力；１２７Ｐａ
処理時間；９０秒
［条件６］
Ａｒガス流量；９８０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２ガス流量；２０ｍＬ／ｍｉｎ（ｓｃｃｍ）
Ｎ２の流量割合（Ｎ２／Ａｒ＋Ｎ２の百分率）；２％
処理圧力；４００Ｐａ
処理時間；１２０秒
窒素含有層（ＳｉＮ膜、ＳｉＯＮ膜）を形成した各サンプルを０．１２５体積％の希フッ酸（ＤＨＦ）溶液に浸漬してウエットエッチング処理し、エッチング時間６０秒、１８０秒および３００秒における窒素含有層中の窒素濃度をＸＰＳ（Ｘ線光電子分光）法により測定した。各窒素含有層中の窒素濃度（ａｔｏｍ％）とエッチング時間との関係について、条件１でプラズマ窒化処理を行った場合の結果を図２（ａ）に、条件２でプラズマ窒化処理を行った場合の結果を図２（ｂ）に、それぞれ示した。
図２（ａ）および図２（ｂ）から読み取れるように、シリコンを窒化処理したサンプルＰｏｌｙ−Ｓｉ、サンプルａ−ＳｉおよびサンプルＢａｒｅ−Ｓｉと、二酸化珪素を窒化処理したサンプルＳｉＯ２とでは、エッチングレートが大きく相違した。サンプルＳｉＯ２に着目すると、図２（ａ）では１８０秒、図２（ｂ）では６０秒で窒素濃度がほぼゼロに近づき、窒素含有層（窒化酸化珪素膜）が選択的に除去された。それに対して、シリコンを窒化処理したサンプルＰｏｌｙ−Ｓｉ、サンプルａ−ＳｉおよびサンプルＢａｒｅ−Ｓｉでは、同じエッチング時間でほとんど窒素濃度が低下しておらず、窒素含有層（窒化珪素膜）がほぼ残存していた。
また、条件１でプラズマ窒化処理を行った図２（ａ）と、条件２でプラズマ窒化処理を行った図２（ｂ）との比較では、図２（ａ）の方が、シリコンを窒化処理したサンプルＰｏｌｙ−Ｓｉ、サンプルａ−ＳｉおよびサンプルＢａｒｅ−Ｓｉにおける窒素濃度がより長時間に渡って維持されており、窒化珪素膜を残存させる選択的エッチングの視点から好ましいことが示された。条件１では２０Ｐａの比較的低い圧力で９０秒間プラズマ窒化処理を行ったことにより、エッチング開始時点での窒素濃度が、図２（ａ）に示したように、サンプルＰｏｌｙ−Ｓｉ、サンプルａ−ＳｉおよびサンプルＢａｒｅ−Ｓｉのいずれにおいても４０ａｔｏｍ％を超えていたが、条件２でプラズマ窒化処理を行った場合は、サンプルＰｏｌｙ−Ｓｉおよびサンプルａ−Ｓｉのエッチング開始時点での窒素濃度は、図２（ｂ）に示したように、共に４０％未満であった。
以上のことから、残存させる窒化珪素膜についてエッチング処理後の窒素濃度の減少を出来るだけ少なくする目的で、膜中の窒素濃度を出来るだけ高くできるようなプラズマ窒化処理条件（例えばプラズマ中の窒素イオン成分が多くなる条件、または電子温度が高くなる条件）を選択することが好ましいと考えられた。図３に、条件１〜条件６でプラズマ窒化処理を行ったサンプルＰｏｌｙ−Ｓｉおよびサンプルａ−Ｓｉについて、エッチング開始時点における膜中の窒素濃度と、エッチング終了時点（サンプルＳｉＯ２の窒素濃度が略ゼロになった時点）における窒素含有層の物理膜厚との関係を示した。この図３から、選択的エッチング終了時点で残存させる窒素含有層（サンプルＰｏｌｙ−Ｓｉおよびサンプルａ−Ｓｉの窒化珪素膜）の膜厚を十分に確保するためには、プラズマ窒化処理によって窒素含有層中の窒素濃度を３５ａｔｏｍ％以上（例えば３５ａｔｏｍ％以上４５ａｔｏｍ％以下、好ましくは４０ａｔｏｍ％以上４５ａｔｏｍ％以下）にしておくことがよいと考えられた。
以上の結果を踏まえ、窒化珪素膜中の窒素濃度を高くしてウエットエッチング処理での選択性を得やすくするため、プラズマ窒化処理の処理圧力は例えば、１３．３Ｐａ以上４００Ｐａ以下の範囲内に設定することが好ましく、処理時間は例えば３０秒以上２４０秒以下の範囲内に設定することが好ましく、窒素ガスの流量比率は１％以上２０％以下の範囲内に設定することが好ましいと考えられた。
なお、プラズマ窒化処理工程では、ＲＬＳＡ方式のプラズマ処理装置に代えて、ＩＣＰ方式のプラズマ処理装置を用いることもできる。ＩＣＰ方式のプラズマ処理装置を用いる場合、高周波電力の周波数は４００ｋＨｚから６０ＭＨｚの範囲内（例えば、１３．５６ＭＨｚ）とすることが好ましく、高周波パワーは５０Ｗ以上２０００Ｗ以下の範囲内とすることが好ましい。また、処理温度（載置台の温度）は、１００℃以上６００℃以下の範囲内とすることが好ましく、処理圧力は、０．１３Ｐａ以上６６７Ｐａ以下の範囲内とすることが好ましい。処理ガスとしては、ＡｒガスとＮ２ガスを用いることが好ましく、Ａｒガス流量は１００ｍＬ／ｍｉｎ（ｓｃｃｍ）以上２０００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましく、Ｎ２流量は、１ｍＬ／ｍｉｎ（ｓｃｃｍ）以上５００ｍＬ／ｍｉｎ（ｓｃｃｍ）以下の範囲内が好ましい。例えば、ＩＣＰ方式のプラズマ処理装置を用い、高周波電力の周波数１３．５６ＭＨｚ、高周波パワー５００Ｗ、処理温度４００℃、処理圧力６．７Ｐａ、Ａｒガス流量１０００ｍＬ／ｍｉｎ（ｓｃｃｍ）、Ｎ２ガス流量５０ｍＬ／ｍｉｎ（ｓｃｃｍ）の条件でプラズマ窒化処理を実施し、その後、上記と同じ条件で選択エッチング処理を行った結果、不必要な窒素含有層を選択的に除去することができた。従って、ＩＣＰ方式のプラズマ処理装置も、ＲＬＳＡ方式のプラズマ処理装置と同様に、本実施の形態の半導体装置の製造方法に適用可能である。
以上説明したように、本実施の形態の半導体装置の製造方法によれば、残存した不必要な窒素含有層による悪影響例えば隣接するセル間での電気的な干渉の問題を防止し、信頼性に優れた半導体装置を製造することができる、という効果を奏する。
［第２の実施の形態］
次に、図４から図１０を参照しながら、本発明の半導体装置の製造方法を不揮発性メモリの製造工程に適用した場合について説明する。図４は、本発明の製造方法を適用して製造可能なフラッシュメモリの概略構成を示す断面図である。このフラッシュメモリ２００は、フローティングゲート電極とコントロールゲート電極の間に介在する層間容量膜として、ＮＯＮＯＮ（窒化珪素膜−酸化珪素膜−窒化珪素膜−酸化珪素膜−窒化珪素膜）の積層構造を有するものである。
フラッシュメモリ２００では、シリコン基板２０１に例えばＳＴＩ（Shallow Trench Isolation）により凹部（トレンチ）が形成されており、その内部には、ライナー酸化珪素膜２０３を介して素子分離膜２０５が埋め込まれている。シリコン基板２０１の凸部の上（凹部どうしの間）には、トンネル絶縁膜２０７を介して例えばポリシリコンからなるフローティングゲート電極２０９が形成されている。電荷を蓄積する部分であるフローティングゲート電極２０９は、内側から順に、第１の窒化珪素膜２１１、第１の酸化珪素膜２１３、第２の窒化珪素膜２１５、第２の酸化珪素膜２１７および第３の窒化珪素膜２１９の５層の絶縁膜からなる層間容量膜２２１によって覆われている。そして、層間容量膜２２１の上には例えばポリシリコンからなるコントロールゲート電極２２３が形成され、フラッシュメモリ２００が構成されている。図４から明らかなように、第１の窒化珪素膜２１１は、フローティングゲート電極２０９の表面を覆うように形成されているが、素子分離膜２０５上には形成されていない。かかる構造により、フラッシュメモリ２００では、隣接するセル間での干渉、具体的には電子の移動を抑制することができ、優れたデータ保持特性を奏することができる。この点については後述する。
次に、図５〜図８を参照しながら、フラッシュメモリ２００の製造工程を説明する。図５は、プラズマ窒化処理の対象となるウエハＷの要部の断面構造を示している。シリコン基板２０１には、トンネル絶縁膜２０７を介してポリシリコンを主成分とするフローティングゲート電極２０９が形成されている。トンネル絶縁膜２０７およびフローティングゲート電極２０９は、既知の成膜処理、フォトリソグラフィー技術およびエッチング処理によって形成できる。
シリコン基板２０１の凹部の内面には、ライナー酸化珪素膜２０３が形成されているとともに、このライナー酸化珪素膜２０３を介して素子分離膜２０５が埋め込まれている。素子分離膜２０５は、フラッシュメモリメモリ２００においてアクティブ領域とフィールド領域とを画定している。素子分離膜２０５は、例えばＨＤＰ−ＣＶＤ（High Density Plasma Chemical Vapor Deposition）法や、ＳＯＧ（Spin−On−Glass）法により二酸化珪素（ＳｉＯ２）膜を形成した後、希フッ酸などを用いてウエットエッチングし、エッチバックすることにより形成されている。
次に、図５の状態のウエハＷ（シリコン基板２０１）のフローティングゲート電極２０９のポリシリコンに対してプラズマ窒化処理を行う。図６は、プラズマ窒化処理によって、窒素含有層２１２が形成された状態を示している。窒素含有層２１２は、フローティングゲート電極２０９の表面と素子分離膜２０５の表面に形成される。この場合、ポリシリコンを主成分とするフローティングゲート電極２０９の表面には、窒化珪素（ＳｉＮ）の窒素含有層２１２ａが形成される。一方、二酸化珪素（ＳｉＯ２）からなる素子分離膜２０５の表面には、窒化酸化珪素（ＳｉＯＮ）の窒素含有層２１２ｂが形成される。窒素含有層２１２を形成するプラズマ窒化処理は、第１の実施の形態と同様のプラズマ処理装置を用い、第１の実施の形態と同様の条件で行うことができる。
次に、図６の状態から、窒素含有層２１２ｂに対する選択エッチング処理を行う。図７は、選択エッチング処理後の状態を示している。選択エッチング処理は、第１の実施の形態と同様の条件で行うことができる。選択エッチング処理によって、素子分離膜２０５表面に形成されていた窒素含有層２１２ｂ（破線で示した部分）が選択的に除去されるが、フローティングゲート電極２０９の表面の窒素含有層２１２ａはほとんど除去されずに残存する。この選択エッチング処理は、エッチング液（希フッ酸）に対する、窒化珪素（ＳｉＮ）と窒化酸化珪素（ＳｉＯＮ）との溶解性の相違を利用して行われる。残存した窒素含有層２１２ａは、フラッシュメモリ２００において層間容量膜２２１の一部分を構成する第１の窒化珪素膜２１１となる（図４参照）。
選択エッチング処理を行った後、第１の窒化珪素膜２１１の上に、第１の酸化珪素膜２１３、第２の窒化珪素膜２１５、第２の酸化珪素膜２１７および第３の窒化珪素膜２１９を順次積層し、図８に示したように、層間容量膜２２１を形成する。第１の酸化珪素膜２１３は、例えば減圧ＣＶＤ法などによりＨＴＯ（High Temperature Oxide）膜として成膜できる。第２の窒化珪素膜２１５は、例えば、ＤＣＳ（ジクロロシラン）を原料とする減圧ＣＶＤ法などにより成膜できる。第２の酸化珪素膜２１７は、例えば減圧ＣＶＤ法などによりＨＴＯ（High Temperature Oxide）膜として成膜できる。第３の窒化珪素膜２１９は、例えばプラズマ窒化法などにより成膜できる。そして、第３の窒化珪素膜２１９の上に、ＣＶＤ法、プラズマＣＶＤ法などによりコントロールゲート電極２２３を形成することにより、図４に示した構造のフラッシュメモリ２００を製造できる。
次に、本発明の製造方法により製造されたフラッシュメモリ２００の長所について、従来の方法により製造されたフラッシュメモリとの対比により説明する。図９は、従来の方法により製造されたフラッシュメモリ３００の構造を模式的に示している。フラッシュメモリ３００では、プラズマ窒化処理の後で、素子分離膜２０５の表面の窒化酸化珪素（ＳｉＯＮ）の窒素含有層２１２ｂを除去する工程を設けず、窒素含有層２１２の全部を残した状態で層間容量膜２２１ａを形成している点で、図４に示したフラッシュメモリ２００と相違している。なお、図９に示したフラッシュメモリ３００において、図４示したフラッシュメモリ２００と同じ構成には同一の符号を付して説明を省略する。
残存した不必要な窒素含有層２１２ｂ（窒化酸化珪素膜）は、電子の移動経路となって隣接するセル間で干渉を生じさせ、フラッシュメモリ３００のデータ保持特性を低下させるという問題が生じる。すなわち、フラッシュメモリ３００の隣接するセルで書込み状態が異なる場合（つまり、０または１）に、フローティングゲート電極２０９に電荷が注入されたセルから、フローティングゲート電極２０９に電荷が注入されていない隣接するセルへ向け、素子分離膜２０５に接する窒素含有層２１２を介して電子が移動し、データ保持特性が低下してしまう。例えば、図９では、素子分離膜２０５により隔てられた二つのセルのうち、片方（紙面に向かって左側）のセルのフローティングゲート電極２０９に電子が注入された書き込み状態（write;１）とし、他方（紙面に向かって右側）のセルのフローティングゲート電極２０９は、電子が注入されていない消去状態（write;０）である。この状態で長時間放置すると、図９に矢印で示したように、素子分離膜２０５と第１の酸化珪素膜２１３との間に残存した窒素含有層２１２を介して電子が書き込み状態のセルから消去状態のセルへ向けて流れ、書き込み状態（write;１）のセルのしきい値電圧を変化させるとともに、データ保持特性を低下させてしまうという問題があった。
このようなデータ保持特性の低下が生じる機構は、層間容量膜２２１ａのバリアハイトからも説明できる。図１０は、フラッシュメモリ３００の層間容量膜２２１ａのバリアハイトを模式的に示したものである。フローティングゲート電極２０９とコントロールゲート電極２２３との間には、バリアハイトが大きな層間容量膜２２１ａが介在するため、層間容量膜２２１ａを突き抜ける方向への電子の漏洩は生じ難い。それに対して、プラズマ窒化処理により形成された、フローティングゲート電極２０９に接する窒素含有層２１２自体は、比較的エネルギーバンドギャップが小さくバリアハイトが低いため、フローティングゲート電極２０９から窒素含有層２１２中に僅かではあるが電子が漏洩する。そして、窒素含有層２１２中の電気的な欠陥を伝わって隣接するセルへ電子が移動していくものと考えられる。
一方、本発明方法により製造されたフラッシュメモリ２００（図４）では、素子分離膜２０５上の窒素含有層（窒化酸化珪素膜；図６の符号２１２ｂ）がエッチングによって除去されており、第１の窒化珪素膜２１１はフローティングゲート電極２０９の周囲で終端している。それ故、素子分離膜２０５上の窒素含有層に沿った電子の移動が遮断され、隣接するセル間での干渉が防止されている。
以上のように、本発明方法をフラッシュメモリ２００の製造過程に適用することによって、隣接セル間での干渉を防止してフラッシュメモリ２００に優れたデータ保持特性を与え、その信頼性を向上させる効果が得られる。
本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。
以上、本発明の実施形態を述べたが、本発明は上記実施形態に制約されることはなく、種々の変形が可能である。例えば、上記実施の形態では、第１の窒化珪素膜（窒素含有層）を形成する工程で、ＲＬＳＡ方式またはＩＣＰ方式のプラズマ処理装置を使用したが、生成されるプラズマの電子温度がウエハ表面で０．７ｅＶ以上２ｅＶ以下であれば、他の方式のプラズマ処理装置を用いてもよく、例えば電子サイクロトロン共鳴（ＥＣＲ）プラズマ、マグネトロンプラズマ、表面波プラズマ（ＳＷＰ）等の方式のプラズマ処理装置を利用してもよい。
また、上記第２の実施の形態では、層間容量膜２２１をＮＯＮＯＮ構造としたが、これに限るものではなく、例えば内側（フローティングゲート電極側）からＮＯＮＯとなる構造のフラッシュメモリの製造にも、同様に本発明を適用できる。
本発明の第１の実施の形態の半導体装置の製造方法の主要工程を説明する図面である。 窒素含有層中の窒素濃度（ａｔｏｍ％）とエッチング時間との関係を示すグラフである。 窒素含有層中の窒素濃度（ａｔｏｍ％）と物理膜厚との関係を示すグラフである。 本発明の第２の実施の形態の半導体装置の製造方法により製造されたフラッシュメモリの構造を示す断面図である。 本発明の第２の実施の形態の半導体装置の製造方法の主要工程を説明する図面である。 図５に引き続く工程を説明する図面である。 図６に引き続く工程を説明する図面である。 図７に引き続く工程を説明する図面である。 従来の製造方法で製造されたフラッシュメモリの構造を示す断面図である。 従来のフラッシュメモリにおける電子の漏洩の機構を説明する図面である。
符号の説明
１０１…シリコン基板、１０３…素子分離膜、１０５…絶縁膜、１０７…電極層、１０９…窒化珪素膜、１１１…窒化酸化珪素膜

Claims (2)

  1. 酸化珪素を主成分とする素子分離膜によってフィールド領域とアクティブ領域が画定され、前記アクティブ領域に、ポリシリコンを主成分とする電極層と、該電極層に接して形成された窒素含有層と、を有する半導体装置の製造方法であって、
    前記電極層と前記素子分離膜とが露出した状態で、これらの部位に窒素含有プラズマを作用させることにより、前記電極層および前記素子分離膜の表面を窒化処理してそれぞれ窒素含有層を形成するプラズマ窒化処理工程と、
    前記電極層の表面に形成された窒素含有層を残しながら前記素子分離膜の表面に形成された窒素含有層を選択的に除去する選択エッチング工程と、を含み、
    前記素子分離膜の表面に形成された窒素含有層が窒化酸化珪素膜であり、
    前記電極層の表面に形成された窒素含有層が窒化珪素膜であり、
    前記プラズマ窒化処理工程における処理圧力が１．３Ｐａ以上６６７Ｐａ以下の範囲内であり、
    前記プラズマ窒化処理工程により前記電極層に形成された窒素含有層中の窒素濃度が３５ａｔｏｍ％以上４５ａｔｏｍ％以下の範囲内であり、
    前記選択エッチング工程を、０．０７％以上１％以下の範囲内の濃度の希フッ酸溶液を用いてウエットエッチング処理によって行うことを特徴とする半導体装置の製造方法。
  2. 前記電極層が不揮発性メモリのフローティングゲート電極であり、前記窒化珪素膜が該フローティングゲート電極とコントロールゲート電極との間に介在する層間容量膜の一部分を構成するものであることを特徴とする請求項１に記載の半導体装置の製造方法。
JP2008123561A 2008-05-09 2008-05-09 半導体装置の製造方法 Active JP5313547B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2008123561A JP5313547B2 (ja) 2008-05-09 2008-05-09 半導体装置の製造方法
KR1020107027573A KR101580704B1 (ko) 2008-05-09 2009-05-01 반도체 장치의 제조 방법 및 반도체 장치
PCT/JP2009/058574 WO2009136606A1 (ja) 2008-05-09 2009-05-01 半導体装置の製造方法
TW098115326A TW201007840A (en) 2008-05-09 2009-05-08 Semiconductor device manufacturing method
US12/942,057 US8241982B2 (en) 2008-05-09 2010-11-09 Semiconductor device manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008123561A JP5313547B2 (ja) 2008-05-09 2008-05-09 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2009272547A JP2009272547A (ja) 2009-11-19
JP5313547B2 true JP5313547B2 (ja) 2013-10-09

Family

ID=41264662

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008123561A Active JP5313547B2 (ja) 2008-05-09 2008-05-09 半導体装置の製造方法

Country Status (5)

Country Link
US (1) US8241982B2 (ja)
JP (1) JP5313547B2 (ja)
KR (1) KR101580704B1 (ja)
TW (1) TW201007840A (ja)
WO (1) WO2009136606A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5860392B2 (ja) * 2010-03-31 2016-02-16 東京エレクトロン株式会社 プラズマ窒化処理方法及びプラズマ窒化処理装置
US8994089B2 (en) * 2011-11-11 2015-03-31 Applied Materials, Inc. Interlayer polysilicon dielectric cap and method of forming thereof
JP6281964B2 (ja) 2014-12-25 2018-02-21 株式会社日立国際電気 半導体装置の製造方法、プログラム及び基板処理装置
JP6468955B2 (ja) * 2015-06-23 2019-02-13 東京エレクトロン株式会社 シリコン含有膜の成膜方法及び成膜装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05267684A (ja) 1992-03-18 1993-10-15 Rohm Co Ltd 不揮発性記憶素子
JPH0677493A (ja) 1992-08-27 1994-03-18 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP3312102B2 (ja) * 1996-11-27 2002-08-05 シャープ株式会社 不揮発性半導体記憶装置の製造方法
JP2001176839A (ja) * 1999-12-20 2001-06-29 Fujitsu Ltd 半導体装置の製造方法
JP2004071646A (ja) * 2002-08-01 2004-03-04 Nec Electronics Corp 不揮発性半導体記憶装置及びその製造方法と制御方法
JP3776889B2 (ja) * 2003-02-07 2006-05-17 株式会社東芝 半導体装置およびその製造方法
JP4237561B2 (ja) * 2003-07-04 2009-03-11 株式会社東芝 半導体記憶装置及びその製造方法
JP4522916B2 (ja) * 2005-06-27 2010-08-11 東京エレクトロン株式会社 プラズマ窒化処理方法、制御プログラム、コンピュータ記憶媒体およびプラズマ処理装置
US7524774B2 (en) 2003-09-26 2009-04-28 Tokyo Electron Limited Manufacturing method of semiconductor device, semiconductor manufacturing apparatus, plasma nitridation method, computer recording medium, and program
KR100580587B1 (ko) * 2004-09-07 2006-05-16 삼성전자주식회사 반도체 장치의 제조 방법
JP4734019B2 (ja) * 2005-04-26 2011-07-27 株式会社東芝 半導体記憶装置及びその製造方法
US7906804B2 (en) * 2006-07-19 2011-03-15 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and manufacturing method thereof
JP4331189B2 (ja) * 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
KR100757335B1 (ko) * 2006-10-18 2007-09-11 삼성전자주식회사 불휘발성 메모리 장치 및 이를 제조하는 방법
JP5091504B2 (ja) * 2007-02-28 2012-12-05 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
TW201007840A (en) 2010-02-16
KR20110010628A (ko) 2011-02-01
KR101580704B1 (ko) 2015-12-28
WO2009136606A1 (ja) 2009-11-12
JP2009272547A (ja) 2009-11-19
US8241982B2 (en) 2012-08-14
US20110073931A1 (en) 2011-03-31

Similar Documents

Publication Publication Date Title
KR100556527B1 (ko) 트렌치 소자 분리막 형성 방법 및 불휘발성 메모리 장치의제조 방법
KR100757333B1 (ko) 불휘발성 메모리 장치의 제조 방법
JP5238332B2 (ja) 半導体装置の製造方法
KR100648194B1 (ko) 반도체 장치의 제조 방법
KR20060100092A (ko) 반도체 장치의 제조 방법
KR100757335B1 (ko) 불휘발성 메모리 장치 및 이를 제조하는 방법
KR100823715B1 (ko) 불휘발성 메모리 장치의 제조 방법
JP5313547B2 (ja) 半導体装置の製造方法
JP4445403B2 (ja) 半導体装置の製造方法
US8163626B2 (en) Enhancing NAND flash floating gate performance
JP4358504B2 (ja) 不揮発性半導体記憶装置の製造方法
KR100814418B1 (ko) 불휘발성 메모리 장치의 제조 방법
US7132328B2 (en) Method of manufacturing flash memory device
KR100791333B1 (ko) 비휘발성 메모리 소자 제조 방법 및 이에 따라 제조된비휘발성 메모리 소자
US20120244695A1 (en) Method for fabricating flash memory device and floating gate therein
US20080242047A1 (en) Method of forming isolation structure of semiconductor memory device
JPWO2004023559A1 (ja) 半導体記憶装置及びその製造方法
KR20080001272A (ko) 플래시 메모리 소자의 제조 방법
KR100856300B1 (ko) 플래시 메모리 셀의 제조 방법
KR19990017051A (ko) 반도체 장치의 소자분리 방법
KR20070058725A (ko) 불휘발성 메모리 소자의 제조 방법
US6673720B2 (en) Method for improving the reliability of flash memories
KR20090077278A (ko) 플래시 메모리 소자의 제조 방법
KR20070049268A (ko) 터널 산화막 형성 방법
KR20090000451A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20110413

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20110413

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130423

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130607

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130625

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130704

R150 Certificate of patent or registration of utility model

Ref document number: 5313547

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250