KR100397176B1 - 불휘발성 메모리 장치의 평탄화 방법 - Google Patents
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Abstract
불휘발성 메모리 장치의 평탄화 방법이 개시되어 있다. 반도체 기판의 셀 영역에 플로팅 게이트 구조물을 형성한 후, 결과물의 전면에 도전층, 하드 마스크층 및 제1 절연막을 순차적으로 형성한다. 셀 영역의 제1 절연막을 제거하여 주변회로 영역에만 제1 절연막 패턴을 남긴 후, 셀 영역의 하드 마스크층을 제거한다. 상기 도전층 및 절연막 패턴 상에 제2 절연막을 제거하여 주변회로 영역의 절연막 높이를 증가시킨다. 플로팅 게이트 구조물이 노출될 때까지 제2 절연막 및 제1 절연막 패턴을 제거하여 셀 영역과 주변회로 영역을 평탄화시킨다. 상기 도전층을 패터닝하여 플로팅 게이트 구조물의 양 측벽에 워드라인을 형성함과 동시에, 주변회로 영역에 로직 소자의 게이트를 형성한다. 워드라인을 형성하기 위한 화학 기계적 연마(CMP) 공정을 진행할 때 주변회로 영역과 인접한 셀 영역이 과도하게 연마되는 것을 방지할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치의 워드라인을 형성하는데 있어서, 상기 플래쉬 메모리 소자가 형성되는 셀 영역과 상기 로직 소자가 형성되는 주변회로 영역 간의 단차를 제거할 수 있는 평탄화 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM Logic) 장치나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash logic) 장치를 들 수 있다.
통상적으로 플래쉬 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅 게이트에 커플링되어 파울러 노드하임(Fowler-Nordheim; 이하 “F-N”이라 한다) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다. 상술한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.
특히, 상기 MFL 장치의 경우 디자인-룰이 0.18㎛급 이하로 감소함에 따라 플래쉬 메모리 셀의 커플링 계수를 증가시키기 위해 플로팅 게이트의 엣지 부분에 팁(tip)을 형성하는 소위, 스플릿-게이트(split-gate) 구조를 적용하고 있다. 이와같이 플로팅 게이트의 엣지에 팁을 형성하면, 소거 효율 및 프로그램 효율이 증가하여 커플링 계수가 높아지게 된다.
이러한 스플릿-게이트 구조의 플래쉬 메모리 셀은 통상 화학 기계적 연마(Chemical mechanical polishing; 이하 “CMP”라 한다) 공정을 이용하여 워드라인을 형성하고 있는데, 칩 전체적으로 평탄화가 구현되어야만 후속의 게이트 패터닝 공정시 워드라인을 균일하게 형성할 수 있게 된다.
도 1a 내지 도 7b는 종래 방법에 의한 스플릿-게이트형 MFL 장치의 워드라인 형성방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 플래쉬 메모리 소자가 형성되는 메모리 셀 영역을 나타내고, 각 b도는 로직 소자가 형성되는 주변회로 영역을 나타낸다.
도 1a 및 도 1b를 참조하면, 실리콘과 같은 반도체 기판(10) 상에 플래쉬 메모리 소자의 게이트 산화막(즉, 터널 산화막)용 제1 산화막(11), 플로팅 게이트용 제1 폴리실리콘층(13) 및 질화막(도시하지 않음)을 순차적으로 형성한다. 이어서, 사진식각 공정으로 상기 질화막을 패터닝하여 플로팅 게이트 영역을 정의하는 질화막 패턴(16)을 형성한다. 상기 질화막 패턴(16) 및 제1 폴리실리콘층(13) 상에 산화막(도시하지 않음)을 증착하고 이를 에치백하여 상기 질화막 패턴(16)의 측벽에 스페이서(18)를 형성한다.
상기 스페이서(18)를 식각 마스크로 이용하여 상기 제1 폴리실리콘층(13) 및 제1 산화막(11)을 식각한 후, 통상의 이온주입 공정으로 상기 스페이서(18)들 사이의 노출된 기판 표면에 소오스 영역(20)을 형성한다. 그런 다음, 산화 공정을 실시하여 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한 후, 결과물 상에 라이너 산화막(도시하지 않음)을 증착하고 이를 에치백하여 상기 제1 도전층(13)을 후속 공정에서 형성되어질 소오스 라인과 절연시킨다.
도 2a 및 도 2b를 참조하면, 상기 결과물의 전면에 제2 폴리실리콘층(21)을 증착하고 상기 질화막 패턴(16)의 표면이 노출될 때까지 CMP 또는 에치백 공정으로 상기 제2 폴리실리콘층(21)을 제거한다. 그러면, 상기 스페이서(18)들 사이의 갭을 매립하면서 상기 소오스 영역(20)과 연결되는 소오스 라인(22)이 형성된다.
도 3a 및 도 3b를 참조하면, 인산 스트립 공정으로 상기 질화막 패턴(16)을 제거한 후, 상기 스페이서(18)를 식각 마스크로 이용하여 상기 제1 폴리실리콘층(13)을 건식 식각한다. 그런 후 산화 공정을 실시하여 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한 후, 불산(HF) 등으로 기판을 세정한다. 그러면, 플래쉬 메모리 소자의 게이트 산화막(12), 상기 스페이서(18)에 의해 두 개로 분리된 플로팅 게이트(14) 및 상기 스페이서(18)들 사이의 갭을 매립하는 소오스 라인(22)을 포함하는 플로팅 게이트 구조물(40)이 형성된다.
도 4a 및 도 4b를 참조하면, 상기 플로팅 게이트 구조물(40)을 포함한 기판(10)의 전면에 제2 산화막(23), 워드라인 및 게이트용 제3 폴리실리콘층(25) 및 질화막(27)을 순차적으로 형성한다. 상기 제2 산화막(23)은 메모리 셀 영역에서는 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간 유전막으로 제공되고, 주변회로 영역에서는 로직 소자의 게이트 산화막으로 제공된다.
도 5a 및 도 5b를 참조하면, 상기 플로팅 게이트 구조물(40)의 표면, 바람직하게는 상기 소오스 라인(22)이 노출될 때까지 상기 질화막(27)을 CMP 공정으로 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시킨다. 이때, 단차가 낮은 부위에는 질화막 잔류물(28)이 잔존하게 된다.
도 6a 및 도 6b를 참조하면, 상기 제3 폴리실리콘층(25) 및 소오스 라인(22)의 노출된 표면들을 선택적으로 산화시켜 산화막(30)을 형성한 후, 습식 식각 공정으로 상기 질화막 잔류물(28)을 제거한다. 이어서, 사진 공정으로 셀 영역을 마스킹하고 주변회로 영역의 게이트 영역을 오픈시키는 포토레지스트 패턴(32)을 형성한다.
도 7a 및 도 7b를 참조하면, 상기 셀 영역의 산화막(30) 및 상기 주변회로 영역의 포토레지스트 패턴(32)을 식각 마스크로 이용하여 노출된 제3 폴리실리콘층(25)을 건식 식각한다. 그러면, 수직 프로파일을 갖는 플래쉬 메모리 소자의 워드라인(즉, 컨트롤 게이트)(26a) 및 로직 소자의 게이트(26b)가 동시에 형성된다. 여기서, 참조부호 24a는 컨트롤 게이트(26a)와 플로팅 게이트(14)를 절연시키는 층간 유전막을 나타내고, 참조부호 24b는 로직 소자의 게이트 산화막을 나타낸다.
이때, 상기 식각 마스크로 사용된 산화막(30)은 상기 제3 도전층(25)을 식각하는 동안 대부분 소모되며, 후속하는 세정 공정 및 실리사이데이션 전처리 공정에서 모두 제거된다.
상술한 종래 방법에 의하면, 도 5의 CMP 공정을 진행하기 전에 이미 셀 영역과 주변회로 영역 간에 기본적인 단차가 존재하고 있기 때문에, 이 단차를 제거하기 위해 CMP 공정을 충분히 진행하여야 한다. 이에 따라, 단차가 낮은 주변회로 영역의 영향으로 셀 영역의 엣지 및 주변회로 영역에서는 과도한 CMP 공정에 의해 상기 질화막(71)이 완전히 제거되어 워드라인 및 게이트의 형성이 불가능해진다.
또한, 선택적으로 산화된 산화막(30)을 식각 마스크로 이용하여 워드라인(26a)을 형성하는 공정시 주변회로 영역에서는 식각을 저지할 수 있는 층이 존재하지 않기 때문에 포토레지스트 패턴(32)을 형성하지 않을 경우 주변회로 영역의 제3 도전층(25)이 모두 식각되게 된다. 따라서, 사진 공정을 적용하여 게이트 패턴을 정의하는 포토레지스트 패턴(32)을 형성하여야만 워드라인 및 로직 소자의 게이트를 동시에 형성할 수 있게 된다. 그러나, 0.18㎛ 이하급의 디자인-룰을 갖는 MFL과 같은 불휘발성 메모리 장치에서는 반사 방지막을 사용하지 않고 게이트 패터닝을 실시할 경우 게이트 선폭의 변화가 심하게 나타날 뿐만 아니라, 하부의 게이트 산화막에 대한 포토레지스트막의 선택비가 불량하기 때문에 정상적인 로직 패턴을 얻기가 불가능해진다.
이러한 문제를 해결하기 위하여 본 출원인은 하드 마스크를 사용하여 로직 소자의 게이트를 워드라인과 동시에 패터닝하는 방법을 발명한 바 있고, 대한민국 특허출원 제2001-9325호로 출원하였으며, 도 8a 내지 도 11b를 참조하여 이 방법에 대해 상세히 설명하고자 한다. 여기서, 각 a도는 플래쉬 메모리 소자가 형성되는 메모리 셀 영역을 나타내고, 각 b도는 로직 소자가 형성되는 주변회로 영역을 나타낸다.
도 8a 및 도 8b를 참조하면, 상술한 도 1a 내지 도 3b의 방법들과 동일한 방법으로 반도체 기판(50)상에 플래쉬 메모리 소자의 게이트 산화막(52), 산화막 스페이서(58)에 의해 두 개로 분리된 플로팅 게이트(54) 및 상기 스페이서(58)들 사이의 갭을 매립하고 소오스 영역(60)과 연결되는 소오스 라인(62)을 포함하는 플로팅 게이트 구조물을 형성한다. 이어서, 상기 결과물의 전면에 산화막(63), 게이트용 폴리실리콘층(65), SiN 또는 SiON으로 이루어진 반사 방지막(67) 및 CVD-산화막으로 이루어진 하드 마스크층(69)을 순차적으로 형성한다.
도 9a 및 도 9b를 참조하면, 사진식각 공정으로 상기 셀 영역의 하드 마스크층(69) 및 반사 방지막(67)을 습식 식각으로 제거한 후, 결과물의 전면에 질화막(71)을 형성한다. 그러면, 주변회로 영역의 폴리실리콘층(65) 위에는 하드 마스크층 잔류물(70) 및 반사 방지막 잔류물(68)이 잔존하게 된다.
도 10a 및 도 10b를 참조하면, 상기 소오스 라인(62)이 노출될 때까지 상기 질화막(71)을 CMP 공정으로 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시킨다. 즉, 상기 셀 영역은 상기 폴리실리콘층(65)이 잔존하고 상기 주변회로 영역은 상기 질화막(71)이 잔존하도록 평탄화 공정을 진행한다. 이때, 셀 영역의 단차가 낮은 부위에는 질화막 잔류물(72)이 잔존하게 된다.
도 11a 및 도 11b를 참조하면, 상기 폴리실리콘층(65) 및 소오스 라인(62)의 노출된 표면들을 선택적으로 산화시켜 산화막(74)을 형성한 후, 습식 식각 공정으로 상기 질화막 잔류물(72)을 제거한다. 이어서, 사진 공정으로 셀 영역을 마스킹하고 주변회로 영역의 게이트 영역을 오픈시키는 포토레지스트 패턴(76)을 형성한다. 상기 포토레지스트 패턴(76)을 식각 마스크로 이용하여 상기 하드마스크층(70) 및 반사 방지막(68)을 건식 식각하여 하드 마스크층 패턴(70a) 및 반사 방지막 패턴(68a)을 형성한다.
그런 다음, 도시하지는 않았으나, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(76)을 제거한 후, 상기 셀 영역의 산화막(74) 및 상기 주변회로 영역의 하드 마스크층 패턴(70a)을 식각 마스크로 이용하여 노출된 폴리실리콘층(65)을 건식 식각함으로써, 플래쉬 메모리 소자의 워드라인(즉, 컨트롤 게이트) 및 로직 소자의 게이트를 동시에 형성한다.
상술한 종래 방법에 의하면, 반사 방지막을 사용하여 게이트 패터닝을 실시하므로 빛의 난반사를 방지하여 게이트 선폭을 균일하게 형성할 수 있을 뿐만 아니라, 하부의 게이트 산화막에 대해 선택비를 확보할 수 있는 하드 마스크층을 이용함으로써 정상적인 로직 패턴을 형성할 수 있다.
그러나, 상기 질화막(71)에 대한 CMP 공정을 진행하기 전에 이미 셀 영역과 주변회로 영역 간에 기본적인 단차가 존재하고 있기 때문에, 단차가 낮은 주변회로 영역의 영향으로 셀 영역의 엣지 및 주변회로 영역에서는 과도한 CMP 공정에 의해 상기 폴리실리콘층(65)까지 과도하게 연마된다. 그 결과, 셀 영역의 엣지 및 주변회로 영역에서는 워드라인 및 게이트의 형성이 불가능해진다.
따라서, 본 발명의 제1의 목적은 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치의 워드라인을 형성하는데 있어서, 상기 플래쉬 메모리 소자가 형성되는 셀 영역과 상기 로직 소자가 형성되는 주변회로 영역 간의 단차를 제거할 수 있는 평탄화 방법을 제공하는데 있다.
본 발명의 제2의 목적은 소정 영역에만 적층 구조물이 형성되는 반도체 장치의 평탄화 방법을 제공하는데 있다.
도 1a 내지 도 7b는 종래 방법에 의한 스플릿-게이트형 MFL 장치의 워드라인 형성방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 11b는 종래의 다른 방법에 의한 스플릿-게이트형 MFL 장치의 워드라인 형성방법을 설명하기 위한 단면도들이다.
도 12는 본 발명의 바람직한 실시예가 적용되는 스플릿-게이트형 MFL 장치의 평면도이다.
도 13a 내지 도 28b는 본 발명의 제1 실시예에 의한 스플릿-게이트형 MFL 장치의 제조방법을 설명하기 위한 단면도들이다.
도 29a 및 도 29b는 본 발명의 제2 실시예에 의한 스플릿-게이트형 MFL 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 102 : 게이트 산화막
103 : 제1 도전층 104 : 플로팅 게이트
108 : 제1 스페이서 110 : 소오스 영역
111a : 층간 유전막 111b : 게이트 산화막
112 : 소오스 라인 113 : 제2 도전층
114a : 워드라인 114b : 로직 소자의 게이트
115 : 반사 방지막 117 : 하드 마스크층
119 : 제1 절연막 121 : 식각 보호막
125 : 제2 절연막 128 : 산화막
132 : 제2 스페이서 134 : 드레인 영역
135 : 금속 실리사이드층 136 : 층간 절연막
138 : 콘택홀 140 : 금속 배선
상기 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판의 셀 영역에는 플래쉬 메모리 소자가 형성되고 주변회로 영역에는 로직 소자가 형성되는 불휘발성 메모리 장치의 제조방법에 있어서, 상기 반도체 기판의 셀 영역에 플로팅 게이트 구조물을 형성하는 단계; 상기 플로팅 게이트 구조물 및 반도체 기판 상에 도전층을 형성하는 단계; 상기 도전층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 제1 절연막을 형성하는 단계; 상기 셀 영역의 제1 절연막을 제거하여 상기 주변회로 영역에 제1 절연막 패턴을 남기는 단계; 상기 셀 영역의 하드 마스크층을 제거하는 단계; 상기 도전층 및 제1 절연막 패턴 상에 제2 절연막을 형성하여 상기 주변회로 영역의 절연막 높이를 증가시키는 단계; 상기 플로팅 게이트 구조물이 노출될 때까지 상기 제2 절연막 및 제1 절연막 패턴을 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시키는 단계; 및 상기 도전층을 패터닝하여 상기 플로팅 게이트 구조물의 양 측벽에 워드라인을 형성함과 동시에, 상기 주변회로 영역에 상기 로직 소자의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
상기 제2의 목적을 달성하기 위하여 본 발명은, 적층 구조물이 형성되어 있는 제1 영역과 상기 적층 구조물이 형성되지 않은 제2 영역을 갖는 반도체 기판의전면에 도전층을 형성하는 단계; 상기 도전층 상에 하드 마스크층을 형성하는 단계; 상기 하드 마스크층 상에 제1 절연막을 형성하는 단계; 상기 제1 영역의 제1 절연막을 제거하여 상기 제2 영역에만 제1 절연막 패턴을 남기는 단계; 상기 제1 영역의 하드 마스크층을 제거하는 단계; 상기 제1 영역에서는 상기 도전층 위에 적층되고 상기 제2 영역에서는 상기 제1 절연막 패턴 위에 적층되도록 상기 결과물의 전면에 제2 절연막을 형성하여 상기 제1 영역과 제2 영역 간의 단차를 제거하는 단계; 및 상기 적층 구조물이 노출될 때까지 상기 제2 절연막 및 제1 절연막 패턴을 제거하여 상기 제1 영역과 제2 영역을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법을 제공한다.
본 발명에 의하면, 단차가 높은 셀 영역의 제1 절연막을 제거한 후 제2 절연막을 증착하여 단차가 낮은 주변회로 영역의 절연막을 상기 셀의 단차만큼 높아지게 한다. 따라서, 워드라인을 형성하기 위한 CMP 공정을 진행할 때 주변회로 영역과 인접한 셀 영역이 상기 주변회로 영역으로부터 멀리 떨어진 셀 영역에 비해 과도하게 연마되는 것을 방지할 수 있다.
또한, 워드라인을 형성하기 위해 선택적으로 산화막을 형성한 후, 주변회로 영역에는 게이트 패터닝을 위한 하드 마스크층을 잔존시키기 때문에 워드라인과 로직 소자의 게이트를 동시에 패터닝할 수 있다. 더욱이, 반사 방지막을 사용하여 게이트 선폭을 균일하게 만들 수 있으며, 하부의 게이트 산화막에 대한 높은 선택비를 갖는 하드 마스크층을 사용함으로써 정상적인 로직 패턴을 구현할 수 있다.
또한, 메모리 셀의 워드라인과 로직 소자의 게이트의 도핑 레벨을 차별화하여 상기 워드라인만 선택적으로 고농도로 도핑시킴으로써, 셀의 판독시 워드라인의 공핍층을 감소시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 12는 본 발명의 바람직한 실시예가 적용되는 스플릿-게이트형 MFL 장치의 평면도이다.
도 12를 참조하면, 산화막으로 이루어진 제1 스페이서(108)에 의해 플로팅 게이트(104)가 두 개로 분리되어 하나의 셀을 이룬다. 상기 제1 스페이서(108)와 제1 스페이서(108) 사이에는 메모리 셀 트랜지스터의 소오스 영역(도시하지 않음)과 연결되는 소오스 라인(112)이 형성된다. 상기 소오스 라인(112)에 대향되는 상기 제1 스페이서(108)의 측면에는 컨트롤 게이트, 즉 워드라인(114a)이 형성된다.
상기 워드라인(114a)의 측벽에는 질화막으로 이루어진 제2 스페이서(132)가 형성된다. 상기 워드라인(114a)과 직교하는 비트라인 방향으로 이웃하는 메모리 셀의 드레인 영역(도시하지 않음)들은 콘택홀(138)을 통해 금속 배선(140)으로 서로 연결된다.
여기서, 참조부호 201은 액티브 영역을 나타내고 참조부호 202는 필드 영역을 나타낸다.
도 13a 내지 도 28b는 본 발명의 제1 실시예에 의한 스플릿-게이트형 MFL 장치의 워드라인 형성방법을 설명하기 위한 단면도들이다. 여기서, 각 a도는 플래쉬 메모리 소자가 형성되는 메모리 셀 영역을 나타내고, 각 b도는 로직 소자가 형성되는 주변회로 영역을 나타낸다.
도 13a 및 도 13b를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 소자분리 공정을 통해 필드 산화막(도시하지 않음)을 형성함으로써, 상기 반도체 기판(100)을 액티브 영역(도 12의 201)과 필드 영역(도 12의 202)으로 구분한다. 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 또한, 실리콘 부분산화(Local oxidation of silicon; LOCOS) 공정이나 개량된 LOCOS 공정을 이용할 수 있음은 물론이다.
이어서, 상기 반도체 기판(100) 상에 플래쉬 메모리 소자의 게이트 산화막(즉, 터널 산화막)용 제1 산화막(101), 플로팅 게이트용 제1 도전층(103) 및 질화막(도시하지 않음)을 순차적으로 형성한다. 상기 제1 산화막(101)은 약 70∼100Å, 바람직하게는 약 80Å의 두께로 형성한다. 상기 제1 도전층(103)은 이온주입 공정에 의해 도핑된 폴리실리콘막으로 이루어지며, 약 500∼1000Å, 바람직하게는 약 600Å의 두께로 형성한다. 상기 질화막은 약 4000Å의 두께로 형성한다.
사진식각 공정으로 상기 질화막을 패터닝하여 플로팅 게이트 영역을 정의하는 질화막 패턴(106)을 형성한다. 이때, 상기 질화막을 어느 정도 과도 식각하여 상기 질화막 패턴(106)들 사이의 제1 도전층(103)이 소정 두께만큼 소모된다.
도 14a 및 도 14b를 참조하면, 상기 질화막 패턴(106) 및 제1 도전층(103) 상에 산화막(107)을 약 2000∼2500Å의 두께로 증착한다.
도 15a 및 도 15b를 참조하면, 상기 반도체 기판(100)의 표면이 노출될 때까지 상기 산화막(107)을 이방성 식각하여 상기 질화막 패턴(106)의 측벽에 산화막스페이서(107a)를 형성한다. 상기 산화막 스페이서(107a)를 식각 마스크로 이용하여 상기 제1 도전층(103) 및 제1 산화막(101)을 건식 식각한다. 이어서, 통상의 이온주입 공정으로 상기 산화막 스페이서(107a)들 사이의 노출된 기판 표면 부위에 소오스 영역(110)을 형성한다.
도 16a 및 도 16b를 참조하면, 노출된 기판(100) 상에 약 30Å의 산화막이 성장되도록 산화 공정을 실시하여 상기 제1 도전층(103)의 측면을 어느 정도 산화시키면서 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한다. 상기 결과물 상에 산화물로 이루어진 라이너막(109)을 약 500Å의 두께로 증착하고 이를 에치백하여 상기 제1 도전층(103)을 후속 공정에서 형성되어질 소오스 라인과 절연시킨다. 이하, 상기 산화막 스페이서(107a)와 라이너막(109)을 합하여 제1 스페이서(108)라 한다.
이어서, 상기 질화막 패턴(106), 제1 스페이서(108) 및 소오스 영역(110) 상에 도프드 폴리실리콘막으로 이루어진 제2 도전층(111)을 약 4000Å의 두께로 증착하고, 상기 질화막 패턴(106)의 표면이 노출될 때까지 화학 기계적 연마(CMP) 공정으로 상기 제2 도전층(111)을 제거한다. 계속해서, 상기 제2 도전층(111)을 에치백하여 그 표면을 평탄화시킨다. 그러면, 상기 제1 스페이서(108)들 사이의 갭을 매립하면서 상기 소오스 영역(110)과 연결되는 소오스 라인(112)이 형성된다. 상기 소오스 라인(112)은 소오스 콘택으로 제공되며, 콘택 마진을 증가시키기 위해 형성한다.
도 17a 및 도 17b를 참조하면, 산화 공정으로 상기 소오스 라인(112)의 표면을 선택적으로 산화시켜 마스크층(도시하지 않음)을 형성한 후, 인산 스트립 공정으로 상기 질화막 패턴(106)을 제거한다.
이어서, 상기 제1 스페이서(108)를 식각 마스크로 이용하여 상기 제1 도전층(103)을 건식 식각한다. 이때, 상기 제1 도전층(103)과 동일한 폴리실리콘으로 이루어진 소오스 라인(112)은 그 위에 형성된 마스크층에 의해 보호된다.
그런 후 산화 공정을 실시하여 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한 후, 불산(HF) 등으로 기판을 세정한다. 그러면, 플래쉬 메모리 소자의 게이트 산화막(102), 상기 제1 스페이서(108)에 의해 두 개로 분리된 플로팅 게이트(104) 및 상기 제1 스페이서(108)들 사이의 갭을 매립하고 상기 소오스 영역(110)과 연결되는 소오스 라인(112)을 포함하는 플로팅 게이트 구조물(200)이 형성된다. 이때, 주변회로 영역은 모든 층들이 제거되어 기판(100)이 노출된 상태이다.
도 18a 및 도 18b를 참조하면, 상기 플로팅 게이트 구조물(200) 및 기판(100) 상에 제2 산화막(111)을 약 150∼200Å의 두께로 형성한다. 상기 제2 산화막(111)은 셀 영역에서는 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간 유전막으로 제공되고, 주변회로 영역에서는 로직 소자의 게이트 산화막으로 제공된다. 바람직하게는, 저전압 트랜지스터 영역과 고전압 트랜지스터 영역의 게이트 산화막 두께를 서로 다르게 하기 위하여, 상기 반도체 기판(100) 상에 제1 게이트 산화막을 두껍게 성장시킨 후 저전압 트랜지스터 영역의 상기 제1 게이트 산화막을 습식 식각 공정으로 제거한다. 이어서, 상기 결과물의 전면에 제2 게이트 산화막을얇게 성장시키면, 저전압 트랜지스터 영역에서는 얇은 게이트 산화막이 형성되는 반면 고전압 트랜지스터 영역에서는 두꺼운 게이트 산화막이 형성된다.
이어서, 상기 제2 산화막(111) 상에 워드라인 및 게이트용 제3 도전층(113)을 약 2000Å의 두께로 형성한다. 바람직하게는, 상기 제3 도전층(113)은 이온주입 공정에 의해 도핑된 폴리실리콘막으로 형성된다.
상기 제3 도전층(113) 상에 SiN 또는 SiON을 약 200∼300Å, 바람직하게는 약 260Å의 두께로 증착하여 반사 방지막(115)을 형성한다. 상기 반사 방지막(115)은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 난반사되는 것을 방지하여 포토레지스트 패턴을 용이하게 한다.
상기 반사 방지막(115) 상에 산화물을 약 500Å의 두께로 증착하여 하드 마스크층(117)을 형성한다. 상기 하드 마스크층(117) 상에 질화물을 약 2000Å의 두께로 증착하여 제1 절연막(119)을 형성한다. 상기 제1 절연막(119) 상에 산화물을 약 800Å의 두께로 증착하여 식각 보호층(etch-protecting layer)(121)을 형성한다. 이 때, 상기 식각 보호층(121)은 상기 하드 마스크층(117)과 유사한 식각율(실질적으로 동일한 식각율)을 갖는 물질을 사용하여 형성하는 것이 바람직하다.
도 19a 및 도 19b를 참조하면, 상기 식각 보호층(121) 상에 사진 공정으로 상기 셀 영역을 전면 오픈시키고 상기 주변회로 영역을 마스킹하는 제1 포토레지스트 패턴(124)을 형성한다. 상기 제1 포토레지스트 패턴(124)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 식각 보호층(121)을 습식 식각 공정으로 제거한다. 그러면, 상기 주변회로 영역에만 식각 보호층 패턴(122)이 잔존하게 된다.
도 20a 및 도 20b를 참조하면, 에싱 및 스트립 공정으로 상기 제1 포토레지스트 패턴(124)을 제거한다. 이어서, 상기 주변회로 영역의 식각 보호층 패턴(122)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 제1 절연막(119)을 습식 식각, 바람직하게는 인산 스트립 공정으로 제거한다. 그러면, 주변회로 영역에만 제1 절연막 패턴(120)이 잔존하게 된다.
도 21a 및 도 21b를 참조하면, 노출된 산화막들, 즉 상기 셀 영역의 하드 마스크층(117) 및 상기 주변회로 영역의 식각 보호층 패턴(121)을 습식 식각 또는 건식 식각 공정으로 제거한다. 이때, 상기 셀 영역의 반사 방지막(115)도 함께 제거되어, 상기 주변회로 영역에만 하드 마스크층 잔류물(118) 및 반사 방지막 잔류물(116)이 잔존하게 된다.
도 22a 및 도 22b를 참조하면, 상기 결과물의 전면, 즉 상기 제3 도전층(125) 및 제1 절연막 패턴(120) 상에 질화물을 약 1000Å의 두께로 증착하여 제2 절연막(125)을 형성한다. 그러면, 상기 제2 절연막(125)에 의해 주변회로 영역에 남아있는 질화막의 총 두께가 3000Å 정도가 되어 셀 영역의 단차만큼 높아지게 된다. 바람직하게는, 상기 제2 절연막(125)은 셀 영역과 주변회로 영역 간의 단차를 제거할 수 있을 정도의 두께로 형성한다.
도 23a 및 도 23b를 참조하면, 상기 소오스 라인(112)이 노출될 때까지 상기 제2 절연막(125) 및 제1 절연막 패턴(120)을 CMP 공정으로 약 1000Å의 두께만큼 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시킨다. 즉, 상기 셀 영역은 상기 제3 도전층(113)이 잔존하고 상기 주변회로 영역은 질화막으로 이루어진 절연막 잔류물(126)이 잔존하도록 평탄화 공정을 진행한다. 이때, 셀 영역의 단차가 낮은 부위에도 절연막 잔류물(126)이 남아있게 된다.
도 24a 및 도 24b를 참조하면, 산화 공정으로 상기 제3 도전층(113) 및 소오스 라인(112)의 노출된 표면들을 선택적으로 산화시켜 산화막(128)을 형성한다. 이때, 주변회로 영역은 질화막으로 이루어진 절연막 잔류물(126)로 인해 산화 공정이 마스킹된다.
도 25a 및 도 25b를 참조하면, 산화막에 대한 식각 선택비가 4:1 이상이 되는 습식 식각액으로 상기 절연막 잔류물(126)을 제거한다. 그러면, 상기 주변회로 영역에서는 산화물로 이루어진 하드 마스크층 잔류물(118)이 노출된다.
도 26a 및 도 26b를 참조하면, 사진 공정으로 셀 영역을 마스킹하고 주변회로 영역의 게이트 영역을 오픈시키는 제2 포토레지스트 패턴(130)을 형성한다. 상기 제2 포토레지스트 패턴(130)을 식각 마스크로 이용하여 주변회로 영역의 하드 마스크층 잔류물(118) 및 반사 방지막 잔류물(116)을 건식 식각함으로써 하드 마스크층 패턴(118a) 및 반사 방지막 패턴(116a)을 형성한다.
도 27a 및 도 27b를 참조하면, 에싱 및 스트립 공정으로 상기 제2 포토레지스트 패턴(130)을 제거한다. 이어서, 상기 셀 영역의 산화막(128) 및 상기 주변회로 영역의 하드 마스크층 패턴(118a)을 식각 마스크로 이용하여 노출된 제3 도전층(113)을 건식 식각함으로써, 수직 프로파일을 갖는 플래쉬 메모리 소자의 워드라인(즉, 컨트롤 게이트)(114a) 및 로직 소자의 게이트(1146b)를 동시에 형성한다. 여기서, 참조부호 111a는 컨트롤 게이트(114a)와 플로팅 게이트(104)를 절연시키는 층간 유전막을 나타내고, 참조부호 111b는 로직 소자의 게이트 산화막을 나타낸다.
이때, 상기 식각 마스크로 사용된 산화막(128), 하드 마스크층 패턴(118a) 및 반사 방지막 패턴(116a)은 상기 제3 도전층(113)을 식각하는 동안 대부분 소모되며, 후속하는 세정 공정 및 실리사이데이션 전처리 공정에서 모두 제거된다.
도 28a 및 도 28b를 참조하면, 상기 워드라인(114a) 및 게이트(114b)가 형성된 결과물의 전면에 질화막을 증착하고 이를 에치백하여 상기 워드라인(114a) 및 게이트(114b)의 측벽에 제2 스페이서(132)를 형성한다. 이어서, 통상의 이온주입 공정으로 상기 제2 스페이서(132)에 정렬되는 기판 표면에 메모리 셀 트랜지스터의 드레인 영역(134) 및 로직 소자의 소오스/드레인 영역(133)을 동시에 형성한다.
상기 결과물의 전면에 SiN과 같은 질화물을 약 100∼200Å의 두께로 증착하여 실리사이데이션 저지층(silicidation blocking layer)(도시하지 않음)을 형성한 후, 사진식각 공정으로 실리사이드가 형성되어질 영역의 실리사이데이션 저지층을 건식 식각으로 제거한다. 그러면, 실리사이데이션의 활성화 영역 및 비활성화 영역을 구분하는 실리사이데이션 저지층 패턴(이하, "SBL 패턴"이라 한다)(도시하지 않음)이 형성된다.
이어서, 미립자를 비롯한 불순물 및 자연 산화막을 제거하기 위한 통상의 세정 공정을 실시한 후, 웨이퍼, 즉 반도체 기판(100)을 RF 스퍼터 설비의 챔버에 넣고 웨이퍼의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한다. 계속해서, 인-시튜로 기판(100) 상에 금속, 예컨대 코발트(Co) 층을 스퍼터링 방법에 의해 증착한다. 고속 열처리(Rapid Thermal Annealing; RTA) 또는 로(furnace)를 이용한 2회의 열처리를 실시하여 노출되어 있는 메모리 셀의 워드라인(114a) 및 소오스/드레인 영역(110, 134)과 로직 소자의 게이트(114b) 및 소오스/드레인 영역(133)에 금속 실리사이드층(135), 예컨대 CoSi2층을 형성한다.
상기 금속 실리사이드층(135)이 형성된 결과물의 전면에 산화물을 증착하여 층간 절연막(136)을 형성한 후, 사진식각 공정으로 상기 층간 절연막(136)을 부분적으로 식각하여 상기 메모리 셀의 드레인 영역(134)을 노출시키는 콘택홀(138)을 형성한다. 이때, 도시하지는 않았으나 상기 콘택홀(138)은 메모리 셀의 소오스 라인(112) 및 워드라인(114a), 그리고 로직 소자의 게이트(114b) 및 소오스/드레인 영역(133) 위에도 형성된다.
상기 콘택홀(138) 및 층간 절연막(136) 상에 상기 콘택홀(138)을 충분히 매립할 수 있을 정도의 두께로 금속층을 형성한 후, 사진식각 공정으로 상기 금속층을 패터닝하여 금속 배선(140)을 형성하여 스플릿-게이트형 MFL 장치를 완성한다.
도 29a 및 도 29b는 본 발명의 제2 실시예에 의한 스플릿-게이트형 MFL 장치의 제조방법을 설명하기 위한 단면도들이다.
도 29a 및 도 29b를 참조하면, 상술한 본 발명의 제1 실시예의 도 13a부터 도 21b까지의 단계들을 동일하게 수행하여 셀 영역의 제1 절연막을 제거한다. 그러면, 셀 영역에서는 제3 도전층(113)이 노출되고, 주변회로 영역에만 제1 절연막 패턴(120)이 남는다. 이어서, 상기 결과물 상에 POCl3(150)을 침적하여 상기 셀 영역의 제3 도전층(113)의 표면 및 상기 주변회로 영역의 제1 절연막 패턴(120)의 표면에 인(Ph)을 도핑시킨다. 여기서, “B”로 표시한 영역은 고농도로 도핑된 영역을 나타낸다. 이때, 상기 POCl3침적 대신에 이온주입 공정을 사용할 수도 있다.
그런 다음, 상기 POCl3침적에 의해 발생한 미립자(particle)들과 폴리실리콘막 위에 남아있는 잔류물(residue) 등을 제거하기 위하여 불산용액에서 600초 동안 1차 세정 공정을 실시한 후, 암모니아수 및 과산화수소가 혼합되어 있는 수용액인 SC1 용액을 사용하여 2차로 세정 공정을 실시한다. 그러면, 상술한 공정 동안에 상기 셀 영역의 제3 도전층(113) 및 상기 주변회로 영역의 제1 절연막 패턴(120)의 내부로 인(Ph)이 확산된다. 상기 제1 절연막 패턴(120)은 후속 공정에서 제거되기 때문에, 상기 제1 절연막 패턴(120)에 확산된 인(Ph)은 그 하지층에 아무런 영향을 주지 않는다. 결과적으로, 상기 셀 영역의 제3 도전층(113)으로 이루어진 워드라인만 고농도로 도핑되므로, 워드라인과 로직 소자 게이트의 도핑 레벨을 다르게 만들 수 있다.
기존 방법에 의하면, 워드라인용 제3 도전층을 이온주입 공정으로 도핑시킬 때 투사 범위(projection range; Rp)를 고려하여 이온주입 에너지를 낮추어야 했다. 따라서, 메모리 셀의 채널 영역과 면해있는 워드라인 영역까지 충분히 도핑되지 못하여 워드라인 내의 공핍층(depletion layer)이 커지게 된다. 이에 따라, 동일한 워드라인 바이어스(bias) 하에서 셀 전류가 감소하게 되는데,펀치쓰루우(punchthrough)를 방지하기 위해 상기 채널 영역에 p형 불순물을 고농도로 이온주입할 경우에는 셀 전류의 감소가 더욱 커져서 프로그램 효율이 떨어지게 된다.
이에 반하여, 본 발명의 제2 실시예에 의하면 POCl3침적에 의해 워드라인의 도핑 레벨을 높일 수 있으므로, 셀의 판독(read) 동작시 워드라인의 공핍층이 작아지게 되어 동일한 문턱전압(threshold voltage)에서 보다 높은 셀 전류를 얻을 수 있다. 따라서, 동작 속도 및 프로그램 효율을 극대화시킬 수 있다.
상술한 바와 같이 본 발명에 의하면, 단차가 높은 셀 영역의 제1 절연막을 제거한 후 제2 절연막을 증착하여 단차가 낮은 주변회로 영역의 절연막을 상기 셀의 단차만큼 높아지게 한다. 따라서, 워드라인을 형성하기 위한 CMP 공정을 진행할 때 주변회로 영역과 인접한 셀 영역이 상기 주변회로 영역으로부터 멀리 떨어진 셀 영역에 비해 과도하게 연마되는 것을 방지할 수 있다.
또한, 워드라인을 형성하기 위해 선택적으로 산화막을 형성한 후, 주변회로 영역에는 게이트 패터닝을 위한 하드 마스크층을 잔존시키기 때문에 워드라인과 로직 소자의 게이트를 동시에 패터닝할 수 있다. 더욱이, 반사 방지막을 사용하여 게이트 선폭을 균일하게 만들 수 있으며, 하부의 게이트 산화막에 대한 높은 선택비를 갖는 하드 마스크층을 사용함으로써 정상적인 로직 패턴을 구현할 수 있다.
또한, 메모리 셀의 워드라인과 로직 소자의 게이트의 도핑 레벨을 차별화하여 상기 워드라인만 선택적으로 고농도로 도핑시킴으로써, 셀의 판독시 워드라인의 공핍층을 감소시킨다. 따라서, 셀 전류를 증대시켜 동작 속도 및 프로그램 효율을 극대화시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (27)
- 반도체 기판의 셀 영역에는 플래쉬 메모리 소자가 형성되고 주변회로 영역에는 로직 소자가 형성되는 불휘발성 메모리 장치의 제조방법에 있어서,상기 반도체 기판의 셀 영역에 플로팅 게이트 구조물을 형성하는 단계;상기 플로팅 게이트 구조물 및 반도체 기판 상에 도전층을 형성하는 단계;상기 도전층 상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에 제1 절연막을 형성하는 단계;상기 셀 영역의 제1 절연막을 제거하여 상기 주변회로 영역에 제1 절연막 패턴을 남기는 단계;상기 셀 영역의 하드 마스크층을 제거하는 단계;상기 도전층 및 제1 절연막 패턴 상에 제2 절연막을 형성하여 상기 주변회로 영역의 절연막 높이를 증가시키는 단계;상기 플로팅 게이트 구조물이 노출될 때까지 상기 제2 절연막 및 제1 절연막 패턴을 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시키는 단계; 및상기 도전층을 패터닝하여 상기 플로팅 게이트 구조물의 양 측벽에 워드라인을 형성함과 동시에, 상기 주변회로 영역에 상기 로직 소자의 게이트를 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 플로팅 게이트 구조물을 형성하는 단계는,상기 반도체 기판 상에 제1 산화막 및 제1 도전층을 차례로 형성하는 단계;상기 제1 도전층 상에 질화막 패턴들을 형성하는 단계;각 질화막 패턴의 측벽에 제1 스페이서들을 형성하는 단계;상기 제1 스페이서를 마스크로 이용하여 상기 제1 도전층을 식각하는 단계;상기 제1 스페이서들 사이의 갭을 매립하는 소오스 라인을 형성하는 단계;상기 질화막 패턴을 제거하는 단계; 및상기 제1 스페이서를 마스크로 이용하여 상기 제1 도전층을 식각하여 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 도전층을 형성하는 단계 전에, 상기 플로팅 게이트 구조물 및 반도체 기판 상에 제2 산화막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 제1 절연막 및 제2 절연막은 질화물로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 하드 마스크층을 형성하는 단계 전에 상기 도전층 상에 반사 방지막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제5항에 있어서, 상기 반사 방지막은 SiN 또는 SiON으로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 주변회로 영역에 제1 절연막 패턴을 남기는 단계는,상기 제1 절연막 상에 식각 보호층을 형성하는 단계;사진식각 공정으로 상기 셀 영역의 식각 보호층을 제거하여 상기 주변회로 영역에 식각 보호층 패턴을 형성하는 단계;상기 식각 보호층 패턴을 식각 마스크로 이용하여 상기 셀 영역의 제1 절연막을 제거하는 단계; 및상기 식각 보호층 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제7항에 있어서, 상기 제1 영역의 식각 보호층을 제거하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제7항에 있어서, 상기 제1 영역의 제1 절연막을 제거하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제7항에 있어서, 상기 식각 보호층을 제거하는 단계에서 상기 제1 영역의 하드 마스크층이 제거되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제7항에 있어서, 상기 식각 보호층은 상기 하드 마스크층과 유사한 식각율을 갖는 물질로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제11항에 있어서, 상기 하드 마스크층 및 식각 보호층은 산화물로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 제2 절연막을 형성하는 단계 전에, 상기 셀 영역의 노출된 도전층을 도핑시키는 단계를 더 구비함으로써 상기 셀 영역의 워드라인과 상기 주변회로 영역의 게이트의 도핑 레벨을 다르게 하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제13항에 있어서, 상기 셀 영역의 노출된 도전층을 도핑시키는 단계는 POCl3침적 또는 이온주입 공정 중의 어느 하나로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 제2 절연막은 상기 셀 영역과 주변회로 영역 간의 단차를 제거할 수 있을 정도의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리장치의 제조방법.
- 제1항에 있어서, 상기 도전층을 평탄화시키는 단계는 화학 기계적 연마(CMP) 공정으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 제1항에 있어서, 상기 워드라인 및 게이트를 동시에 형성하는 단계는,산화 공정을 실시하여 상기 플로팅 게이트 구조물의 표면 상에 산화막을 형성하는 단계;남아있는 상기 제1 절연막 패턴 및 제2 절연막을 제거하는 단계;사진식각 공정으로 상기 주변회로 영역의 상기 하드 마스크층 잔류물을 패터닝하여 하드 마스크 패턴을 형성하는 단계; 및상기 셀 영역의 산화막 및 상기 주변회로 영역의 하드 마스크 패턴을 식각 마스크로 이용하여 상기 도전층을 식각하는 단계로 이루어지는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
- 적층 구조물이 형성되어 있는 제1 영역과 상기 적층 구조물이 형성되지 않은 제2 영역을 갖는 반도체 기판 상에 도전층을 형성하는 단계;상기 도전층 상에 하드 마스크층을 형성하는 단계;상기 하드 마스크층 상에 제1 절연막을 형성하는 단계;상기 제1 영역의 제1 절연막을 제거하여 상기 제2 영역에 제1 절연막 패턴을남기는 단계;상기 제1 영역의 하드 마스크층을 제거하는 단계;상기 도전층 및 제1 절연막 패턴 상에 제2 절연막을 형성하여 상기 제2 영역의 절연막 높이를 증가시키는 단계; 및상기 적층 구조물이 노출될 때까지 상기 제2 절연막 및 제1 절연막 패턴을 제거하여 상기 제1 영역과 제2 영역을 평탄화시키는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제18항에 있어서, 상기 제1 절연막 및 제2 절연막은 질화물로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제18항에 있어서, 상기 제2 영역에 제1 절연막 패턴을 남기는 단계는,상기 제1 절연막 상에 식각 보호층을 형성하는 단계;사진식각 공정으로 상기 제1 영역의 식각 보호층을 제거하여 상기 제2 영역에 식각 보호층 패턴을 형성하는 단계;상기 식각 보호층 패턴을 식각 마스크로 이용하여 상기 제1 영역의 제1 절연막을 제거하는 단계; 및상기 식각 보호층 패턴을 제거하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제20항에 있어서, 상기 제1 영역의 식각 보호층을 제거하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제20항에 있어서, 상기 제1 영역의 제1 절연막을 제거하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제20항에 있어서, 상기 식각 보호층을 제거하는 단계에서 상기 제1 영역의 하드 마스크층이 제거되는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제20항에 있어서, 상기 식각 보호층은 상기 하드 마스크층과 유사한 식각율을 갖는 물질로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제24항에 있어서, 상기 하드 마스크층 및 식각 보호층은 산화물로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제18항에 있어서, 상기 제2 절연막은 상기 제1 영역과 제2 영역 간의 단차를 제거할 수 있을 정도의 두께로 형성하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
- 제18항에 있어서, 상기 도전층을 평탄화시키는 단계는 화학 기계적연마(CMP) 공정으로 수행하는 것을 특징으로 하는 반도체 장치의 평탄화 방법.
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |