KR100772248B1 - 플래시 메모리 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판 위에 산화막과 제 1 폴리실리콘, ONO막, 제 2 폴리실리콘을 순차적으로 형성하는 단계와, 제 2 폴리실리콘, ONO막, 제 1 폴리실리콘, 산화막을 패터닝 식각하여 플래시 소자의 게이트 구조를 형성하는 단계와, 게이트 구조가 형성된 반도체 기판의 일부 영역을 일정 깊이까지 식각하여 트렌치를 형성하는 단계와, 트렌치에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑하는 단계를 포함하며, 소스 라인을 위한 트렌치를 식각한 후에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑함으로써, 균일한 도핑 농도와 깊이가 고른 소스 라인을 형성하여 측벽 부분의 상대적으로 높은 저항을 낮춰서 전체 저항을 낮추는 이점이 있다.
트렌치, 소스 라인, Pocl3 도핑

Description

플래시 메모리 소자의 제조 방법{METHOD OF MANUFACTURING A FLASH MEMORY DEVICE}
도 1은 종래 기술에 따라 제조된 플래시 메모리 소자의 비트 라인 방향의 단면도,
도 2는 종래 기술에 따라 제조된 플래시 메모리 소자의 워드 라인 방향의 단면도,
도 3a 내지 도 3g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들.
본 발명은 플래시 메모리 소자에 관한 것으로, 더욱 상세하게는 소스 라인을 위한 트렌치를 식각한 후에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑하는 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.
이러한 플래시 메모리 소자는 도 1 및 도 2에 나타낸 바와 같이, 반도체 기판(11) 상에 형성된 박막의 터널 산화막(12), 절연막(14)의 개재 하에 적층된 플로팅 게이트(13) 및 제어 게이트(15), 및 노출된 기판 부위에 형성된 소스 영역(16) 및 드레인 영역(17)을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 각 단위 셀의 소스에 콘택을 형성하여 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않다. 따라서 소자의 고집적화를 실현하기 위해 최근에는 자기 정렬 소스(Self Aligned Source; SAS) 공정을 통해 불순물 확산층으로 된 소스 라인(Source line)을 많이 적용하고 있다.
구체적으로, SAS 공정이란 적층 구조의 게이트 전극이 형성된 상태에서 별도의 SAS 마스크를 이용하여 셀의 소스 영역을 개방한 후, 인접한 셀과의 공통 소스 라인을 형성하기 위하여 필드 산화막(Field oxide)을 제거하는 이등방성(Anisotropic) 식각을 실시하는 공정을 말한다.
그런데, 종래 기술에 의하면 소스 라인을 위한 트렌치를 식각한 후에 소스 IMP(Ion Metal Plasma)를 적용하여 IMP 영역의 소스 라인을 형성한다. 이때 측벽 부분은 IMP에 의한 불순물의 농도와 깊이가 경사가 없는 위 부분이 아래 부분에 비하여 낮아질 수밖에 없어 전체 저항은 높아지게 된다. 이러한 문제를 극복하기 위 하여 틸트 각도를 가진 IMP 공정을 적용하지만 측벽 부분의 문제를 근본적으로 해결할 수 없는 문제점이 있었다.
본 발명은 이와 같은 종래의 문제점을 해결하기 위하여 제안한 것으로, 소스 라인을 위한 트렌치를 식각한 후에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑함으로써, 균일한 도핑 농도와 깊이가 고른 소스 라인을 형성하여 측벽 부분의 상대적으로 높은 저항을 낮춰서 전체 저항을 낮추는 데 그 목적이 있다.
이와 같은 목적을 실현하기 위한 본 발명에 따른 플래시 메모리 소자의 제조 방법은, 반도체 기판 위에 산화막과 제 1 폴리실리콘, ONO막, 제 2 폴리실리콘을 순차적으로 형성하는 단계와, 제 2 폴리실리콘, ONO막, 제 1 폴리실리콘, 산화막을 패터닝 식각하여 플래시 소자의 게이트 구조를 형성하는 단계와, 게이트 구조가 형성된 반도체 기판의 일부 영역을 일정 깊이까지 식각하여 트렌치를 형성하는 단계와, 트렌치에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑하는 단계를 포함한다.
바람직하기로, 트렌치를 형성하는 단계는 게이트 구조가 형성된 반도체 기판의 상부에 마스크용 산화막을 증착하는 단계와, 마스크용 산화막의 상부에 소스 라인 영역을 정의하는 감광막 패턴을 도포하는 단계와, 감광막 패턴을 마스크로 하여 마스크용 산화막과 반도체 기판을 일정 깊이까지 식각하여 트렌치를 형성하는 단계를 포함한다.
아울러, 마스크용 산화막은 Pocl3 도핑 시에 Pocl3 영역과 나머지 부분을 구별해 준다.
이하, 본 발명의 바람직한 실시 예를 첨부된 도면들을 참조하여 상세히 설명한다. 아울러 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다.
도 3a 내지 도 3g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 반도체 기판(101) 위에 터널링 산화막 형성을 위한 산화막(102)을 증착하고, 산화막(102) 위에 플로팅 게이트 형성을 위한 폴리실리콘(103)을 증착하며, 그 위에 다시 유전체 형성을 위한 ONO막(104)을 증착하고, 다시 제어 게이트 형성을 위한 폴리실리콘(105)을 증착한다.
그리고, 감광막 패턴(도시 생략됨)을 도포한 후에 감광막 패턴을 마스크로 이용하여, 최상부에 증착된 폴리실리콘(105)을 식각하여 제어 게이트를 형성하며, 이어서 감광막 패턴을 마스크로 이용하여 ONO막(104)을 식각하여 유전체를 형성한다.
이후, 유전체 부산물을 제거한 후, 감광막 패턴을 마스크로 이용하여 유전체의 하부에 증착된 폴리실리콘(103)을 식각하여 플로팅 게이트를 형성한다.
다음으로, 플로팅 게이트 하부에 증착된 산화막(102)을 식각하여 터널링 산화막을 형성한 후, 감광막 패턴을 제거하여 플래시 소자의 게이트 구조를 형성한 다.
도 3b 및 도 3c를 참조하면, 전체 구조물의 상부에 마스크용 산화막(106)을 증착하며, 소스 라인 영역을 정의하는 감광막 패턴(107)을 도포한다.
도 3d를 참조하면, 감광막 패턴(107)을 마스크로 하여 마스크용 산화막(106)과 반도체 기판(101)을 일정 깊이까지 식각하여 트렌치(108)를 형성한다.
도 3e 및 도 3f를 참조하면, 감광막 패턴(107)을 제거한 후에 Pocl3 도핑 공정을 적용하여 소스 라인(109) 영역을 도핑한다. 이때 마스크용 산화막(106)은 Pocl3 영역과 나머지 부분을 구별해 준다.
Pocl3 도핑 과정을 상술하면, Pocl3 도핑 장비에서 공정튜브 내의 온도가 히터코일의 가열에 의해 프로그램에 셋팅해 놓은 온도까지 상승하면 버블러시스템이 콘트롤러에 의해 온 신호를 받게 되므로 캐리어의 N2가스에 의해 Pocl3 용액이 기체 상태가 되어 흡입관을 통해 공정튜브 내로 흘러 들어가게 된다.
이에 따라 Pocl3을 동반한 N2와 O2가스가 공정튜브의 내부를 통해 배기관으로 흐르면서 Pocl3의 인이 트렌치(108) 내의 소스 영역(109)에 주입된다.
이와 같이 프로그램에 정해진 조건(가스량, 온도, 시간)이 완료되면 버블러 시스템은 동작을 멈추고 콘트롤러에 의해 캐리어 N2의 흐름이 중단되므로 공정튜브 내에는 N2와 O2가스만이 흐르게 된다.
한편, 도 3f는 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 형성한 플래시 메모리 소자의 비트 라인 방향 단면도이며, 도 3g는 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 형성한 플래시 메모리 소자의 워드 라인 방향 단면도이다.
지금까지는 본 발명의 일 실시 예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시 예들은 본 발명의 특허청구범위에 기재된 기술사상에 당연히 포함되는 것으로 해석되어야 할 것이다.
전술한 바와 같이 본 발명은 소스 라인을 위한 트렌치를 식각한 후에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑함으로써, 균일한 도핑 농도와 깊이가 고른 소스 라인을 형성하여 측벽 부분의 상대적으로 높은 저항을 낮춰서 전체 저항을 낮추는 효과가 있다.

Claims (3)

  1. (a) 반도체 기판 위에 산화막과 제 1 폴리실리콘, ONO막, 제 2 폴리실리콘을 순차적으로 형성하는 단계와,
    (b) 상기 제 2 폴리실리콘, ONO막, 제 1 폴리실리콘, 산화막을 패터닝 식각하여 플래시 소자의 게이트 구조를 형성하는 단계와,
    (c) 상기 게이트 구조가 형성된 상기 반도체 기판의 일부 영역을 일정 깊이까지 식각하여 트렌치를 형성하는 단계와,
    (d) 상기 트렌치에 Pocl3 도핑 공정을 적용하여 소스 라인 영역을 도핑하는 단계
    를 포함하는 플래시 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 (c) 단계는, (c1) 상기 게이트 구조가 형성된 반도체 기판의 상부에 마스크용 산화막을 증착하는 단계와,
    (c2) 상기 마스크용 산화막의 상부에 상기 소스 라인 영역을 정의하는 감광막 패턴을 도포하는 단계와,
    (c3) 상기 감광막 패턴을 마스크로 하여 상기 마스크용 산화막과 반도체 기판을 일정 깊이까지 식각하여 상기 트렌치를 형성하는 단계
    를 포함하는 플래시 메모리 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 마스크용 산화막은 상기 (d) 단계의 Pocl3 도핑 시에 Pocl3 영역과 나머지 부분을 구별해 주는
    플래시 메모리 소자의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR20000042639A (ko) * 1998-12-26 2000-07-15 김영환 플래시메모리의 게이트전극도핑방법
KR20030010212A (ko) * 2001-07-26 2003-02-05 삼성전자주식회사 불휘발성 메모리 장치의 평탄화 방법

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