KR100940644B1 - 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
실시예에 따른 반도체 소자는 반도체 기판 상에 워드 라인 방향으로 연장되고 이격되어 형성된 복수의 소자 분리막; 상기 소자 분리막과 직교하는 비트 라인 방향으로 연장되고 이격되어 형성된 복수의 플로팅 게이트 소자; 상기 플로팅 게이트 소자의 양측에 형성된 소스 영역 및 드레인 영역; 상기 플로팅 게이트 소자 및 소스 영역 상에 형성된 절연막; 및 상기 드레인 영역과 전기적으로 연결되는 폴리실리콘 라인이 포함된다.
플래시 메모리, 드레인

Description

반도체 소자 및 그 제조방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시예에서는 반도체 소자 및 그 제조방법에 관해 개시된다.
일반적으로 플래시 메모리(Flash memory) 소자는 프로그래밍 및 소거(Erase) 특성을 구비한 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거 특성을 확보하는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다. 이러한 플래시 메모리 소자는 실리콘 기판 상에 형성된 박막의 터널 산화막, 절연막의 개재 하에 적층된 부유 게이트 및 제어 게이트 및 노출된 기판 부위에 형성된 소스 및 드레인 영역을 포함하여 구성되며, 1 개의 트랜지스터로서 1 비트의 저장 상태를 실현하고, 아울러, 전기적으로 프로그래밍과 소거를 수행한다.
이러한 플래시 메모리 소자는 소스 라인(source line)을 형성하기 위해 각 단위 셀의 소스를 연결하는 소스 연결층을 가진다. 이러한 소스 연결층은 각 단위 셀의 소스에 콘택을 형성하여 연결하는 금속 콘택(metal contact) 방법을 이용하여 형성될 수 있지만, 이 방법은 콘택 마진(contact margin)을 고려해야 하기 때문에 고집적 소자에는 적절하지 않다. 따라서 소자의 고집적화를 실현하기 위해 최근에 는 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)을 많이 적용하고 있다.
한편, 플래시 메모리 소자는 비트 라인을 형성하기 위하여 제1 메탈 레이어(M1 layer)를 이용한다. 상기 제1 메탈 레이어는 금속 콘택 방법을 이용하여 각 단위 셀의 드레인을 연결한다.
그러나, 이러한 방법은 제1 메탈 레이어가 단순히 메모리 셀의 선택을 위한 용도로 한정되는 단점이 있다.
실시예는 반도체 소자를 제공한다.
실시예는 폴리실리콘을 이용하여 비트 라인 및 비트 라인 콘택을 형성한 반도체 소자를 제공한다.
실시예에 따른 반도체 소자는 반도체 기판 상에 워드 라인 방향으로 연장되고 이격되어 형성된 복수의 소자 분리막; 상기 소자 분리막과 직교하는 비트 라인 방향으로 연장되고 이격되어 형성된 복수의 플로팅 게이트 소자; 상기 플로팅 게이트 소자의 양측에 형성된 소스 영역 및 드레인 영역; 상기 플로팅 게이트 소자 및 소스 영역 상에 형성된 절연막; 및 상기 드레인 영역과 전기적으로 연결되는 폴리실리콘 라인이 포함된다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판 상에 워드 라인 방향으로 연장된 복수의 소자 분리막이 이격되어 형성되는 단계; 상기 소자 분리막과 직교하는 비트 라인 방향으로 연장된 복수의 플로팅 게이트 소자가 이격되어 형성되는 단계; 상기 플로팅 게이트 소자의 양측에 소스 영역 및 드레인 영역이 형성되는 단계; 상기 플로팅 게이트 소자 및 소스 영역 상에 절연막을 형성하는 단계; 및 상기 드레인 영역과 전기적으로 연결되는 폴리실리콘 라인이 형성되는 단계가 포함된다.
실시예는 반도체 소자를 제공할 수 있다.
실시예는 폴리실리콘을 이용하여 비트 라인 및 비트 라인 콘택을 형성한 반도체 소자를 제공할 수 있다.
이하, 첨부된 도면을 참조하여 실시예에 따른 반도체 소자에 대해 상세히 설명하도록 한다.
도 1은 실시예에 따른 반도체 소자의 사시도이고, 도 2는 도 1의 A-A' 라인을 자른 단면도이고, 도 3은 도 1의 B-B' 라인을 자른 단면도이고, 도 4는 도 1의 C-C' 라인을 자른 단면도이고, 도 5는 도 1의 D-D' 라인을 자른 단면도이다.
도 1 내지 도 5를 참조하면, 실시예에 따른 반도체 소자는 반도체 기판(10) 상에 비트 라인 방향으로 트렌치 라인에 절연막이 매립된 복수개의 소자 분리막(20)이 소정 간격 이격되어 형성된다. 그리고, 상기 반도체 기판(10) 상에 상기 비트 라인 방향과 수직인 워드 라인 방향으로 복수개의 플로팅 게이트 소자(30)가 형성된다.
도 2와 도 3에 도시된 바와 같이, 상기 플로팅 게이트 소자(30)는 터널 산화막(31), 플로팅 게이트(32), ONO(Oxide-Nitride-Oxide)막(33), 콘트롤 게이트(34)가 포함된다.
실시예에서는 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막, 콘트롤 게이트가 순차적으로 적층된 구조를 갖는 플로팅 게이트 소자에 대해 개시되어 있으나, 상기 플로팅 게이트 소자는 종래에 알려진 다른 형태의 플로팅 게이트 소자가 사용될 수도 있다.
상기 플로팅 게이트 소자(30)의 양측에는 불순물 이온이 주입된 소스 영역(60)과 드레인 영역(70)이 형성된다.
도 5에 도시된 바와 같이, 상기 소스 영역(60)은 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)으로 형성된다.
한편, 실시예에 따른 반도체 소자는 비트 라인 및 비트 라인 콘택을 폴리실리콘을 이용하여 형성한다.
도 1 및 도 2에 도시된 바와 같이, 실시예에 따른 반도체 소자는 상기 플로팅 게이트 소자(30)의 일측에 형성된 드레인 영역(70)에 전기적으로 연결된 폴리실리콘 라인(50)이 형성된다.
상기 폴리실리콘 라인(50)은 상기 반도체 기판(10) 상에 워드 라인과 직교하는 방향으로 복수개가 형성된다. 상기 폴리실리콘 라인(50)은 상기 소자 분리막(20)이 형성된 트렌치 라인과 교대로 형성된다.
실시예에 따른 반도체 소자에서 상기 폴리실리콘 라인(50)은 종래의 비트 라인 및 비트 라인 콘택을 대체한다.
한편, 상기 폴리실리콘 라인(50)은 상기 드레인 영역(70)과는 전기적으로 연결되나, 상기 소스 영역(60) 및 플로팅 게이트 소자(30)와는 전기적으로 분리된다.
이때, 상기 드레인 영역(70)과 폴리실리콘 라인(50)의 전기적인 콘택을 위해 실리사이드와 같은 오믹 저항이 형성될 수도 있다.
따라서, 상기 플로팅 게이트 소자(30) 및 소스 영역(60)의 표면에는 절연막(40)이 형성된다. 여기서, 상기 절연막(40)은 산화막 또는 질화막으로 형성될 수 있다.
실시예에 따른 반도체 소자의 제조방법은 반도체 기판(10) 상에 마스크 패턴을 형성하여 반도체 기판(10)을 선택적으로 식각하여 트렌치 라인을 형성한 후 상기 트렌치 라인에 절연물질을 매립하여 소자 분리막(20)을 형성한다.
그리고, 상기 반도체 기판(10) 상에 산화막, 폴리실리콘막, ONO막, 폴리실리콘막을 순차적으로 적층한 후 패터닝하여 상기 트렌치 라인에 직교한 방향으로 복수의 플로팅 게이트 소자(30)를 형성한다.
다음, 상기 플로팅 게이트 소자(30)의 양측에 불순물 이온을 주입하여 소스 영역(60) 및 드레인 영역(70)을 형성한다.
그리고, 상기 반도체 기판(10) 상에 절연막(40)을 형성하고, 상기 드레인 영역(70)이 노출되도록 상기 절연막(40)을 패터닝한다.
그리고, 상기 절연막(40) 상에 폴리실리콘을 증착하고 패터닝하여 상기 폴리실리콘 라인(50)을 형성한다.
이상에서 살펴본 바와 같이, 실시예에 따른 반도체 소자 및 그 제조방법은 폴리실리콘을 이용하여 비트 라인 및 비트 라인 콘택을 형성할 수 있어 종래의 제1 층간 절연막 및 제1 메탈 레이어의 기능을 대체할 수 있다.
또한, 실시예에 따른 반도체 소자 및 그 제조방법은 폴리실리콘을 이용하여 드레인 콘택을 형성하므로, 셀프 얼라인 드레인(Self Aligned Drain)의 효과를 얻 을 수 있다.
도 1은 실시예에 따른 반도체 소자의 사시도.
도 2는 도 1의 A-A' 라인을 자른 단면도.
도 3은 도 1의 B-B' 라인을 자른 단면도.
도 4는 도 1의 C-C' 라인을 자른 단면도.
도 5는 도 1의 D-D' 라인을 자른 단면도.

Claims (10)

  1. 반도체 기판 상에 워드 라인 방향으로 연장되고 이격되어 형성된 복수의 소자 분리막;
    상기 소자 분리막과 직교하는 비트 라인 방향으로 연장되고 이격되어 형성된 복수의 플로팅 게이트 소자;
    상기 플로팅 게이트 소자의 양측에 형성된 소스 영역 및 드레인 영역;
    상기 플로팅 게이트 소자 및 소스 영역 상에 형성되어 상기 플로팅 게이트 소자 및 소스 영역을 포위하여 접촉하는 절연막; 및
    상기 드레인 영역과 전기적으로 연결되는 폴리실리콘 라인이 포함되는 반도체 소자.
  2. 제 1항에 있어서,
    상기 폴리실리콘 라인은 상기 워드 라인 방향으로 연장되고 상기 복수의 소자 분리막과 교대로 형성되는 반도체 소자.
  3. 제 1항에 있어서,
    상기 폴리실리콘 라인은 상기 플로팅 게이트 소자 및 소스 영역 상에 형성된 절연막과 접촉하고, 상기 플로팅 게이트 소자와 상기 소스 영역 및 드레인 영역 사이의 단차에 의해 굴곡지게 형성되는 반도체 소자.
  4. 제 1항에 있어서,
    상기 소스 영역은 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)인 반도체 소자.
  5. 제 1항에 있어서,
    상기 플로팅 게이트 소자는 터널 산화막, 플로팅 게이트, ONO(Oxide-Nitride-Oxide)막, 콘트롤 게이트가 포함되는 반도체 소자.
  6. 제 1항에 있어서,
    상기 드레인 영역에는 오믹 저항이 형성되는 반도체 소자.
  7. 반도체 기판 상에 워드 라인 방향으로 연장된 복수의 소자 분리막이 이격되어 형성되는 단계;
    상기 소자 분리막과 직교하는 비트 라인 방향으로 연장된 복수의 플로팅 게이트 소자가 이격되어 형성되는 단계;
    상기 플로팅 게이트 소자의 양측에 소스 영역 및 드레인 영역이 형성되는 단계;
    상기 플로팅 게이트 소자 및 소스 영역 상에 상기 플로팅 게이트 소자 및 소스 영역을 포위하여 접촉하도록 절연막을 형성하는 단계; 및
    상기 드레인 영역과 전기적으로 연결되는 폴리실리콘 라인이 형성되는 단계가 포함되는 반도체 소자 제조방법.
  8. 제 7항에 있어서,
    상기 절연막을 형성하는 단계는 상기 플로팅 게이트 소자, 소스 영역 및 드레인 영역을 포함하는 반도체 기판 상에 절연막을 형성하는 단계와, 상기 드레인 영역에 형성된 절연막을 선택적으로 제거하는 단계가 포함되는 반도체 소자의 제조방법.
  9. 제 7항에 있어서,
    상기 폴리실리콘 라인을 형성하는 단계는 상기 절연막이 형성된 반도체 기판 상에, 상기 플로팅 게이트 소자 및 소스 영역 상에 형성된 상기 절연막과 상기 드레인 영역에 접촉하고, 상기 플로팅 게이트 소자와 상기 소스 영역 및 드레인 영역 사이의 단차에 의해 굴곡지게 폴리실리콘을 증착하는 단계와, 상기 소자 분리막의 상측에 형성되는 폴리실리콘을 선택적으로 제거하는 단계가 포함되는 반도체 소자의 제조방법.
  10. 제 7항에 있어서,
    상기 소스 영역은 자기 정렬 소스(Self Aligned Source, SAS) 공정을 통해 불순물 확산층으로 된 공통 소스 라인(common source line)인 반도체 소자의 제조방법.
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