JP5415135B2 - 不揮発性半導体記憶装置 - Google Patents
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Description
微細化のために素子分離絶縁膜の幅を狭くすると、十分な素子分離能力を得るためには、素子分離膜の深さをより深くしなければならない。これは、トレンチのアスペクト比を高くすることを意味しているため、トレンチ形成時のエッチングやトレンチへの絶縁材埋め込みなどのプロセスの実現が非常に困難となる。
以後、第1制御ゲート電極16aと第2制御ゲート電極16bとを総称して制御ゲート電極16、第1選択ゲート電極23aおよび第2選択ゲート電極23bとを総称して選択ゲート電極23、第1選択ゲート電極25aおよび第2選択ゲート電極25bとを総称して選択ゲート電極25とも言う。
同様に、第2選択トランジスタ27のソース不純物拡散層33aに層間絶縁膜30を貫通するソースコンタクト34が接続され、第2選択トランジスタ28のドレイン不純物拡散層33bに層間絶縁膜30を貫通するドレインコンタクト35が接続されている。
第1および第2メモリセルトランジスタ18、22は、多結晶シリコン層に形成されたNチャネル絶縁ゲート電界効果トランジスタ(MOSトランジスタ)であり、制御ゲート電極16に高電圧を印加すると、電子がトンネル絶縁膜12を通り抜けて電荷蓄積層13に注入されることにより、しきい値が変化することを利用して情報を記憶するMONOS(Metal Oxide Nitride Oxide Silicon)構造のメモリセルトランジスタである。
即ち、不揮発性半導体記憶装置10は、異なる平面上にあり、交互に隣接する平面形状を有するように配置された第1メモリセルトランジスタ18および第2メモリセルトランジスタ22を備えた、所謂3次元構造の不揮発性半導体記憶装置である。
ここで、比較例とは、MONOS構造のメモリセルトランジスタが基板の主面と平行な方向に素子分離領域を挟んで配置されている不揮発性半導体記憶装置のことである。始めに、比較例について説明する。
従って、本実施例の不揮発性半導体記憶装置10は、比較例の不揮発性半導体記憶装置40より素子領域の間を狭めることが可能である。
始めに、図3(a)に示すように、P型またはN型のシリコン基板36上に絶縁膜37として、例えば熱酸化法により厚さ500nm程度のシリコン酸化膜を形成する。
次に、絶縁膜37上に、第1半導体層11として、例えばCVD(Chemical Vapor Deposition)法により厚さ500nm程度のBを添加したP型のポリシリコン膜を形成する。
次に、絶縁膜19上に、第2半導体層20として、例えばCVD法により厚さ500nm程度のBを添加したP型のポリシリコン膜を形成する。
具体的には、第2半導体層20上にシリコン酸化膜とシリコン窒化膜を形成し、フォトリソグラフィ法によりレジスト膜をパターンニグし、RIE(Reactive Ion Etching)法によりレジスト膜をマスクとしてシリコン窒化膜、シリコン酸化膜を順にエッチングして第2半導体層20を露出せさる。
具体的には、トンネル酸化膜12は、例えば熱酸化法により第1半導体層11および第2半導体層20上にシリコン酸化膜を形成し、このシリコン酸化膜を、NH3ガスを用いて窒化処理した後、更に、酸化処理することにより得られるオキシナイトライド膜である。電荷蓄積層13は、例えばプラズマCVD法により形成されるシリコン窒化膜であり、酸化膜14は、例えばCVD法により形成されるシリコン酸化膜である。
図3(c)に示す工程において、マスク材51にソース不純物拡散層29a、33a、ドレイン不純物拡散層29b、33bが形成される領域に対応するストライプ状の開口を合わせて形成する。
本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、第1半導体層を単結晶層としたことにある。
従って、第1メモリセルトランジスタ63と第2メモリセルトランジスタ22のしきい値、相互コンダクタンスなどの性能が揃うように、ソース・ドレイン不純物拡散層への不純物注入量、チャネル幅、長などを調整することが望ましい。
本実施例において、上記実施例2と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例2と異なる点は、第2半導体層を単結晶層としたことにある。
シリコン単結晶の第2半導体層72に形成される第2選択トランジスタ75、76と第1選択トランジスタ64、65とについても同様であり、その説明は省略する。
始めに、図8(a)に示すように、図3(a)と同様にしてP型シリコン基板61の主面に絶縁膜19として、例えば熱酸化法により厚さ500nm程度のシリコン酸化膜を形成する。
次に、図3(c)乃至図5(b)と同様にして、図7に示す不揮発性半導体記憶装置70が得られる。
更に、ストライプ状の開口71をソース領域外の別な領域に形成することもできるが、占有面積が少なくて済むソース領域内に形成することが好ましい。
図9はソースおよびドレイン両側からポリシリコン膜を単結晶化した不揮発性半導体記憶装置を示す図で、図9(a)はその平面図、図9(b)は図9(a)のF−F線に沿って切断し矢印方向に眺めた断面図、図9(c)は図9(a)のG−G線に沿って切断し矢印方向に眺めた断面図である。
また、メモリセルの高密度化でNANDストリングに接続されるメモリセル数が増加する場合は、ドレイン側も第2半導体層92をシリコン基板61に接続することにより、第2半導体層92に確実に電位を印加することができるので、安定した動作が得られる利点がある。
本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、第1半導体層および第2半導体層をそれぞれのソースコンタクトに接続したことにある。
第1半導体層11および第1選択トランジスタ24のソース不純物拡散層29aは、ソースコンタクト103に共通接続される。同様に、第2半導体層20および第2選択トランジスタ27のソース不純物拡散層33aは、ソースコンタクト104に共通接続される。その結果、第1半導体層11および第2半導体層20に直接電圧を印加することができるので、安定した消去動作が可能になる。
即ち、P型の第1および第2半導体層11、20において、マスク材によりマスクされ、Pイオンが注入されなかった領域が、P型拡散層101として残置される。
その結果、第1半導体層11がソースコンタクト103に接続され、第2半導体層20がソースコンタクト104に接続されるので、第1半導体層11および第2半導体層21に直接電圧を印加することができるので、安定した消去動作が得られる利点がある。
本実施例において、上記実施例4と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例4と異なる点は、第1半導体層および第2半導体層の側面がP型拡散層を介してポリシリコン電極の側面に接触していることにある。
図12はソースコンタクトが間引かれた不揮発性半導体記憶装置を示す平面図である。図12に示すように、不揮発性半導体記憶装置120は、ソースコンタクトが1つおきに間引かれている。
間引くソースコンタクトについては特に制限は無いが、ソースコンタクト113を間引き、ソースコンタクト114を残置することが望ましい。コンタクトホールの深さが浅い方が加工し易いためである。
本実施例において、上記実施例4と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例4と異なる点は、第1半導体層および第2半導体層を、P型不純物拡散層を介してソースコンタクトに接続したことにある。
本実施例は、第1半導体層11および第2半導体層20と、ソースコンタクト132、133との接触抵抗が十分に低い場合に適した構造である。
本実施例において、上記実施例1と同一の構成部分には同一符号を付してその部分の説明は省略し、異なる部分について説明する。本実施例が実施例1と異なる点は、第1、第2制御ゲート電極を微細化し、N型不純物拡散層を省いたことにある。
(付記1) 前記第1導電部は、前記第1ソース不純物拡散層を貫通し前記第1半導体層に接触するP型拡散層と、前記P型拡散層から立設し、側面が前記第1ソースコンタクトの内面に接触したポリシリコン電極とを具備し、前記第2導電部は、前記第2ソース不純物拡散層を貫通し前記第2半導体層に接触する前記P型拡散層と、前記P型拡散層から立設し、側面が前記第2ソースコンタクトの内面に接触した前記ポリシリコン電極とを具備する請求項5に記載の不揮発性半導体記憶装置。
前記第1メモリセルが形成されている領域を除く前記第1半導体層上に前記第1電荷蓄積部より厚い絶縁膜を介して形成された第1導電型の第2半導体層の主面に、第2電荷蓄積層部を介して形成された第2制御ゲート電極を有する第2メモリセルが直列接続され、両端の前記第2メモリセルに接続された一対の第2選択トランジスタとで構成される第2のNANDストリングと、
を具備し、
前記第1制御ゲート電極と前記第2制御ゲート電極とが共通し、前記第1選択トランジスタの第1選択ゲート電極および前記第2選択トランジスタの第2選択ゲート電極とが共通している不揮発性半導体記憶装置。
11 第1半導体層
12 トンネル絶縁膜
13 電荷蓄積層
14 酸化膜
15a 第1電荷蓄積部
15b 第2電荷蓄積部
16a、141a 第1制御ゲート電極
16b、141b 第2制御ゲート電極
17、62 第1ソース・ドレイン拡散層
18、63 第1メモリセルトランジスタ
19、37 絶縁膜
20、72、92 第2半導体層
21、73 第2ソース・ドレイン拡散層
22、74 第2メモリセルトランジスタ
23a、25a 第1選択ゲート電極
23b、25b 第2選択ゲート電極
24、26、64、65、143、144 第1選択トランジスタ
27、28、75、76、146、147 第2選択トランジスタ
30、45 層間絶縁膜
31、34、103、104、113、114132、133、 ソースコンタクト
32、35 ドレインコンタクト
36 シリコン基板
41 半導体基板
36a、41a 素子領域
41b 素子分離領域
42 電荷蓄積部
43 制御ゲート電極
44 素子分離層(STI)
51 マスク材
51a、71、91 開口
61 P型シリコン基板
81 ポリシリコン膜
101、112、131 P型拡散層
102、111 ポリシリコン電極
142 第1メモリセル
145 第2メモリセル
Claims (5)
- 第1導電型の第1半導体層の主面に、第1電荷蓄積部を介して形成された第1制御ゲート電極と、前記第1制御ゲート電極を挟むように形成された第2導電型の第1ソース・ドレイン不純物拡散層とを有する第1メモリセルトランジスタと、
前記第1メモリセルトランジスタが形成されている領域を除く前記第1半導体層上に前記第1電荷蓄積部より厚い絶縁膜を介して形成された第1導電型の第2半導体層の主面に、第2電荷蓄積層部を介して形成された第2制御ゲート電極と、前記第2制御ゲート電極を挟むように形成された第2導電型の第2ソース・ドレイン不純物拡散層とを有する第2メモリセルトランジスタと、
を具備することを特徴とする不揮発性半導体記憶装置。 - 前記第1メモリセルトランジスタのチャネル幅方向の端部と、前記第2メモリセルトランジスタのチャネル幅方向の端部とが、前記第1半導体層の前記主面に垂直な同一平面上にあることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 前記第1半導体層および前記第2半導体層が多結晶層、または前記第1導体層および第2半導体層が単結晶層、あるいは前記第1半導体層が単結晶層および前記第2半導体層が多結晶層のいずれかであることを特徴とする請求項1に記載の不揮発性半導体記憶装置。
- 複数の前記第1メモリセルトランジスタが前記第1ソース・ドレイン拡散層を隣接するもの同士で共用する形で直列接続され、両端の前記第1メモリセルトランジスタに接続された一対の第1選択トランジスタとで構成される第1のNANDストリングと、
複数の前記第2メモリセルトランジスタが前記第2ソース・ドレイン拡散層を隣接するもの同士で共用する形で直列接続され、両端の前記第2メモリセルトランジスタに接続された一対の第2選択トランジスタとで構成される第2のNANDストリングと、
を具備し、
前記第1制御ゲート電極と前記第2制御ゲート電極とが共通し、前記第1選択トランジスタの第1選択ゲート電極および前記第2選択トランジスタの第2選択ゲート電極とが共通していることを特徴とする請求項1に記載の不揮発性半導体記憶装置。 - 前記第1半導体層は、半導体基板の主面に絶縁膜を介して形成され、一方がソース側の前記第1選択トランジスタのソース不純物拡散層を貫通して前記第1半導体層に接触し、他方が前記ソース不純物拡散層を外部に接続するためのソースコンタクトに接触する第1導電部を介して、前記ソースコンタクトに接続され、
前記第2半導体層は、一方がソース側の前記第2選択トランジスタのソース不純物拡散層を貫通して前記第2半導体層に接触し、他方が前記ソース不純物拡散層を外部に接続するためのソースコンタクトに接触する第2導電部を介して、前記ソースコンタクトに接続されていることを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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