DE68918771T2

DE68918771T2 - Elektrisch löschbare und elektrisch programmierbare Nurlesespeicherzelle mit einem selbstjustierten Tunneleffekt-Fenster.

Info

Publication number: DE68918771T2
Application number: DE68918771T
Authority: DE
Inventors: Manzur Rosharon Texas 77583 Gill; Sung Wei Houston Texas 77083 Lin
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1988-07-15
Filing date: 1989-07-04
Publication date: 1995-02-16
Anticipated expiration: 2009-07-05
Also published as: KR900002313A; EP0350771A2; EP0350771A3; JPH02161778A; DE68918771D1; EP0350771B1; JP2810708B2; KR0139806B1

Description

Diese Erfindung offenbart Gegenstände, die auch in den gleichzeitig anhängigen US-Patentanmeldungen Nr. 07/(vorläufige Bezeichnung TI-12792A) und Nr. 07/(vorläufige Be-Zeichnung TI-12793A) offenbart sind, die parallel zu dieser Anmeldung hinterlegt und ebenfalls auf Texas Instruments Incorporated übertragen wurden. Die vorgenannten Anmeldungen seien hiermit durch Bezugnahme an dieser Stelle einbezogen.

HINTERGRUND DER ERFINDUNG

Die Erfindung bezieht sich auf Halbleiterspeichervorrichtungen und im besonderen auf ein elektrisch löschbares, elektrisch programmierbares ROM (Nurlesespeicher) vom Typ mit schwimmendem Gate, sowie auf ein Verfahren zuiit Herstellen einer derartigen Vorrichtung.
EPROMs, oder elektrisch programmierbare ROMs sind Feldeffektvorrichtungen, deren Struktur ein schwimmendes Gate aufweist. Ein schwimmendes Gate eines EPROMs wird dadurch programmiert, daß geeignet gewählte Spannungen an den Source- Anschluß, den Drain-Anschluß und das Steuergate jeder Zelle angelegt werden, so daß ein hoher Strom über den Source- Drain-Pfad fließt und das schwimmende Gate durch heiße Elektronen aufgeladen wird. Die Vorrichtung vom EPROX-Typ wird durch ultraviolettes Licht gelböscht, so daß das Gehäuse der Vorrichtung ein Quarzfenster oberhalb des Halbleiterchips aufweisen muß. Gehäuse dieser Art sind im Vergleich zu Kunststoffgehäusen, die gewöhnlich für andere Speichervorrichtungen verwendet werden, beispielsweise DRANs (Speicher mit wahlfreiem Zugriff), teuer. Aus diesem Grund sind EPRONs im allgemeinen teurer als Vorrichtungen mit Kunststoffgehäuse. EPROM-Vorrichtungen dieser Art und Herstellungsverfahren sind beispielsweise in den US-Patenten 3 984 822, 4 142 926, 4 258 466, 4 376 947, 4 326 331, 4 313 362 oder 4 373 248 beschrieben. In Hinblick auf die vorliegende Erfindung ist das US-Patent Nr. 4 750 024, das das Datum 7. Juni 1988 trägt und von John F. Schreck am 18. Februar 1986 hinterlegt und auf Texas Instruments Incorporated übertragen wurde, von besonderem Interesse; es ist ein EPROM gezeigt, das mit einem im Vergleich zum Patent 4 258 466 ähnlichem Verfahren hergestellt ist, jedoch mit einem versetztem schwimmenden Gate.
EEPROMs, oder elektrisch löschbare, elektrisch programmierbare ROMs, wurden unter Einsatz zahlreicher Verfahren hergestellt, die im Vergleich zu Standard-EPROMs viel größere Zellabmessungen erfordern und denen komplexere Herstellungsprozesse zugrunde liegen. EEPROMs lassen sich in lichtundurchlässigen Kunststoffgehäusen montieren, wodurch sich die Packungskosten verringern. Dennoch waren EEPROMs verglichen mit EPR0Ms auf der Basis von Kosten/Bit aufgrund der größeren Zellabmessung und des komplexeren Herstellungsverfahrens teurer. Flash-EEPRONs weisen gegenüber Standard-EEPROMs den Vorteil kleinerer Zellabmessungen auf, da die Zellen nicht einzeln gelöscht werden. Vielmehr wird die Matrix von Zellen als Ganzes gelöscht.
Momentan erhältliche Flash-EEPROMs benötigen zwei Stromversorgungen, eine zum Programmieren und Löschen und eine andere zum Lesen. Üblicherweise wird eine 12-Volt-Stromversorgung zum Programmieren und Löschen eingesetzt, und eine 5-Volt-Stromversorgung wird während der Leseoperationen eingesetzt. Jedoch ist der Einsatz einer einzigen Versorgung mit relativ niedrigem Spannungswert für alle Programmier-, Lösch- und Leseoperationen wünschenswert.
Die in den ebenfalls anhängigen EP-A-0 326 877 und EP-A-0 326 879 offenbarten EEPROMs weisen eine deutlich verbesserte Struktur auf, und eine Herstellungsverfahren für Zellen mit reduzierten Abmessungen und einfacher Herstellbarkeit ist beschrieben, so daß sich eine Vorrichtung ergibt, bei der nur eine Stromversorgung für den Chip mit einem relativ niedrigen Spannungswert (möglicherweise +5V) erforderlich ist. Dennoch erscheint in einigen Fällen eine Verbesserung der Durchbruchspannung an der Source-Substrat- Grenzfläche unter dem Rand der Source-Zone in derartigen Vorrichtungen möglich, wie weiter unten beschrieben wird.
Ein weiteres zum Stand der Technik gehöriges EEPROM ist aus EP-A-0 105 802 bekannt.
Das Hauptziel der Erfindung besteht darin, ein EEPROM zu schaffen, in dem der Tunnel selbstjustiert ist, so daß sich die Herstellung vereinfacht und die Zuverlässigkeit erhöht. Ferner besteht ein Ziel darin, ein EEPROM zu schaffen, das eine reduzierte Zellabmessung und eine verbesserte Kopplung zwischen dem Steuer-Gate und dem schwimmenden Gate aufweist. Weitere Ziele bestehen im Bereitstellen einer Zelle, die gegenüber einer Bitleitungs-Belastung, wie sie beim Entprogrammieren einer programmierten Zelle während der Schreiboperationen auftritt, resistent ist und die eine verbesserte Durchbruchspannung des Feldbelages aufweist. Ein weiteres Ziel dieser Erfindung besteht darin, einen elektrisch-programmierbaren oder einen elektrisch-programmier- und -löschbaren Speicher zu schaffen, der sich in einem billigeren, lichtundurchlässigen Kunststoffgehäuse packen läßt. Ein weiteres Ziel besteht darin, ein verbessertes Herstellungsverfahren für elektrisch löschbare Speicher zu schaffen, das den Einsatz eines Verfahrens zur Bildung eines Tunnelfensters mit im Vergleich zu dem bei üblichen Entwurfsregeln zulässigen minimalen Abstand kleineren Abmessungen enthält, wodurch sich die Zellabmessung verringern und die Skalierung vereinfachen läßt. Es ist auch ein Ziel, einen nicht flüchtigen Speicher zu schaffen, der eine einzige externe Stromversorgung mit niedriger Spannung sowohl zum Programmieren als auch zum Löschen benützt, wodurch die Speichereinrichtung kompatibel zur bordinternen oder systeminternen Programmierung wird, bei der Systeme eine einzige externe Stromversorgung aufweisen. Ein zusätzliches Ziel besteht darin, einen elektrisch-programmierbaren Speicher zu schaffen, bei dem weder beim Programmieren noch beim Löschen hohe Ströme erforderlich sind.

ZUSAMMENFASSUNG DER ERFINDUNG

Gemäß einer Ausführung der Erfindung wird ein elektrischlöschbarer PROM oder EEPROX unter Einsatz eines Anreicherungstransistors aufgebaut, der mit einem Transistor mit schwimmendem Gate kombiniert ist. Der Transistor mit schwimmendem Gate weist ein kleines selbstjustiertes Tunnelfenster auf, das über der Source-Zone auf der der Kanal-Zone abgewandten Seite angeordnet ist. Die EEPROM-Vorrichtung weist ein kontaktfreies Zell-Layout auf, das die Herstellung vereinfacht und die Zellabmessung verringert. Die Vorrichtung weist Bitleitungen (Source-/Drain-Zonen) auf, die unterhalb eines relativ dicken Siliciumoxides vergraben sind, was ein günstiges Verhältnis der Kapazität des Steuer-Gates zu dem schwimmenden Gates ermöglicht. Das Programmieren und Löschen erfolgt unter Einsatz des Tunnelfensterbereichs auf der entgegengesetzten Seite der Bitleitung der Kanal- und Drain- Zone. Das Tunnelfenster weist ein dünneres Dielektrikum als der Rest des schwimmenden Gates auf, wodurch ein Fowler-Nordheim-Tunnelvorgang ermöglicht wird. Durch den Gebrauch fest zugeordneter Drain- und Masse leitungen an Stelle eines Schaltungslayouts mit virtueller Masse und durch den Gebrauch eines dicken Oxids für die Isolation zwischen den Bitleitungen benachbarter Zellen kann sich das schwimmende Gate auf benachbarte Bitleitungen und Isolationsbereiche erstrecken, wodurch sich ein günstiges Kopplungsverhältnis ergibt.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Die neuen Merkmale, für die angenommen wird, daß sie die Erfindung charakterisieren, werden in den anliegenden Ansprüchen hervorgehoben. Jedoch läßt sich die Erfindung selbst zusammen mit weiteren Merkmalen und Vorteilen am besten unter Bezug auf die nachfolgende Beschreibung mit besonderen Ausführungen verstehen, in Zusammenhang mit den beiliegenden Zeichnungen, in denen:
Figur 1 eine Draufsicht auf einen kleinen Teil eines Halbleiterchips mit Speicherzellen gemäß einer Ausführung zeigt;
die Figuren 2a-2e Aufrißansichten im Schnitt der Halbleitervorrichtung gemäß Figur 1 längs der Linien a-a, b-b, c-c, d-d und e-e von Figur 1 zeigen;
Figur 3 eine elektrische Prinzipschaltung gemäß den Figuren 1 und 2a-2e zeigt; und
die Figuren 4a-4d Aufrißansichten im Schnitt entsprechend der Figur 2a von der Vorrichtung gemäß den Figuren 1 und 2a- 2e während unterschiedlicher Herstellungsstufen zeigt.

DETAILLIERTE BESCHREIBUNG DER SPEZIELLEN AUSFÜHRUNG

In den Figuren 1, 2a-2e und 3 ist eine Matrix von elektrisch-löschbaren, elektrisch-programmierbaren Speicherzellen 10 gezeigt, die auf einer Fläche eines Siliciumsubstrats 11 gebildet sind. In den Figuren ist nur ein sehr kleiner Abschnitt des Substrats gezeigt, es ist jedoch zu erkennen, daß diese Zellen Teil einer Matrix mit einer sehr großen Anzahl derartiger Zellen sind. Eine Vielzahl von Wortleitungen/Steuer-Gates 12 werden durch polykristalline Silicium-(Polysilicium-)streifen gebildet, die sich längs der Fläche des Substrats erstrecken und Bitleitungen 13 werden unterhalb dicker, thermischer Siliciumoxidschichten 14 in der Fläche gebildet. Diese vergrabenen Bitleitungen 13 erzeugen die Source-Zone 15 und die Drain-Zone 16 für jede der Zellen 10. Ein schwimmendes Gate 17 wird für jede Zelle durch eine Polysiliciumschicht in einer ersten Ebene gebildet, die sich ungefähr über die Hälfte einer Zelle und über eine Bitleitung, sowie weiter zu einer anderen benachbarten Bitleitung 13 erstreckt. Zwei "horizontale" oder der X- Richtung entsprechende Seitenränder des schwimmenden Gates 17 einer Zelle werden entlang der Seitenränder einer Wortleitung 12 ausgerichtet.
Gemäß der Erfindung wird ein Tunnelbereich 19 zum Programmieren und Löschen in der Nachbarschaft der Source-Zone jeder Zelle gebildet, auf der der Source-Zone der Drain-Zone und des Kanals entgegengesetzten Seite, anders als bei den in den oben angegebenen und ebenfalls anhängigen Anmeldungen EP-A-0 326 877 und EP-A-0 326 879 beschriebenen Zellen mit Tunnelfenstern in der Nähe der Source-Zone und im Kanalbereich zwischen der Source-Zone 15 und der Drain-Zone 16. Das Siliciumoxid ist bei diesem Tunnelfenster 19 mit ungefähr 100Å (10Å = 1nm) dünner als die dielektrische Schicht 20 über dem Kanal mit ungefähr 350Å oder als die ungefähr 500Å bei dem Serienanreicherungstransistor. Bei Gebrauch dieser Struktur kann das Programmieren und Löschen mit relativ niedrigen, extern zugeführten Spannungen erfolgen. Die Kopplung zwischen der Schicht 12 und der Schicht 17 fällt verglichen mit der Kopplung zwischen dem schwimmenden Gate 17 und der Source-Zone 15 oder dem Substrat 11 günstiger aus, da sich das schwimmende Gate über die Bitleitungen 13 und einem Isolationsbereich 22 erstreckt. Demnach liegt ein größerer Anteil der Programmier-/Löschspannungen, die zwischen dem Steuer-Gate 12 und der Source-Zone 15 angelegt werden, zwischen dem schwimmenden Gate 17 und der Source-Zone 15 an. Die Zelle 10 wird als "kontaktlos" bezeichnet, da kein Source-/Drain-Kontakt in der Nähe der eigentlichen Zelle erforderlich ist.
Ein Bereich 21 wird in Y-Richtung zum Isolieren der Zellen untereinander benützt. Dieser Bereich 21 kann ein dicker Feldoxidbereich sein, entsprechend dem Bereich 21 in der oben angegebenen anhängigen US-Patent-Anmeldung Nr. 07/(vorläufige Bezeichnung TI-12792A), oder der Bereich 21 kann mit Störstoffen vom P-Typ implantiert werden, wie es in den oben angegebenen ebenfalls anhängigen Anmeldungen EP-A-0 326 877 und EP-A-0 326 879 offenbart ist. Streifen 22 aus mittels Lokaloxidation gebildetem Feldoxid trennen in X-Richtung Bitleitungen 13 zwischen den Zellen. Es ist zu beachten, daß die Zellenmatrix nicht vom Typ der "Virtuelle-Masse-Schaltung" ist, d. h., daß zwei Bitleitungen 13 oder Spaltenleitungen (eine für die Source-Zone, eine für die Drain-Zone) für jede Spalte (Y-Richtung) von Zellen vorliegen, wobei eine Bitleitung eine dedizierte Masseleitung darstellt und eine die Dateneingangs-/ausgangs- und Leseleitung darstellt.
Die EEPROM-Zellen der Figuren 1, 2a-2e und 3 werden mit einer an die ausgewählte Wortleitung 12 angelegten Spannung Vpp von ungefähr +16 bis +l8V programmiert, bezogen auf die Source-Zone 15 der ausgewählten Zelle 10. Die Source-Zone 15 der ausgewählten Zelle 10 liegt an Masse oder einer anderen Bezugsspannung. Wird, wie in Figur 3 gezeigt ist, beispielsweise die Zelle 10a zum Programmieren ausgewählt, so wird an die ausgewählte Wortleitung 12, die mit WL1 gekennzeichnet ist, +Vpp angelegt, und die ausgewählte, mit S&sub0; gekennzeichnete Source-Zone wird geerdet. Die Spannung +Vpp kann intern mittels Ladungspumpen auf dem Chip erzeugt werden, wobei die extern zugeführte Versorgungsspannung ein relativ niedriges, positives Potential aufweist, möglicherweise +5V. Die ausgewählte Drain-Zone 16 (in diesem Beispiel mit D&sub0; bezeichnet) kann unter diesen Programmierbedingungen schwimmen, so daß nur ein geringer oder gar kein Strom über den Source-Drain-Pfad fließt. Durch Fowler-Nordheim-Tunneln durch das Tunneloxid 19 (mit einer Dicke von ungefähr 100 Å) wird das schwimmende Gate der ausgewählten Zelle 10a aufgeladen, was eine Verschiebung der Schwellwertspannung Vt von ungefähr 3-6V nach einem Programmierimpuls einer Dauer von ungefähr 10 msec bewirkt.
Eine ausgewählte Zelle wird dadurch gelöscht, daß eine Spannung Vee (intern erzeugt) von beispielsweise -10V, an die/das ausgewählte Wortleitung/Steuer-Gate 12 und eine Spannung von ungefähr +5V an die Source-Zone 15 oder die Bitleitung 13 angelegt wird. Die Drain-Zone 16 (die andere Bitleitung 13) kann schwimmen. Während des Löschtunnelns fließen Elektronen von dem schwimmenden Gate 17 zu der Source-Zone 15, da das Steuer-Gate 12 bezogen auf die Source-Zone 15 negatives Potential aufweist.
Alternativ läßt sich die ausgewählte Zelle durch Anlegen einer intern erzeugten Spannung von ungefähr +10-15V bezogen auf die ausgewählte Source-Zone 15 löschen, wobei die ausgewählte Drain-Zone 16 schwimmen kann und das ausgewählte Steuer-Gate 12 mit dem Referenzpotential oder 0V verbunden wird. Bei Einsatz dieser Löschmethode kann auf einer negative Spannungsversorgung, wie sie für die oben beschriebene Vorgehensweise erforderlich ist, verzichtet werden.
Wird ein "Flash-Löschen1, durchgeführt (alle Zellen 10 werden gleichzeitig gelöscht), so können alle Drain-Zonen 16 der Matrix schwimmen, so liegen alle Source-Zonen 15 auf Potential Vdd, und alle Wortleitungen/Steuer-Gates 12 liegen auf Potential -Vee.
Zum Vermeiden einer Schreib-Störbedingung bei dem Programmierbeispiel (Programmieren der Zelle 10a) werden alle Source-Zonen 15 der nicht ausgewählten Zellen, so wie zum Beispiel Zelle 10b auf derselben Wortleitung WL1 von Figur 3, auf einer Spannung Vb1 gehalten, die ungefähr im Bereich von +5-7V liegt. Die Drain-Zonen 16 von nicht ausgewählten Zellen wie 10g können schwimmen, wodurch das Fließen von Source-Drain-Strömen vermieden wird. Durch die Spannung Vb1, die an die Source-Zonen 15 angelegt wird, wird erreicht, daß die elektrischen Felder in den Tunneloxiden der Zellen, beispielsweise der Zelle 10b, nicht so groß werden, daß sich die schwimmenden Gates 17 aufladen.
Eine weitere zu vermeidende Bedingung ist die "Bitleitungs- Beanspruchung" bzw. das Entprogrammieren, das im Zusammenhang mit einem großen elektrischen Feld im Tunneloxid einer programmierten Zelle auftritt, wenn die Source-Zone der Zelle auf einem Potential nahe bei Vb1 liegt. Zur Vermeidung dieser Bitleitungs-Beanspruchungs-Bedingung werden die nicht ausgewählten Wortleitungen/Steuer-Gates WL0 und WL2 in Figur 3 auf einer Spannung in dem Bereich von ungefähr +5-10V gehalten, wodurch das elektrische Feld im Tunneloxid 19 jeder nicht ausgewählten, programmierten Zelle herabgesetzt wird. Eine programmierte Zelle, beispielsweise 10c, weist ein Potential von ungefähr -2V bis -4V auf ihrem schwimmendem Gate auf, so daß wenn die Spannung Vb1 an der Source-Zone S&sub1; einer derartigen Zelle 10c im Bereich von +5-7V liegt, das Feld im Tunneloxid dazu führen könnte, daß die Zelle entprogrammiert wird, jedoch wird mit einer Spannung im Bereich von +5-10V auf der Wortleitung WL2 das elektrische Feld herabgesetzt. Die Spannung auf der Wortleitung/dem Steuer-Gate ist jedoch nicht so groß, daß sie eine Veränderung der Schwellwertspannung Vt in einer Zelle ohne Ladung auf dem schwimmenden Gate bewirkt.
Die obenbeschriebenen Zellen können bei niedriger Spannung gelesen werden. Beispielsweise kann eine Zellzeile dadurch gelesen werden, daß +3V an der/dem ausgewählten Wortleitung/Steuer-Gate anliegen, daß 0V an allen anderen Wortleitungen/Steuer-Gates anliegen, daß 0V an allen anderen Source-Zonen anliegen und daß +1,5V an allen Drain-Zonen anliegen. Unter dieser Bedingung ist der Source-Drain-Pfad einer Zelle leitend, wenn sich die Zelle in einem gelöschten Zustand befindet (eine Zelle ohne Ladung auf ihrem schwimmenden Gate), d. h. eine logische Eins speichert. Eine programmierte Zelle (so programmiert, daß sie sich in einem Zustand hoher Schwellwertspannung befindet, wobei negative Ladung auf dem schwimmenden Gate vorliegt) ist nicht leitend, speichert also eine logische Null.
Ein Herstellungsverfahren der Vorrichtung gemäß den Figuren 1 und 2a-2e wird nun unter Bezug auf die Figuren 4a-4d beschrieben. Als Ausgangsmaterial dient eine Scheibe aus Silicium vom P-Typ, bei der das Substrat 11 nur einen sehr kleinen Abschnitt darstellt. Die Scheibe weist evtl. einen Durchmesser von 6 Inches auf, während der in Figur 1 gezeigte Abschnitt nur einige Mikrometer breit ist. Zum Erzeugen von Transistoren am Matrixumfang wäre eine Reihe von Prozeßschritten durchzuführen, jedoch werden diese hier nicht erläutert. Beispielsweise könnte die Speichervorrichtung vom Komplementär-Feldeffekt-Typ sein, die im Rahmen eines vorgeschalteten Prozesses im Substrat gebildete N-Wannen und P-Wannen zum Erzeugen peripherer Transistoren enthält. Der erste Schritt im Zusammenhang mit der Zellenmatrix der Erfindung besteht im Aufbringen von Oxid- und Siliciumnitridschichten 30 und 31, wie in Figur 4a gezeigt ist, und im Strukturieren dieser Schichten unter Gebrauch von Photoresist, wobei Nitrid über den künftigen Kanal-Zonen, Tunnel- Bereichen, Source-Zonen, Drain-Zonen und Bitleitungen 13 zurückbleibt, während die Bereiche belichtet werden, in denen das dicke Feldoxid 22 (und 21, falls Oxidisolation eingesetzt wird) gebildet werden muß. Eine Borimplantierung mit einer Dosis von ungefähr 8x10¹² cm&supmin;² wird zum Erzeugen eines (P+)-Kanal-Stoppers unter dem Feldoxid 22 (und 21, falls vorhanden) durchgeführt. Dann wird das Feldoxid bis zu einer Dicke von ungefähr 9000Å gezüchtet, durch Aussetzen in Dampf bei ungefähr 900ºC über mehrere Stunden hinweg. Das thermische Oxid wächst unterhalb der Seitenränder des Nitrids 31, wodurch ein "Vogelkopf" 22a anstelle eines scharfen Übergangs entsteht.
Wie in Figur 4b gezeigt ist, wird nun das Nitrid 31 entfernt, und in dem Bereich, in dem die Bitleitungen 13 gebildet werden müssen, wird eine Arsenimplantierung mit einer Dosis von ungefähr 6x10¹&sup5; cm&supmin;² bei 135 keV durchgeführt, wobei ein Photoresist als Implantierungsmaske benützt wird, um die Source-/Drain-Zonen und Bitleitungen zu erzeugen. Als nächstes wird ein weiteres thermisches Oxid 14 auf der Fläche bis zu einer Dicke von ungefähr 2500 bis 3500Å über den vergrabenen (N+)-Bitleitungen gezüchtet, und während dieser Zeit wird ein thermisches Oxid mit einer Dicke von ungefähr 300Å zum Erzeugen der Oxidschichten 14 über den Source-/Drain-Bereichen und Bitleitungen 13 über den Kanalbereichen wachsen (aufgrund der unterschiedlichen Oxidation, die auftritt, wenn hoch- und leicht-dotierte Siliciumbereiche gleichzeitig einer Oxidation unterzogen werden) 4 Diese Oxidation erfolgt in Dampf bei ungefähr 800 bis 900ºC. In den Übergangsbereichen 18, in denen sich der "Vogelkopf" 22a gebildet hat, hat der Rand des ursprünglich gebildeten thermischen Oxids die Arsenimplantierung maskiert, so daß die Konzentration niedriger ist und das Oxidwachstum in diesem Bereich geringer ausfällt, als das des Oxids 14 oder 22.
Wie in Figur 4c gezeigt ist, wird ein Fenster 19 in dem Oxid in dem Übergangsbereich 18 geöffnet. Hierzu wird Photoresist als Maske eingesetzt und das oxid des Übergangsbereichs 18 bis zum blanken Silicium durchgeätzt, und anschließend folgt das Züchten eines dünneren Oxids über dem Tunnelfenster 19. Während der Oxidation des Tunnelfensters 19 wächst das Gateoxid 20 auf ungefähr 350Å. Wahlweise läßt sich eine leichte Phosphorimplantierung im Tunnelfenster 19 zum Erhöhen der Durchbruchspannung des Feldbelags einsetzen.
Aufgrund der abgerundeten Fläche des Übergangsbereichs 18 läßt sich die Breite des Tunnelfensters 19 durch das Variieren der Zeitdauer für das Ätzen durch den Übergangsbereich 18 steuern.
Eine erste (N+)-dotierte Polysiliciumschicht wird nun auf die Fläche der Siliciumscheibe aufgebracht, und eine Schicht 34 aus Oxid oder aus Oxid-Nitrid-Oxid wird zum Trennen der beiden Polysiliciumschichten aufgebracht. Das Polysilicium der ersten Ebene wird mittels Photoresist so strukturiert, daß in Y-Richtung verlängerte Streifen zurückbleiben, von denen Teile die schwimmenden Gates 17 bilden werden. Durch einen nach dem Strukturieren des Polysiliciums der ersten Ebene durchgeführten Oxidationsschritt werden die Seitenränder des Polysiliciums der ersten Ebene bedeckt und weiterhin die Gate-Oxide 35 der Serien-Anreicherungstransistoren 36 erzeugt. Eine zweite (N+)-dotierte Polysiliciumschicht wird abgelagert und unter Gebrauch von Photoresist strukturiert, um die Wortleitungen/Steuer-Gates 12 zu erzeugen. Gleichzeitig mit dem Festlegen der Wortleitungen/Steuer-Gates 12 erfolgt das Ätzen der Seitenränder des Polysiliciums der ersten Ebene, so daß die verlängerten X-Richtung-Seitenränder des schwimmenden Gates selbstjustiert mit den Seitenrändern der Steuer-Gates sind. Es ist zu erwähnen, daß die Figuren nicht maßstabsgetreu gezeichnet sind, und daß insbesondere die Dicken der ersten und zweiten Polysiliciumschichten im allgemeinen viel größer als die Dicken der Oxidschichten 19, 20 und 35 sind.
Soll bei den Isolierungsbereichen 21 eine Übergangsisolierung zum Einsatz kommen, so wird ein selbstjustierender Ionenimplantierungsschritt durchgeführt, der die gestapelten Polysilicium-I- und Polysilicium-II-Schichten der Wortleitungen/Steuer-Gates und der schwimmenden Gates 17 als Maske zum Erzeugen der Isolierbereiche 21 benützt. Zu diesem Zweck wird Bor mit einer Dosis von ungefähr 10¹² cm&supmin;² bei ungefähr 70 keV implantiert. Nach dem Tempern und Oxidieren bewirkt diese Implantierung (P+)-Bereiche unter den Bereichen 21, die den Kanalstopperimplantierungen unter dem Feldoxid sehr ähneln.
Ein Vorteil der Anordnung des Tunnelfensters auf der bezüglich der Drain-Zone entgegengesetzten Seite der Source-Zone besteht wie oben beschrieben darin, daß die Justierung der Masken während der Herstellung im Vergleich zu in den oben angegebenen Anmeldungen offenbarten Verfahren erheblich weniger kritisch ist. Zusätzlich besteht ein wichtiger Vorteil darin, daß die Durchbruchspannung des Feldbelags des Übergangs zwischen dem vergrabenen (N+)-Bereich und dem Substrat aufgrund der Tatsache angehoben wird, daß auf beiden Seiten des (N+)-P-Übergangs das überlagernde Oxid eine größere Dicke als das 100Å dicke Tunneloxid aufweist. Zusätzlich läßt sich die gesamte Zellabmessung reduzieren, da die Justierungen für den Tunnel nicht beachtet werden müssen. Der Tunnel selbst kann eine geringere Breite aufweisen als der in den üblichen Entwurfsregeln festgelegte Minimalabstand. Die Zelle kann auch im Rahmen einer Verkleinerung oder Entwurf skorrektur "skaliert" werden.

Claims

1. Elektrisch löschbare, elektrisch programmierbare Speicherzelle (10) mit schwimmendem Gate, enthaltend:

eine Source-Zone (15) und eine Drain-Zone (16) in einer Fläche eines Halbleiterkörpers (11), wobei jede dieser Zonen (15, 16) stark dotiert ist und einen dem Leitungstyp des darunterliegenden Materials des Körpers (11) entgegengesetzten Leitungstyp hat, wobei jeder der Zonen (15, 16) unter einer Schicht (14) aus Siliciumoxid auf der Fläche begraben ist, wobei die Source-Zone (15) durch einen Kanalbereich von der Drain-Zone (16) beabstandet ist,

ein schwimmendes Gate (17) über wenigstens einen Teil des Kanalbereichs, das sich über der Source-Zone (15) auf die Siliciumoxidschicht (14) erstreckt, wobei das schwimmende Gate (17) durch einen Gate-Isolator (20) von dem Kanalbereich der Fläche getrennt ist,

einen Tunnelbereich (19), der an die Source-Zone (15) angrenzt, jedoch bezüglich des Kanalbereichs auf der entgegengesetzten Seite der Source-Zone (15) liegt, wobei sich das schwimmende Gate (17) auch über den Tunnelbereich (19) erstreckt und von diesem Tunnelbereich (19) durch einen Tunnel-Isolator getrennt ist, dessen Dicke bei dem Tunnelbereich wesentlich geringer als die Dicke des Gate-Isolators (20) bei dem Kanalbereich ist, und

ein Steuer-Gate (12), das sich längs der Fläche über dem schwimmenden Gate (17) und über den Source- und Drain-Zonen (15, 16) erstreckt, wobei das Steuer-Gate (12) durch einen Isolatorüberzug (34) von dem schwimmenden Gate (17) getrennt ist,

dadurch gekennzeichnet, daß die Siliciumoxidschicht (14) bei dem Kanalbereich wesentlich dicker als der Gate-Isolator (20) ist.

2. Speicherzelle (10) nach Anspruch 1, bei welcher der Halbleiterkörper (11) aus Silicium besteht und die Source- und Drain-Zonen (15, 16) vom (N+)-Typ sind.

3. Speicherzelle (10) nach Anspruch 1, bei welcher das schwimmende Gate (17) und das Steuer-Gate (12) polykristalline Siliciumschichten sind.

4. Speicherzelle (10) nach Anspruch 1, bei welcher das Steuer-Gate (12) ein Teil einer verlängerten Wortleitung (12) ist, die sich längs der Fläche erstreckt, und bei welcher die Source- und Drain-Zonen (15, 16) Teile verlängerter Bitleitungen (11) sind, die sich längs der Fläche senkrecht zu der Wortleitung erstrecken.

5. Speicherzelle (10) nach Anspruch 1, bei welcher das Steuer-Gate (12) in einer Linie mit den Rändern des schwimmenden Gates (17) verläuft.

6. Speicherzelle (10) nach Anspruch 1, bei welcher zwischen den Source- oder Drain-Zonen (15, 16) und darüberliegenden Kontaktschichten in der Nähe der Zelle (10) kein Kontakt gebildet ist.

7. Speicherzelle (10) nach Anspruch 1, bei welcher der Tunnelbereich (19) durch Oxidätzung einstellbar ist.

8. Speicherzelle (10) nach Anspruch 1, bei welcher der Tunnelbereich (19) selbstjustiert ist.

9. Speicherzelle (10) nach Anspruch 1, bei welcher die Source-Zonen (15) nicht ausgewählter Zellen (10) während der Programmierung auf einer positiven Spannung gehalten sind.

10. Speicherzelle (10) nach Anspruch 1, bei welcher die Wortleitungen (12) nicht ausgewählter Zellen (10) während der Programmierung auf einer positiven Spannung gehalten sind.

11. Verfahren zum Herstellen einer löschbaren elektrisch programmierbaren Matrix aus Speicherzellen mit schwimmendem Gate mit Spaltenleitungen in einer Fläche eines Halbleiterkörpers und Zeilenleitungen auf der Fläche, enthaltend die Schritte:

Anbringen einer Schicht aus einem oxidationsbeständigen Material auf der Fläche eines Halbleiterkörpers und Strukturieren dieser Schicht so, daß Source- und Drain-Bereiche der Fläche sowie Kanalbereiche der Fläche bedeckt werden und Tunnelbereiche der Fläche, die über den Source-Bereichen auf seiten dieser Source-Bereiche gegenüber den Kanalbereichen liegen, bedeckt werden,

Aufwachsen eines Oxidüberzugs auf der Fläche zur Erzeugung eines ersten Feldoxids, wo die Fläche nicht mit dem oxidationsbeständigen Material bedeckt ist,

selektives Implantieren eines Störstoffs in die Fläche zur Erzeugung von Source- und Drain-Zonen längs der Bereiche der Spaltenleitungen,

Aufwachsen eines zweiten Feldoxids auf der Fläche zur Bildung dicker thermischer oxidüberzüge über den Source- und Drain-Zonen, Aufwachsen eines Gateoxidüberzugs auf der Fläche über dem Kanalbereich und über du Tunnelbereich bis zu einer ersten Dicke, die viel geringer als das erste und das zweite Feldoxid ist, dann öffnen eines Fensters in dem Gateoxidüberzug über dem Tunnelbereich und erneutes Aufwachsen von Gateoxid in dem Fenster bis zu einer zweiten Dicke, die beträchtlich dünner als die erste Dicke ist, damit dadurch ein Tunnelfenster geschaffen wird, wobei das Tunnelfenster selbstjustiert ist und das erste Feldoxid auf der einen Seite und das zweite Feldoxid auf der anderen Seite liegt,

Aufbringen einer ersten leitenden Schicht auf der Fläche und Strukturieren der ersten leitenden Schicht in der Weise, daß über dem Kanalbereich und in teilweiser Überlappung der Source-Zone und des ersten Feldoxids ein schwimmendes Gate zurückbleibt, und

Aufbringen einer zweiten leitenden Schicht auf der Fläche über der ersten leitenden Schicht und davon isoliert, damit ein Steuer-Gate über dem schwimmenden Gate entsteht.

12. Verfahren nach Anspruch 11, bei welchem der Halbleiterkörper aus Silicium vom P-Typ besteht und der Störstoff Silicium vom N-Typ ist.

13. Verfahren nach Anspruch 11, bei welchem die erste und die zweite Schicht aus polykristallinem Silicium bestehen.

14. Verfahren nach Anspruch 11, bei welchem die erste Dicke größer als die zweite Dicke ist und die Dicke des ersten und des zweiten Feldoxids viel größer als die erste Dicke ist.

15. Verfahren nach Anspruch 11, bei welchem vor dem erneuten Aufwachsen des Gateoxids in dem Tunnelfenster auf die zweite Dicke eine leichte Phosphorimplantierung durchgeführt wird.