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HINTERGRUND
DER ERFINDUNG
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Gebiet der
Erfindung
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Das
Gebiet der vorliegenden Erfindung bezieht sich auf eine nicht flüchtige Halbleiter-Speichereinrichtung,
wie zum Beispiel einen Flash EEPROM und ein Herstellungsverfahren
hierfür.
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Beschreibung
des relevanten Standes der Technik
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Flash-Speicher
sind eine wachsende Klasse nicht flüchtiger integrierter Speicherschaltkreise. Flash-Speicher haben die
Fähigkeit,
eine Speicherzelle in dem Chip elektrisch zu löschen, zu programmieren und
zu lesen. Eine Flash-Speicherzelle wird gebildet unter Verwendung
von sogenannten Floating Gate-Transistoren (Transistoren mit schwebendem
Gate), bei welchen die Daten in einer Zelle gespeichert werden,
in der das Floating Gate geladen oder entladen wird. Das Floating
Gate besteht aus einem leitfähigen
Material, typischerweise Polysilizium, welches von dem Kanal des
Transistors durch eine dünne
Oxidschicht oder ein anders Isoliermaterial isoliert ist und welches
gegenüber
dem Steuergate oder der Wortleitung des Transistors durch eine zweite
Schicht aus Isoliermaterial isoliert ist.
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Daten
werden in der Speicherzelle gespeichert, indem das Floating Gate
geladen oder entladen wird. Das Floating Gate wird durch einen Fowler-Nordheim
(FN-)Tunnelmechanismus geladen, indem eine große positive Spannung zwischen
dem Gate und der Source oder Drain bereitgestellt wird. Dies bewirkt,
dass Elektronen durch den dünnen
Isolator in das Floating Gate injiziert werden. Alternativ kann
ein Lawineninjektionsmechanismus verwendet werden, indem Potentiale
angelegt werden, um hochenergetische Elektronen in dem Kanal der
Zelle zu induzieren. Die Elektronen werden durch den Isolator in
das Floating Gate bzw. potentialfreie Gate injiziert. Wenn das Floating
Gate geladen ist, so ist die Schwellwertspannung, mit der man bewirkt,
dass der Speicherzellenkanal leitet, gegenüber der Spannung erhöht, die
während
eines Lesevorgangs an der Wortleitung angelegt wird. Wenn demnach
während eines
Lesevorgangs eine geladene Zelle adressiert wird, leitet die Zelle
nicht bzw. sie wird nicht leitfähig. Der
nicht leitende Zustand der Zelle kann als eine binäre Eins
oder Null interpretiert werden, je nach der Polarität des Abfrageschaltkreises.
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Das
Floating Gate wird entladen, um den entgegengesetzten Speicherzustand
bereitzustellen. Diese Funktion wird typischerweise durch einen FN-Tunnelmechanismus
zwischen dem Floating Gate und der Source oder der Drain des Transistors ausgeführt, oder
zwischen dem Floating Gate und dem Substrat. Beispielsweise kann
das Floating Gate durch die Source entladen werden, indem eine große positive
Spannung von der Source zu dem Gate bereitgestellt wird, während man
die Drain auf einem schwebenden Potential belässt.
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Eine
populäre
Architektur für
Flash-Speicher ist die geteilte NOR-Struktur (Devided Nor Structure – DINOR),
bei welcher die Drain jeder Zelle mit einer Bitleitung verbunden
ist, und bei welcher die Source benachbarter Spalten von Zellen
eine Bitleitung gemeinsam verwenden. Ein Nachteil der DINOR-Struktur
liegt darin, dass eine Zelle, welche sowohl eine Wortleitung, als
auch eine Bitleitung mit einer Zelle gemeinsam verwendet, welche
programmiert wird, möglicherweise
in einen störanfälligen Zustand
kommen kann, der entweder von dem FN-Tunneln oder von der Injektion
heißer
Elektronen während
des Programmierens herrührt.
Dies führt
zu nicht akzeptablem Speicherverlust.
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Die
hauptsächliche
Herausforderung in der Gestaltung von Flash-Speichern besteht darin,
die Programmiergeschwindigkeit zu verbessern, während die Widerstandsfähigkeit
gegenüber
Störungen aufrecht
erhalten bleibt. Traditionell ist das Problem der Störungen dadurch
behandelt worden, dass man asymmetrische Diffusionen auf der Source-
und der Drain-Seite der Zelle vorgesehen hat. Der Nachteil dieser
Ansätze
besteht darin, dass sie für
Speicher-Arrays in kleinem Maßstab
nicht geeignet sind.
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Die
JP-A-06 196 713 beschreibt eine Halbleiter-Speichereinrichtung,
bei welcher das Schreiben und das Löschen mit einem FN-Strom durchgeführt werden,
der einen geringen Energieverbrauch hat, wobei verhindert wird,
dass die isolierende Tunnelschicht derselben beeinträchtigt wird.
Die US-A-5,352,619
beschreibt eine Technik zum Verbessern von Löscheigenschaften und Kopplungsverhältnissen
von Flash EPROM Einrichtungen mit eingegrabener Bitleitung. Die
Technik beschreibt das Vorsehen eines konsistent einstellbaren Tunneloxids in
der Nähe
der Source-/Drain-Kante, was sich von dem Tunneloxid unterscheidet,
welches ansonsten in dem Kanalbereich vorgesehen ist.
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Um
weitere Reduzierungen in der Größe der Arrays
zu realisieren, wäre
es wünschenswert,
neue Lösungen
für die
Störungsprobleme
zu finden, die nicht mit zusätzlicher
Komplexität
und durch asymmetrische Bitleitungen beanspruchtem Raum verknüpft sind.
Was benötigt
wird, ist eine Art und Weise, die Programmiergeschwindigkeit zu
erhöhen
und gleichzeitig die Source-Störung
zu vermindern.
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Zusammenfassung
der Erfindung
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Besondere
und bevorzugte Aspekte der Erfindung sind in den beigefügten unabhängigen und abhängigen Ansprüchen dargelegt.
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Gemäß einem
Aspekt der vorliegenden Erfindung wird eine nicht flüchtige Halbleiterspeichereinrichtung
bereitgestellt, welche eine asymmetrische Source- und Drain-Struktur
hat, die von der asymme trischen Anordnung eines Übergriffs in Form eines Vogelschnabels
herrührt.
Vorzugsweise ist die Speichereinrichtung eine nicht flüchtige Halbleiter-Speichereinrichtung
vom elektrisch programmierbar Metall-Oxid-Halbleiter(MOS)-Typ.
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Ausführungsformen
der vorliegenden Erfindung sehen eine nicht flüchtige Halbleiter-Speichereinrichtung
und ein Herstellungsverfahren hierfür vor. Gemäß bevorzugten Ausführungsformen
wird eine Speicherzelle offenbart, in welcher asymmetrische Source-
und Drain-Substrate in einem Halbleiter-Substrat mit einem Floating
Gate oberhalb des Halbleiter-Substrats ausgerichtet sind. Auf der
Source-Seite der Zelle erzeugt der Übergriff eines thermischen
Oxids in Form eines Vogelschnabels einen Nicht-Tunnelbereich zwischen
der Source und dem Floating Gate. Die Störung der Source wird durch
dickeres Tunneloxid auf der Source-Seite verhindert, aufgrund des
vogelschnabelartigen Übergriffs.
Die Drain-Seite hat keinen Übergriff
in Form eines Vogelschnabels. Ein dünner Tunnelbereich gewährleistet eine
hohe Programmiergeschwindigkeit auf der Drain-Seite der Zelle. Der
Speicher ist in der Lage, die Programmier-, Lösch- und Lesevorgänge einer Speicherzelle
zu beeinflussen, während
die Störung einer
Zelle neben der gerade programmierten, gelöschten oder gelesenen reduziert
wird. Gemäß bevorzugten
Ausführungsformen
der vorliegenden Erfindung, wird, um das Vorstehende zu erzielen,
ein Speicher auf einem Halbleiter-Substrat bereitgestellt. Ein Dielektrikum
ist auf dem Halbleiter-Substrat vorgesehen. Ein Floating Gate (potentialfreies
bzw. schwebendes Gate), welches eine erste und eine zweite Seite
aufweist, ist auf dem Dielektrikum vorgesehen. Eine Sperrabdeckung
bzw. -maske ist neben der ersten Seite des Floating Gate vorgesehen.
Eine thermische Oxidformation ist auf dem Halbleiter-Substrat neben
den ersten und zweiten Seiten des Floating Gate vorgesehen. Ein
erster Diffusionsbereich ist horizontal mit der ersten Seite des
Floating Gate ausgerichtet und durch das Dielektrikum von dem Floating
Gate getrennt. Die erste Diffusion bzw. der erste Diffusionsbereich
erstreckt sich vertikal in das Halbleiter-Substrat. Ein zweiter Diffusionsbereich
ist horizontal mit der zweiten Seite des Floating Gate ausgerichtet
und ist von dem Floating Gate durch einen vogelschnabelartigen Übergriff
auf der thermischen Oxidformation getrennt. Der zweite Diffusionsbereich erstreckt
sich vertikal in das Halbleiter-Substrat
hinein.
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In
einer allgemeineren Ausführungsform
der Erfindung verbindet eine Mehrzahl von Bitleitungen benachbarte
Spalten von Speicherzellen in einem Speicher-Array, welches in Form
von Reihen und Spalten aus Speicherzellen angeordnet ist. Jede Speicherzelle
weist einen einzelnen Floating Gate-Transistor auf. Ein Dielektrikum ist
auf dem Halbleiter-Substrat vorgesehen. Ein Array aus Floating Gates,
welche erste und zweite Seiten aufweisen und welche in Spalten und
Reihen angeordnet sind, sind auf dem Dielektrikum vorgesehen. Eine
Mehrzahl von Sperrmasken ist vorgesehen. Jeder Sperrmaske ist ein
ausgewähltes
Floating Gate zugeordnet und, genauer gesagt, eine ausgewählte der
ersten und zweiten Seiten desselben. Eine Mehrzahl von Formationen
aus thermischen Oxid ist auf dem Halbleiter-Substrat neben den ersten
und zweiten Seiten eines entsprechenden Floating Gate vorgesehen.
Eine Mehrzahl erster Diffusionsbereiche ist vorgesehen, welche horizontal
mit einer der ersten oder zweiten Seiten der Floating Gates ausgerichtet
und von den Floating Gates durch das Dielektrikum getrennt sind.
Die ersten Diffusionsbereiche erstrecken sich vertikal in das Halbleiter-Substrat
hinein. Eine Mehrzahl von zweiten Diffusionsbereichen ist horizontal
mit der anderen der ersten und zweiten Seiten der Floating Gates
ausgerichtet und durch einen vogelschnabelartigen Übergriff
der thermischen Oxidformation von den Gates getrennt. Die zweiten
Diffusionsbereiche erstrecken sich vertikal in das Halbleiter-Substrat.
Eine Isolationsschicht ist auf dem Array von Floating Gates vorgesehen.
Eine Mehrzahl von Wortleitungsleitern ist auf jeder Reihe des Arrays
aus Floating Gates vorgesehen. Die Wortleitungs-Leiter sind von
den Floating Gates durch eine Isolierschicht getrennt. Die Wortleitungen
und die Floating Gates bilden eine Mehrzahl von Reihen und Floating
Gate Transistoren. Eine Mehrzahl von Auswahl-Schaltkreisen hat Kontakt
mit den Wortleitungsleitern und Diffusionsbereichen. Die ausgewählten Schaltkreise schalten
Strom zu einem Wortleitungs-Leiter und einem ersten Paar der ersten
und zweiten Diffusionsbereiche, um einen ausgewählten Floating Gate-Transistor
zu programmieren, zu löschen
und zu lesen. Demnach sind durch Bereitstellen benachbarter Zellen
mit asymmetrischer Source- und Drain-Verbindung zu eingegrabenen
Bitleitungen eine Zelle und ein Array offenbart, bei welcher der Störungszustand
zwischen benachbarten Zellen und Spalten von Zellen beträchtlich
reduziert ist.
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Weiterhin
weist ein Herstellungsverfahren für den asymmetrischen, vogelschnabelartigen Übergriff bei
der oben erwähnten
nicht flüchtigen
Halbleiter-Speichereinrichtung gemäß bevorzugten Ausführungsformen
der Erfindung die folgenden Schritte auf. Ein Dielektrikum wird
auf einem Halbleiter-Substrat
eines ersten Leitfähigkeitstyps
ausgebildet. Als nächstes
wird auf dem Dielektrikum eine Spalte aus Floating Gate-Streifen
ausgebildet. Eine Sperrmaske wird auf einer ersten Seite der Spalte
von Floating Gate-Streifen ausgebildet. Dann wird ein Dotiermittel sowohl
neben der ersten Seite als auch neben der zweiten Seite der Spalte
aus Floating Gate-Streifen implantiert. Das erste Dotiermittel ist
von einem zweiten Leitfähigkeitstyp,
welcher dem ersten Leitfähigkeitstyp
entgegengesetzt ist. Dann wird ein thermisches Oxid neben bzw. an
den ersten und zweiten Seiten der Spalte aus Floating Gate-Streifen
ausgebildet. Das Dotiermittel neben der ersten Seite der Spalte
ist von den Floating Gate-Streifen durch das Dielektrikum getrennt.
Das Dotiermittel neben der zweiten Seite der Spalte ist von den
Floating Gate-Streifen durch einen vogelschnabelartigen Übergriff
der thermischen Oxidformation getrennt. Schließlich werden ein Steuergate-Dielektrikum
und Steuergates ausgebildet und die Streifen von Floating Gates
werden entsprechend einem Muster zu getrennten Floating Gates geätzt, um
die Speichereinrichtung zu vollenden.
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Das
Herstellungsverfahren bevorzugter Ausführungsformen der vorliegenden
Erfindung führt
zu einem Tunnelbereich hoher Qualität auf einer Seite jeder Speicherzelle
und einem dicken Oxidbereich niedriger Qualität, welcher dem Tunneln auf
der anderen Seite widersteht. Diese Anordnung macht die Zelle widerstandsfähig gegenüber einem
Störungszustand,
der vom Programmieren einer benachbarten Speicherzelle herrührt. Das
vorstehende Verfahren sieht auch die Selbstausrichtung von Dotiermittel-Implantaten
vor.
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Weitere
Aspekte und Vorteile der vorliegenden Erfindung erkennt man beim
Betrachten der Figuren, der genauen Beschreibung und der daran anschließenden Ansprüche.
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KURZE BESCHREIBUNG
DER FIGUREN
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1 ist
eine Draufsicht auf eine erste Ausführungsform einer asymmetrischen
Speicherzelle mit Floating Gate,
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2 ist
ein Schaltkreisdiagramm eines Zell-Layouts eines Speicher-Arrays,
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3A–3B sind
Querschnittsansichten, welche konventionelle Techniken der Oxidausbildung veranschaulichen,
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4–5 sind
Querschnittsansichten entsprechend der Linie A-A in 2 und
sie veranschaulichen die anfänglichen
Schritte bei der Herstellung von Speicherzellen, die eine asymmetrische Source
und Drain in Form eines Vogelschnabels haben und die für die Verwendung
entweder bei einer Architektur mit gemeinsamer oder mit virtueller
Masse verwendet zu werden,
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Die 6A–11A sind Querschnittsansichten entlang der Linie
A-A in 2 und sie veranschaulichen die Schritte, die bei
der Herstellung von Speicherzellen, welche asymmetrische Source
und Drain in Vogelschnabelform haben und für die Verwendung bei einer
Architektur mit gemeinsamer Masse geeignet sind, im Anschluss an
die in den 4 und 5 dargestellten
Schritte veranschaulichen,
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6B–11B sind Querschnittsansichten entlang der Linie
A-A in 2 und sie veranschaulichen die Schritte, die bei
der Herstellung von Speicherzellen, die eine asymmetrische Source
und Drain in Vogelschnabelform haben und für die Verwendung bei einer
Architektur mit virtueller Masse geeignet sind, auf die in den 4 bis 5 dargestellten
Schritten folgen.
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GENAUE BESCHREIBUNG
BEVORZUGTER AUSFÜHRUNGSFORMEN
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Eine
genaue Beschreibung von bevorzugten Ausführungsformen der vorliegenden
Erfindung wird bezüglich
der Figuren bereitgestellt. Ein Transistor mit einer asymmetrischen
Source- und Drain-Struktur,
welche von der asymmetrischen Anordnung eines Dielektrikums in Vogelschnabelform
herrührt, wird
offenbart. Der Transistor ist geeignet für die Verwendung in einem Speicher-Array,
welches Speicherzellen mit einzelnen Transistoren aufweist. Die asymmetrische
Source- und Drain-Struktur
des Transistors erlaubt, dass man eine schnelle Programmiergeschwindigkeit
bei einem dünnen
Tunneloxid an einem der beiden, nämlich der Source oder der Drain des
Transistors erhält, während die
Störung
an dem anderen der beiden, Source oder Drain, wegen des dicken Übergriffs
eines Dielektrikums in Vogelschnabelform Störungen minimiert werden. Der
Transistor kann durch irgendeine aus einer Anzahl verschiedener
Verfahren programmiert werden, welche das F-N-Tunneln und die Injektion heißer Elektronen
umfassen, ohne jedoch hierauf beschränkt zu sein. Allein auf Basis
der Architektur und ohne die zusätzliche
Komplexität
asymmetrischer eingegrabener Diffusionen erhöht der asymmetrische Transistor
bevorzugter Ausführungsformen
der vorliegenden Erfindung die Dichte des Floating Gate-Speicher-Arrays und
die Programmiergeschwindigkeit, während die Wahrscheinlichkeit
eines Störungszustands
vermindert wird.
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Asymmetrische
Zelle in Vogelschnabelform
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1 zeigt
Einzelheiten eines Querschnitts einer Ausführungsform des asymmetrischen
Vogelschnabeltransistors der vorliegenden Erfindung. Ein Floating
Gate Kern 100 liegt zwischen der Seitenwand 108a einer
Drain und der Seitenwand 108b einer Source. Die Seitenwände und
der Kern sind durch eine Anschlusskappe 102 abgedeckt.
Die Anschlusskappe ist von der Steuergate/Wortleitung 106 durch
ein dazwischenliegendes Dielektrikum 104 aus Polysilizium
getrennt. Der Floating Gate Kern ist von einem Substrat 112 durch
ein dünnes
Dielektrikum 114 getrennt. Unmittelbar unter dem dünnen Dielektrikum
befindet sich ein Substrat 112, in welchem eine eingegrabene
Drain-Diffusion 116,
eine eingegrabene Source-Diffusion 118 und ein Kanal 120 angeordnet
sind, der zwischen den Source- und den Drain-Diffusionsbereichen
definiert ist. Ein Feldoxid 126a trennt die Anschlusskappe
des Floating Gate von der eingegraben Drain-Diffusion 116.
Entsprechend trennt das Feldoxid 126b die Anschlusskappe 102 des
Floating Gates von der eingegrabenen Source-Diffusion 118.
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Die
Sperrmaske 110a–b umfasst
einen horizontalen und vertikalen Abschnitt der Drain-Seitenwand 108a.
Als Folge der Sperrmaske existiert ein Tunnelbereich 122 zwischen
der eingegrabenen Drain-Diffusion 116 und
dem Kern 100 des Floating Gate. Dieser Tunnelbereich ermöglicht einen
Hochgeschwindigkeitsdurchtritt von Elektronen zu dem Kern des Floating
Gates und von diesem auf der Drain-Seite des Transistors. Umgekehrt
führt die
Abwesenheit einer Sperrmaske auf der Source-Seite zu dem vogelschnabelförmigen Übergriff 124 des
Feldoxids 126b. Die Dicke des Oxids des vogelschnabelförmigen Übergriffs
zwischen der eingegrabenen Source-Diffusion 118 und dem
Floating Gate Kern 100 macht das Tunneln von Elektronen
auf der Source-Seite des Transistors sehr unwahrscheinlich. Selbstverständlich könnte diese
Asymmetrie auch umgekehrt werden, so dass die Source-Seite den wahrscheinlicheren
Pfad für
ein Programmieren und Löschvorgänge bieten
würde als
die Drain.
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Array-Architekturen
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2 ist
eine schematische Wiedergabe eines Speicher-Arrays, welches den
asymmetrischen Vogelschnabel-Transistor gemäß bevorzugten Ausführungsformen
der vorliegenden Erfindung verwendet. Ein zweidimensionales Array
aus Speicherzellen wird gebildet durch Anordnen der Floating Gate
Transistoren 200, 202, 204, 206 in
Reihen und Spalten. Wie in 2 dargestellt,
weist eine rechte Spalte den Transistor 200 und den Transistor 206 auf.
Eine linke Spalte weist den Transistor 202 und den Transistor 204 auf.
Die erste Reihe des Arrays weist den Transistor 202 und
den Transistor 200 auf. Die zweite Reihe des Arrays weist
den Transistor 204 und den Transistor 206 auf.
Die Gates der Transistoren 200 und 202 sind mit
der Wortleitung 208 verbunden. Die Gates von Transistoren 204 und 206 sind
mit der Wortleitung 210 verbunden. In einer Architektur
mit gemeinsamer Masse verwenden nebeneinanderliegende Spalten von
Speicherzellen eine Bitleitung gemeinsam entweder mit den Sources
oder den Drains der Transistoren der benachbarten Spalten. In einer Architektur
mit gemeinsamer Masse sind die Sources der Transistoren 200–206 mit
einer eingegrabenen Diffusionsbitleitung 214 verbunden.
Die Drains der Transistoren 202 und 204 sind mit
der Drain-Bitleitung 212 verbunden. Die Drains der Transistoren 200 und 206 sind
mit der Drain-Bitleitung 216 verbunden.
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In
einer Architektur mit virtueller Masse verwenden benachbarte Spalten
von Speicherzellen eine Bitleitung gemeinsam, mit den Sources der
einen und den Drains der anderen der Transistoren der benachbarten
Spalten. Bei der Architektur mit virtueller Masse sind die Sources
der Transistoren 202–204 und
die Drains der Transistoren 200 und 206 mit einer
eingegrabenen Diffusionsbitleitung 214 verbunden. Die Drains
der Transistoren 202 und 204 sind mit der Bitleitung 212 verbunden.
Die Sources der Transistoren 200 und 206 sind
mit den mit der Bitleitung 216 verbunden.
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Ein
X-Y-Adressiersystem wird durch Wortleitungen 208 und 210 und
die Reihen von Speicherzellen beeinflusst, welche sie auf einer
X-Achse auswählen
und durch die Bitleitungen 212–216 und die Spalten
von Speicherzellen auf einer Y-Achse. Wenn eine Speicherzelle, wie
zum Beispiel 202, adressiert wird, müssen geeignete Spannungen durch
die Wortleitung 208 und die Bitleitungen 212, 214 auf
ihr Steuergate, die Drain und die Source geleitet werden. In diesem
Fall kann jede Zelle in dem Array für Programmier-, Lösch- und
Lesevorgänge
individuell adressiert werden.
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Der
asymmetrische Vogelschnabeltransistor bevorzugter Ausführungsformen
der vorliegenden Erfindung ist besonders vorteilhaft in einem Speicher-Array.
Er isoliert und minimiert den Störungszustand
in einer Zelle, welche eine Bitleitung und eine Wortleitung mit
einer benachbarten Zelle gemeinsam verwendet, welche programmiert
oder gelöscht
wird. Wie in 1 dargestellt, ist jeder asymmetrische
Vogelschnabeltransistor so ausgestaltet, dass ein Tunneln nur auf
der Drain-Seite stattfindet, wodurch ein Störungszustand auf einer Zelle,
die zu derjenigen, welche programmiert oder gelöscht wird, benachbart ist,
verhindert wird. Dieser Zellenaufbau kann entweder in einer Architektur
mit gemeinsamer Masse oder in einer Architektur mit virtueller Masse
verwendet werden, um das Störungsproblem
zu reduzieren. Bei der Architektur mit gemeinsamer Masse wird das Stö rungsproblem,
welches auftritt und welches noch genauer beschrieben werden wird,
eine Source-Störung genannt.
Bei der Architektur mit virtueller Masse wird das Störungsproblem,
welches auftritt und welches noch genauer beschrieben werden wird,
eine Programmierstörung
genannt. Für
Fachleute ist es offensichtlich, dass der asymmetrische Vogelschnabel-Transistor
und das Verfahren zum Herstellen desselben, welche in der vorliegenden
Anmeldung offenbart werden, mit denselben Vorteilen in irgendeiner
beliebigen Architektur verwendet werden können.
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Source-Störung
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Der
Begriff "Source-Störung" bezieht sich auf einen
Anstieg in der Ladung des Floating Gates und damit einer möglichen
Veränderung
bzw. Beeinträchtigung
des in dem Speicher gespeicherten Bits, was von dem Programmieren
einer benachbarten Zelle herrührt.
Wenn beispielsweise der Transistor 202 programmiert werden
soll, wird an der Wortleitung 208 eine negative Spannung
angelegt. Die Bitleitung 212, welche mit der Drain des
Transistors 202 verbunden ist, wird auf eine hohe Spannung
gelegt und die Bitleitungen 214 und 216 sind schwebend
bzw. potentialfrei. Unter diesen Bedingungen werden Elektronen aus
dem Floating Gate eines Transistors 202 hin zu der Drain-Bitleitung 212 entfernt
bzw. abgeleitet. Wenn der Transistor 204, welcher eine
Bitleitung mit dem Transistor 202 gemeinsam verwendet, zufällig ein
niedriges V1 hat, so kann die hohe Drain-Spannung auf der
Bitleitung 212 an das Floating Gate des Transistors 204 angeschlossen
werden und dadurch einen positiven Spannungszustand auf der Source-Bitleitung 214 erzeugen.
Der Transistor 200 hat ein Gate, welches sich in demselben
negativen Spannungszustand wie das Gate des Transistors 202 befindet.
Diese beiden Transistoren sind mit der Wortleitung 208 verbunden,
die sich während
der Programmierung in einem negativen Spannungszustand befindet.
Unter diesen Bedingungen können Elektronen,
wenn die Source-Bitleitung 214 eine positive Spannungseigenschaft
annimmt, dazu veranlasst werden, von dem Floating Gate des Transistors 200 zu
der Source-Bitleitung 214 zu
tunneln. Wenn dies der Fall ist, wird sich ein gestörter Zustand
ergeben. Es kann sein, dass ausreichend Ladung von dem Floating
Gate des Transistors 200 entfernt worden bzw. abgeflossen
ist, um den logischen Zustand zu verändern, welcher der Menge an
auf dem Transistor 200 gespeicherter Ladung entspricht.
Die bevorzugten Ausführungsformen
der vorliegenden Erfindung stellen eine Architektur und ein Verfahren
zur Herstellung bereit, welche das Potential für eine solche Source-Störung reduzieren.
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Programmier-Störung
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Der
Begriff "Programmier-Störung" bezieht sich auf
den Anstieg der Ladung des Floating Gates und damit einer möglichen
Veränderung
bzw. Verfälschung
des in dem Speicher gespeicherten Bits, was von der Programmierung
einer benachbarten Zelle herrührt.
Wenn beispielsweise der Transistor 200 programmiert werden
soll, wird eine negative Spannung an der Wortleitung 208 angelegt.
Die Bitleitung 214, die mit der Drain des Transistors 200 verbunden ist,
wird auf eine positive Spannung ge legt und die Bitleitung 212 und 216 sind
floating- bzw. potentialfrei. Unter diesen Bedingungen werden Elektronen von
dem Floating Gate des Transistors 200 zu der Bitleitung 214 hin
entfernt. Das Steuergate des Transistors 202 und der Transistor 200 sind
beide mit der Wortleitung 208 verbunden. Daher wird währendes des
Programmierens des Transistors 200 das Steuergate des Transistors 202 ebenfalls
in einen negativen Spannungszustand gebracht. Zusätzlich wird
die Source des Transistors 202 mit der Bitleitung 214 verbunden
und wird damit in einen positiven Spannungszustand gebracht. Wenn
die Source des Transistors 202 einen günstigen Pfad für einen
Elektronentunneln durch einen FN-Mechanismus bereitstellt, so werden
während
des Programmierens der Speicherzelle 200 Elektronen aus
dem Floating Gate des Transistors 202 entfernt. Wenn eine
ausreichende Ladung von dem Floating Gate des Transistors 202 entfernt
worden ist, um den logischen Zustand zu verändern, welcher der Ladungsmenge
entspricht, die auf dem Transistor 202 gespeichert ist,
und zwar aufgrund eines Programmier-Störungszustands, so tritt ein
Fehler auf. Aufgrund des Drain-Anschlusses jedoch, welcher das Elektronentunneln
maximal macht und wegen des Source-Anschlusses, der ein Elektronentunneln
minimal macht, reduziert die vorliegende Zellstruktur das Programmierstörungsproblem.
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SiO2-Formierung
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Die 3A–B sind Querschnittsansichten, welche zwei
konventionelle Herstellungs- bzw. Formierungstechniken für Siliziumoxid
zeigen. 3A zeigt die Bildung von Siliziumoxid
durch thermische Oxidation, wobei Silizium einer oxidierenden Umgebung
(O2, H2O) bei erhöhten Temperaturen
ausgesetzt wird. Thermische Oxidierung kann SiO2-Filme mit
kontrollierter Dicke und Grenzflächeneigenschaften
erzeugen. 3B zeigt die Bildung von Siliziumoxid
durch chemische Gasphasenabscheidung (CVD).
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3 ist eine teilweise Querschnittsansicht einer
Zelle mit Floating Gate. Der Floating Gate Kern 300 ist
oberhalb des p-Typ-Substrates 304 angeordnet und ist mit
einer Nitridkappe 302 abgedeckt. Der Floating Gate Kern
ist von dem Substrat durch ein dünnes
Dielektrikum 312 getrennt. In dem Substrat definieren eine
eingegrabene N+ Source Diffusion 306 und eine eingegrabene
N+ Drain Diffusion 308 und dazwischen einen Kanalbereich 310 unter
dem Floating Gate Kern. Ein thermisch gewachsenes Feldoxid 314a–b ist
sowohl auf der Source-Seite als auch auf der Drain-Seite des Kerns 300 dargestellt. Die
Bildung von Siliziumdioxid durch thermische Mittel bedeutet einen
Anstieg in der Dichte, wenn sich Sauerstoff mit Silizium zur Bildung
von SiO2 verbindet. Während das Oxid wächst, wird
Silizium verbraucht und die Grenzfläche bewegt sich in das Silizium
hinein. Wie in 3a dargestellt, führt dieser Ausdehnungsvorgang
zu Vogelschnäbeln 316 sowohl
auf der Source- als auch auf der Drain-Seite des Floating Gate Kerns 300.
Ein dickeres Oxid, welches Source und Drain von dem Kern trennt,
führt im
Ergebnis zu einem weniger wirksamen und langsameren Transport von
Elektronen zu einem Floating Gate Kern und von diesem.
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3B ist
eine teilweise Schnittansicht eines Transistors, in welchem ein
Feldoxid durch einen Prozess der chemischen Gasphasenabscheidung (CVD)
ausgebildet worden ist. Das CVD-Siliziumdioxid
hat möglicherweise
eine geringere Dichte und eine etwas andere Stöchiometrie als thermisches
Siliziumdioxid, was Unterschiede in den mechanischen und elektrischen
Schichteigenschaften hervorruft. Der Floating Gate Kern 318 ist
auf einem Substrat 222 vom p-Typ ausgebildet. Der Floating
Gate Kern ist mit einer Nitridkappe 320 dargestellt. Der
Floating Gate Kern ist von dem Substrat durch ein dünnes Dielektrikum 330 getrennt.
In dem Substrat definieren eine eingegrabene N+ Source-Diffusion 324 und
eine eingegrabene N+ Drain-Diffusion 326 dazwischen einen
Kanal 328 unter dem Floating Gate Kern. Das Feldoxid 332a–b wird
durch einen CVD-Prozess gebildet. Der CVD-Prozess ist im Gegensatz
zu dem Wachstumsprozess, der mit der thermischen Ausbildung verknüpft ist,
durch Abscheidung gekennzeichnet. Gleichmäßig dünne Tunnelbereiche 334 liegen sowohl
auf der Source- als auch auf der Drain-Seite des Floating Gate Kerns 318 vor.
Jeder der Tunnelbereiche stellt einen Hochgeschwindigkeitspfad für das Wandern
von Elektronen von der Source oder Drain zu dem Floating Gate Kern 318 bereit.
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Anfängliche
Herstellungsschritte für
einen asymmetrischen Vogelschnabeltransistor
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Die 4–5 und 6A–11A sind Querschnittsansichten entsprechend einem
Schnitt A-A in 2 einer bevorzugten Ausführungsform
für die
Herstellungsschritte eines asymmetrischen Vogelschnabeltransistors,
wie er in einer Architektur mit gemeinsamer Masse verwendet wird.
Die 4, 5 und 6B–11B sind Querschnittsansichten entsprechend der
Linie A-A in 2 einer bevorzugten Ausführungsform
für die
Herstellungsschritte eines asymmetrischen Transistors in Vogelschnabelkonfiguration,
wie er bei einer Architektur mit virtueller Masse verwendet wird.
Die Herstellungstechniken führen
zu einer Zelle, die einen Hochgeschwindigkeitstunnelbereich entweder
auf der Source- oder
auf der Drain-Seite der Zelle und einen vogelschnabelartigen Übergriff
auf der anderen Seite der Zelle hat. Die durch diesen Vorgang erzeugte
Zelle hat deshalb eine hohe Programmiergeschwindigkeit und ist dennoch
widerstandsfähig
gegenüber
einem Störungszustand.
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Die
Zelle wird unter Verwendung einer 0,5 μm CMOS-Technik mit doppelten
Metall und doppeltem Well (ein Well in dem Array und ein zweiter
Well für
die periphere Schaltung) mit doppeltem Polysilizium hergestellt,
wie dies für
Fachleute auf dem Gebiet wohlbekannt ist. 4 und 5 veranschaulichen die
anfänglichen
Bildungsschritte, die den Architekturen mit gemeinsamer Masse oder
virtueller Masse jeweils gemeinsam sind. Wie in 4 dargestellt,
wird nach einer Vt-Einstellung ein Siliziumoxid 404 zum Tunneln,
welches von Feldoxidbereichen 406a–b flankiert ist,
auf der Oberfläche
des p-Typ-Substrates 400 ausgebildet. Als nächstes wird
auf dem Oxid eine Polysiliziumschicht abgeschieden. Dann wird eine
Silizium-Nitridschicht mit einer Dicke von 400 bis 500 Å abgeschieden.
Die Struktur wird mit einer Maske abgedeckt, entsprechend einem
Muster, um Floating Gate Streifen 408a–b aus Polysilizium
und entsprechende Silizium-Nitridkappen 410a–b zu
definieren.
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Wie
in 5 dargestellt, wird eine dünne Silizium-Nitridschicht 500 von
etwa 500 Å auf
den Kappen 410a–b,
dem für
das Tunneln vorgesehenen Siliziumoxid 404 und dem Feldoxid 406a–b abgeschieden.
Dieses Nitrid muss wesentlich dünner
sein als die Kappen 410a–b, so dass in den
nachfolgenden Ätzschritten
entsprechend einem Muster ausgebildete Bereiche des zum Durchtunneln
vorgesehenen Siliziumoxids 404 freigelegt werden können, ohne
die Floating Gate Streifen 408a–b aus Polysilizium
freizulegen.
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Herstellungsschritte,
die für
Architekturen mit gemeinsamer und virtueller Masse spezifisch sind
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In 6a ist
die Maskenanordnung, wie sie für
eine Architektur mit gemeinsamer Masse geeignet ist, dargestellt.
Photoresist-Masken 600-Aa–Ab sind über der
Drain-Seite der Floating Gate Streifen 408a–b angeordnet
worden. Bei der Architektur mit gemeinsamer Masse befinden sich
die Drains auf gegenüberliegenden
Seiten ihres entsprechenden Floating Gate Streifens. Die Maske 600-Aa deckt
die Drain-Seite des Floating Gate Kerns 408a ab. Die Maske 600-Ab deckt
die Drain-Seite des Floating Gate Kerns 408b ab. In 6b ist
die Maskenanordnung dargestellt, wie sie für eine Architektur mit virtueller
Masse geeignet ist. Die Photoresist-Masken 600-Ba–Bb sind über der
Drain-Seite der
Floating Gate Kerne 408a–b angeordnet worden.
Bei der Architektur mit virtueller Masse befinden sich die Drains auf
denselben Seiten ihrer entsprechenden Floating Gate Streifen. Die
Maske 600-Ba deckt die Drain-Seite des Floating Gate Kerns 408a ab.
Die Maske 600-Bb deckt die Drain-Seite des Floating Gate
Kerns 408b ab.
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Herstellungsschritte,
die für
die Architekturen mit gemeinsamer und virtueller Masse gemeinsam
verwendet werden
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Die
Herstellungsschritte, welche nun folgen, sind für Architekturen mit gemeinsamer
und mit virtueller Masse ähnlich.
Die "A"-Serie von Figuren
zeigt die Schritte für
die Architektur mit gemeinsamer Masse. Die "B"-Serie
von Figuren zeigt die Schritte für
die Architektur mit virtueller Masse. Sie unterscheiden sich nur
in der Positionierung der Sperrmasken. Diese Position wird bei dem
Maskierungsschritt festgelegt, der in Verbindung mit den 6A–B erläutert wird.
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In
den 7A–B sind die freiliegenden Bereiche der Silizium-Nitridschicht 500 zurückgeätzt worden
und die Photoresist-Masken sind entfernt worden. In 7A sind
die Photoresist-Masken 600-Aa–B entfernt
worden. Die Nitridsperrmaske 700-Aa deckt den Drain-Bereich
neben dem Floating Gate Streifen 408a ab und die Nitridsperrmaske 700Ab deckt
den Drain-Bereich neben dem Floating Gate Streifen 408b ab.
In 7b sind die Photoresist-Masken 600-Ba–Bb entfernt
worden. Die Nitridsperrmaske 700-Ba deckt den Drain-Bereich
neben dem Floating Gate Streifen 408a ab und die Nitridsperrmaske 700Bb deckt
den Drain-Bereich neben dem Floating Gate Streifen 408b ab.
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In
den 8A–B sind Seitenwände 800a–b und 802a–b neben
bzw. an den Floating Gate Streifen 408a bzw. 408b ausgebildet
worden. Der Herstellungsvorgang beinhaltet die CVD-Abscheidung einer Oxidschicht
mit einer Dicke entsprechend der gewünschten Breite der Seitenwände. Nachfolgend
erzeugt anisotropes Zurückätzen die
Seitenwände 800a–b und 802a–b.
In 8a, welche die Architektur mit gemeinsamer Masse
zeigt, decken Seitenwände 800a und 802b die
Nitridsperrmasken 700-Aa bzw. 700-Ab auf der Drain-Seite
der Floating Gate Streifen 408a bzw. 408b ab.
In 8b, welche die Architektur mit virtueller Masse
zeigt, decken die Seitenwände 800a und 802a die
Nitridsperrmasken 700-Ba bzw. 700-Bb auf der Drain-Seite
der Floating Gate Streifen 408a bzw. 408b ab.
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In
den 9A–B ist eine m+ Dotiermittel-Implantierung
dargestellt. In 9a, welche die Architektur mit
gemeinsamer Masse zeigt, bildet ein n+ Dotiermittel-Implantat 900b,
die eingegrabene Bitleitung 214, welche in 2 dargestellt
ist. Diese eingegrabene Bitleitung verbindet die Sources der Floating
Gate Streifen 408a–b.
n+ Dotiermittel-Implantate 900a–c bilden eingegrabene
Bitleitungen 212 bzw. 216. Die eingegrabene Bitleitung 212 ist
mit der Drain des Floating Gate Streifens 408a verbunden.
Die eingegrabene Bitleitung 216 ist mit der Drain des Floating
Gate Streifens 408b verbunden. In 9B, welche
die Architektur mit virtueller Masse zeigt, bildet das n+ Dotiermittel-Implantat 900b die
eingegrabene Bitleitung 214. Diese eingegrabene Bitleitung
verbindet die Source und die Drain der Floating Gate Streifen 408a bzw. 408b.
Die n+ Dotiermittel-Implantate 900a, c bilden
eingegrabene Bitleitungen 212 bzw. 216. Die eingegrabene
Bitleitung 216 ist mit der Drain des Floating Gate Streifens 408a verbunden.
Die eingegrabene Bitleitung 216 ist mit der Source des
Floating Gate Streifens 408b verbunden.
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In
den 10A–B ist
eine thermische Oxidierung der freiliegenden Bereiche des zu durchtunnelnden
Siliziumoxids 404 durchgeführt worden. Im Ergebnis sind
thermische Oxidbereiche 1000a, b, c über den
jeweiligen eingegrabenen Diffusionen 900a, b, c gebildet
worden. Wie es aus der Figur offensichtlich ist, hat nur die Seite
der Floating Gate Streifen 408a–b, die nicht durch
eine Sperrmaske abgedeckt ist, einen vogelschnabelartigen Übergriff. Die Übergriffsbereiche 1004a–b aus
thermischem Oxid weisen auf die vogelschnabelförmigen Übergriffe unter den Floating
Gate Streifen 408a bzw. 408b hin. Diese Übergriffsbereiche
führen
zu einer dickeren Oxidschicht zwischen der (den) eingegrabenen N+
Diffusionsbitleitung(en) und den Floating Gate Streifen 408a–b.
Das dickere Oxid verlangsamt den Elektronenfluss und reduziert das
Problem der Störung
der Source. Ein entsprechender Übergriff
ist auf der Drain-Seite der Floating Gate Streifen 408a oder 408b nicht
vorhanden. Die Tunnelbereiche 1002a und 1002b stellen
Hochgeschwindigkeitstunnelpfade zwischen den Floating Gate Streifen 408a–b und
den eingegrabenen Diffusionen bereit. Dieser asymmetrische Aufbau,
wie er zwischen Source und Drain jedes Transistors/jeder Zelle vorliegt,
ist ein Ergebnis der Nitridsperrmasken 700-Aa–b,
welche in 10a dargestellt ist, und 700-Ba–b,
welche in 10b dargestellt ist. Die Nitridsperrmasken
decken die Drain-Seite der Floating Gate Streifen 408a–b ab
und verhindern eine Oxidation. Siliziumnitrid ist als Maskierungsschicht
für selektive
Oxidation zweckmäßig. Siliziumnitrid
selbst oxidiert sehr langsam und wird nicht von Sauerstoff durchdrungen.
Im Ergebnis schützt
Siliziumnitrid das darunter liegende Silizium gegen Oxidierung,
während
es zulässt,
dass eine thermische SiO2-Schicht auf den
thermischen Oxidbereichen 1000a–c wächst.
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Wie
in den 11A–B dargestellt,
ist die Ausbildung der Speicherzellen mit Transistoren 200–202 abgeschlossen.
Die Anschlusskappen 1100a–b der Floating Gates,
welche Polysilizium aufweisen, sind oberhalb der Transistoren 202 bzw. 200 abgeschieden.
Insbesondere deckt die Floating Gate-Anschlusskappe 1100a den
Floating Gate Streifen 408a und die Seitenwände 800a–b ab.
Die Floating Gate Anschlusskappe 1100b deckt den Floating
Gate Streifen 408b und die Seitenwände 802a–b ab.
Jede Anschlusskappe erhöht
das Kopplungsverhältnis
der Transistoren 202 und 200. Eine in das Polysilizium
eingebettete dielektrische Zwischenschicht 1102, zum Beispiel
Oxid-Nitrid-Oxid (ONO)
deckt die Floating Gate Anschlusskappen ab und isoliert sie gegenüber der
Polysiliziumschicht. Die Polysiliziumschicht und die Floating Gate
Streifen sind in einem Muster angeordnet und geätzt, so sie dass eine Wortleitung 208 bzw.
Floating Gate Kerne 408a–b bilden. Die Bitleitungen 212, 214 und 216 werden
durch eingegrabene n+ Diffusionen 900a–c gebildet. Die Ausbildung
des Speicher-Arrays wird abgeschlossen durch die Verbindung eines Reihenauswahlschaltkreises
mit der Wortleitung (den Wortleitungen). Ein Spaltenauswahlschaltkreis und
Abfrageverstärker
werden mit den eingegrabenen Bitleitungen 212–216 verbunden.
Die Auswahlschaltung leitet Strom zu einer Wortleitung und einem ausgewähltem Paar
der eingegrabenen Diffusionsbitleitungen, um einen ausgewählten Floating
Gate Transistor zu programmieren, zu löschen und zu lesen.
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Wie
oben beschrieben, können
bei dem asymmetrischen Transistor in Vogelschnabelform und dem Herstellungsverfahren
hierfür
gemäß bevorzugten
Ausführungsformen
der Erfindung Speicherzellen mit hoher Dichte, einer hohen Programmiergeschwindigkeit
und ohne Störung
einer Source bzw. des Programmierens gebildet werden.
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Die
vorstehende Beschreibung einer bevorzugten Ausführungsform der Erfindung ist
nur für Zwecke
der veranschaulichenden Beschreibung gegeben worden. Sie soll die
Erfindung nicht auf die speziell offenbarten Formen beschränken. Offensichtlich
liegen zahlreiche Modifikationen und äquivalente Anordnungen für auf diesem
Gebiet erfahrene Praktiker auf der Hand.