DE4219854A1

DE4219854A1 - Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben

Info

Publication number: DE4219854A1
Application number: DE4219854A
Authority: DE
Inventors: Setsuo Wake
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-06-20
Filing date: 1992-06-17
Publication date: 1992-12-24
Anticipated expiration: 2012-06-18
Also published as: US5460989A; ITMI921505A0; JPH0567791A; ITMI921505A1; KR960011820B1; US5338953A; DE4219854C2; IT1254972B

Description

Die vorliegende Erfindung bezieht sich auf eine elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung und ein Verfahren zur Herstellung derselben, insbesondere auf einen verbesserten Aufbau eines sogenannten "Flash"-Speichers (elek trisch löschbaren programmierbaren Nur-Lese-Speichers), der das elektrische Stapel-Löschen elektrischer Ladungen für geschrie bene Information erlaubt, und auf ein verbessertes Verfahren zu dessen Herstellung.

EEPROMs sind Speichereinrichtungen, deren Aufbau die freie Pro grammierung von Daten ebenso wie das elektrische Schreiben und Löschen erlaubt. Im US-Patent Nr. 48 68 619 und in Virgil Niles Kynett et al. "An In-System Reprogrammable 32k×8 CMOS Flash Memory" (IEEE Journal of Solid-State Circuits, Bd. 23, Nr. 5, Oktober 1988) ist ein "Flash"-Speicher, das heißt ein aus einem Transistor gebildeter und das elektrische Stapel-Löschen von Ladungen, die geschriebene Information repräsentieren, erlauben der EEPROM beschrieben.

Fig. 19 ist ein Blockschaltbild, das den allgemeinen Aufbau eines "Flash"-Speichers beschreibt. In der Abbildung weist der EEPROM eine aus Zeilen und Spalten bestehende Speicherzellma trix, einen X-Adreßdekoder 200, einen Y-Gatter-Leseverstärker 300, einen Y-Adreßdekoder 400, einen Adreßpuffer 500, einen I/O(Ein-/Ausgabe)-Puffer 600 und eine Steuerschaltung 700 auf. Die Speicherzellmatrix 100 enthält eine Mehrzahl von in Zeilen und Spalten angeordneten Speichertransistoren. Die Zeilen und Spalten der Speicherzellmatrix 100 werden durch den damit ver bundenen X-Adreßdekoder 200 und Y-Gatter-Leseverstärker 300 ausgewählt. Der Y-Gatter-Leseverstärker 300 ist mit dem Y- Adreßdekoder 400 zum Anlegen einer Information zur Auswahl der Spalten verbunden. Der X-Adreßdekoder 200 und der Y-Adreßdeko der 400 sind mit dem Adreßpuffer 200 verbunden, der die Adreß information zeitweilig speichert. Der Y-Gatter-Leseverstärker 300 ist mit dem I/O-Puffer 600 verbunden, der vorübergehend die I/O-Werte speichert. Der Adreßpuffer 500 und der I/O-Puffer 600 sind mit der Steuerlogik 700 verbunden, die den Betrieb des "Flash"-Speichers steuert. Die Steuerlogik 700 führt die Steu ervorgänge auf der Grundlage eines Chipfreigabesignales, eines Ausgangsfreigabesignales und eines Programmsignales aus.

Fig. 20 ist ein Ersatzschaltbild, das den allgemeinen Aufbau der in Fig. 19 gezeigten Speicherzellmatrix 100 darstellt. Ge mäß der Abbildung sind Wortleitungen WL₁, WL₂, . . . WL_i ange ordnet, die sich in Zeilenrichtung erstrecken, und Bitleitun gen BL₁, BL₂, . . . BL_i, die sich in Spaltenrichtung erstrecken und die Wortleitungen kreuzen, um eine Matrix zu bilden. Speichertransistoren Q₁₁, Q₁₂, . . . Q_ii, von denen jeder ein floatendes (nicht fest angeschlossenes) Gate hat, sind an Kreuzungspunkten zwischen den Wortleitungen und den Bitlei tungen angeordnet. Jeder Speichertransistor hat eine mit der Bitleitung verbundene Drain und ein mit der Wortleitung ver bundenes Steuergate. Die Sources der Speichertransistoren sind mit Sourceleitungen S₁, S₂, . . . verbunden. Die Sources der Speichertransistoren, die zur gleichen Zeile gehören, sind mit einander verbunden, wie in der Abbildung gezeigt, und außerdem sind sie mit den auf den gegenüberliegenden Seiten angeordne ten Sourceleitungen S₁, S₂, . . . verbunden. Die Sourceleitungen aller Speicherzellen sind miteinander verbunden, um ein Sta pel-Löschen zu ermöglichen.

Fig. 21 ist eine teilweise Querschnittsdarstellung des Aufbau es eines Speichertransistors, der einen Teil des oben beschrie benen "Flash"-Speichers bildet. Der in Fig. 21 gezeigte EEPROM wird als EEPROM vom Stapelgattertyp bezeichnet. Fig. 22 ist eine schematische Draufsicht, die das Ebenen-Layout des her kömmlichen Stapelgatter-"Flash"-Speichers zeigt. Fig. 23 ist eine teilweise Querschnittsdarstellung längs der Linie XXIII- XXIII in Fig. 22. Unter Bezugnahme auf diese Abbildungen wird im folgenden der Aufbau des herkömmlichen "Flash"-Speichers be schrieben.

Wie die Fig. 21 und 23 zeigen, hat ein p-Siliziumsubstrat 1 eine Hauptoberfläche, in der n-Dotierungsgebiete, das heißt n⁺- Drain-Diffusionsgebiete 23 und n⁺-Source-Diffusionsgebiete 23, mit Abstand voneinander gebildet sind. Steuergateelektroden 37 und floatende Gateelektroden 35 sind in Gebieten zwischen den n⁺-Drain-Diffusionsgebieten 32 und den n⁺-Source-Diffusionsge bieten 33 zur Ausbildung von Kanalgebieten gebildet. Die floa tenden Gateelektroden 35 sind auf dem Siliziumsubstrat 1 gebil det, und dazwischen ist ein dünner Gateoxidfilm 34 mit einer Dicke von etwa 100 Å gebildet. Die Steuergateelektroden 37 sind von den floatenden Gateelektroden 35 durch auf den floatenden Gateelektroden 35 gebildete Schichtisolierfilme 36 elektrisch getrennt. Die floatenden Gateelektroden 35 und Steuergateelek troden 37 sind aus Polysiliziumschichten gebildet. Eine ther misch oxidierte Schicht 38 ist durch thermische Oxidation der Oberfläche der Polysiliziumschichten, die die floatenden Gate elektroden 35 und die Steuergateelektroden 37 bilden, gebildet. Die floatenden Gateelektroden 35 und Steuergateelektroden 37 sind durch eine zum Beispiel aus einer Oxidschicht gebildete glatte Deckschicht 12 bedeckt.

Wie in Fig. 22 gezeigt, sind die Steuergateelektroden 37 mit einander verbunden und bilden die sich in einer lateralen Richtung, das heißt Zeilenrichtung, erstreckenden Wortleitun gen. Bitleitungen 13 verlaufen senkrecht zu den Wortleitungen 37 und verbinden n⁺-Drain-Diffusionsgebiete 32, die in longi tudinaler Richtung, das heißt Spaltenrichtung, angeordnet sind. Die Bitleitungen 13 kontaktieren n⁺-Drain-Diffusionsgebiete 32 jeweils über Drainkontakte 15 elektrisch. Wie in Fig. 23 ge zeigt, sind die Bitleitungen 13 auf der glatten Deckschicht 12 gebildet. Wie in Fig. 22 gezeigt, erstreckt sich jedes n⁺- Source-Diffusionsgebiet 33 längs Wortleitungen 37 und ist in dem durch die Wortleitungen 37 und die Feldoxidschicht 10 um grenzten Gebiet gebildet. Jedes n⁺-Drain-Diffusionsgebiet 32 ist in einem von Wortleitungen 37 und Feldoxidschichten 10 umgebenen Gebiet gebildet.

Nachfolgend wird unter Bezugnahme auf Fig. 21 der Betrieb eines derart aufgebauten "Flash"-Speichers beschrieben.

Im Schreibbetrieb bzw. bei einem Schreibvorgang wird eine Span nung V_D von etwa 6 bis 8 V an das n⁺-Drain-Diffusionsgebiet 32 angelegt, und eine Spannung V_G von etwa 10 bis 15 V wird an die Steuergateelektrode 37 angelegt. Die angelegten Spannungen V_D und V_G bewirken eine Avalanche-Durchbruchserscheinung in der Nähe des n⁺-Drain-Diffusionsgebietes 32 und des Gateoxidfilms 34. Dies erzeugt in deren Umgebung Elektronen, die hohe Energie haben. Einige dieser Elektronen werden - wie durch den Pfeil 1 gezeigt - infolge des durch die an das Steuergate 37 angelegte Spannung V_G erzeugten elektrischen Feldes durch die floatende Gateelektrode 35 angezogen. Die Elektronen werden in der floa tenden Gateelektrode 35 auf diese Weise angesammelt, so daß die Schwellspannung V_th des Steuergate-Transistors ansteigt. Der Zustand, in dem die Schwellspannung V_th über einen vorbestimm ten Wert ansteigt, wird als Geschrieben-Zustand "0" bezeichnet.

Dann, im Löschbetrieb bzw. bei einem Löschvorgang, wird eine Spannung V_S von etwa 10 bis 12 V an das n⁺-Source-Diffusions gebiet 33 angelegt, und die Steuergateelektrode 37 und das n⁺- Drain-Diffusionsgebiet 33 werden auf Massepotential gehalten. Da an das n⁺-Source-Diffusionsgebiet 33 ein durch die Spannung V_S bewirktes elektrisches Feld angelegt ist, gehen die Elek tronen in der floatenden Gateelektrode 35 - wie durch den Pfeil 2 gezeigt - infolge des Tunneleffekts durch den dünnen Gate oxidfilm 34 hindurch. Auf diese Weise werden die Elektronen in der floatenden Gateelektrode 35 herausgezogen, so daß die Schwellspannung V_th des Steuergate-Transistors absinkt. Ein Zu stand, in dem die Schwellspannung V_th niedriger als ein vorbe stimmter Wert ist, wird als Gelöscht-Zustand "1" bezeichnet. Da die Source-Gebiete der Speichertransistoren - wie in Fig. 20 gezeigt - miteinander verbunden sind, bewirkt dieser Löschvor gang ein Stapel-Löschen bzw. gleichzeitiges Löschen für alle Speicherzellen.

Im Lesebetrieb bzw. bei einem Lesevorgang wird an die Steuer gateelektrode 37 eine Spannung V_G, von etwa 5 V und an das n⁺- Drain-Diffusionsgebiet 32 eine Spannung V_D, von etwa 1 bis 2 V angelegt. Durch diesen Vorgang werden die oben erwähnten Zu stände "1" und "0" auf der Grundlage des Auftretens eines Stromflusses zwischen dem Kanalgebiet des Steuergate-Transi stors, das heißt auf der Grundlage des aktuellen Zustandes zwischen dem EIN- und dem AUS-Zustand des Steuergate-Transi stors, bestimmt bzw. ermittelt.

Beim Stapelgate-"Flash"-Speicher herkömmlicher Art ist der Gateoxidfilm 34 aus einer dünnen Oxidschicht mit einer Dicke von etwa 100 Å gebildet, um den Tunneleffekt zu ermöglichen. Dies ist für den Löschvorgang der Daten von Vorteil, verschlechtert aber in nicht wünschenswerter Weise die Ein schreibfähigkeit bzw. die Charakteristiken der Daten beim Schreibvorgang. Beim Löschvorgang tritt der Tunneleffekt nur in der Nachbarschaft des n⁺-Source-Diffusionsgebietes 33 und der Gateoxidschicht 34 auf. Die Gateoxidschicht 34 ist im herkömm lichen EEPROM jedoch insgesamt aus dem dünnen Oxidfilm mit einer Dicke von etwa 100 Å gebildet. Es ist daher erforderlich, den dünnen Oxidfilm, der eine hohe Qualität aufweisen muß, über eine übermäßig große Fläche hinweg zu bilden. Die damit verbun denen Probleme werden weiter unten genauer beschrieben.

Beim Schreibbetrieb des Speichertransistors im Stapelgate- EEPROM wird an die Steuergateelektrode 37 die Spannung V_G angelegt. Die Spannung V_G wird entsprechend den Kapazitäten der Kondensatoren C₁ und C₂ in die Spannungen V₁ und V₂ aufgeteilt. Der Kondensator C₁ ist aus der Steuergateelektrode 37 dem Schichtisolierfilm 36 und der floatenden Gateelektrode 35 ge bildet. Der Kondensator C₂ ist aus der floatenden Gateelek trode 35 der Gateoxidschicht 34 und dem Siliziumsubstrat 1 ge bildet. Die Schreib-Effizienz wird durch die an dem Kondensa tor C₂ anliegende Teilspannung V₂ bestimmt, da die höhere Span nung V₂ den zwischen dem n⁺-Source-Diffusionsgebiet 33 und dem n⁺-Drain-Diffusionsgebiet 32 auftretenden Avalanche-Durchbruch fördert, durch den mehr Elektronen in die floatende Gateelek trode 35 implantiert werden. Bei diesem Vorgang ist V₂ durch die folgende Gleichung gegeben:

Damit wird, um eine größere Spannung V₂ zu erhalten, ein Kon densator C₂ mit kleinerer Kapazität benötigt. Beim Speicher transistor des herkömmlichen Stapelgate-EEPROM erhöht die Verringerung der Dicke des Gateoxidfilmes 34 jedoch die Kapa zität des Kondensators C₂ und verschlechtert damit die Schreib eigenschaften des Speichertransistors herkömmlichen Aufbaues.

Währenddessen wird im Löschbetrieb ein hohes V_S von 10 V oder mehr an das n⁺-Source-Diffusionsgebiet 33 angelegt, so daß die Elektronen infolge des Tunneleffekts - wie oben beschrieben - aus der floatenden Gateelektrode 35 herausgezogen werden. Das hohe elektrische Feld von etwa 10 bis 12 MV/cm, das zur Erzeu gung des Tunneleffekts erforderlich ist, wird nur in der Nähe des n⁺-Source-Diffusionsgebietes 33 und des Gateoxidfilmes f34 erzeugt. Daher ist der Gateoxidfilm 34 mit der geringen Dicke von etwa 100 Å in anderen Gebieten als denjenigen, in denen das hohe elektrische Feld erzeugt wird, nicht erforderlich. Bei den Prozessen zur Bildung des Oxidfilmes ist, um die Gebiete, in denen der Oxidfilm mit einer gesteuerten geringen Schichtdicke gebildet wird, übermäßig zu vergrößern, ein kritischer Stan dard für die Qualitätskontrolle erforderlich.

Beim herkömmlichen Aufbau des Stapelgate-EEPROM nehmen die floatende Gateelektrode 35 und die Steuergateelektrode 37 in der Ebene eine vorbestimmte Fläche ein, in der sie einander überlappen. Daher wird das Gebiet jeder Speicherzelle durch die Fläche bestimmt, die vom n⁺-Drain-Diffusionsgebiet 32, dem n⁺- Source-Diffusionsgebiet 33 und der floatenden Gateelektrode 35 eingenommen wird. Daher können, solange der in Fig. 21 gezeigte Aufbau des Speichertransistors angewandt wird, die Ab messungen der Speicherzelle nur bis zu einem bestimmten Grade verringert werden, und in der Praxis ist es schwierig, die Ab messungen der Speicherzelle zu verringern.

Es ist Aufgabe der vorliegenden Erfindung, eine elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung mit verbesserter Schreibfähigkeit, verbesserter Zuverlässigkeit be züglich der erforderlichen Qualitätsstandards und mit einem Aufbau bereitzustellen, bei dem die Abmessungen einer Speicher zelle verringert sind. Es ist weiter Aufgabe der Erfindung, ein Verfahren zur Herstellung einer solchen Speichereinrichtung be reitzustellen.

Zur Lösung dieser Aufgabe bedient sich die Erfindung des Gedankens, in Abhängigkeit von der Lage unterschiedliche Dicken von Isolierschichten unter den Gateelektroden ohne Anwendung einer photolithographischen Technik vorzusehen.

Nach einem Aspekt der Erfindung weist eine elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung ein Halblei tersubstrat eines ersten Leitungstyps, eine erste Gateelek trode, ein erstes Dotierungsgebiet eines zweiten Leitungstyps, ein zweites Dotierungsgebiet des zweiten Leitungstyps und eine zweite Gateelektrode auf. Das Halbleitersubstrat hat eine Hauptoberfläche und einen durch Seitenwände und einen Boden be stimmten Graben. Die erste Gateelektrode hat einen ersten (obe ren) Abschnitt und einen zweiten (unteren) Abschnitt. Der erste Abschnitt ist auf der Seitenwand des Grabens gebildet, und eine erste Isolierschicht mit einer ersten Dicke ist dazwischen ge legt. Der zweite Abschnitt ist auf dem Boden des Grabens mit einer zweiten, dazwischengelegten Isolierschicht gebildet. Die zweite Isolierschicht weist eine zweite Dicke auf, die wesent lich geringer als die erste Dicke der ersten Isolierschicht ist. Das erste Dotierungsgebiet ist in der Hauptoberfläche des Halbleitersubstrates benachbart zur Seitenwandung des Grabens und zum ersten Abschnitt der ersten Gateelektrode gebildet. Das zweite Dotierungsgebiet ist im Boden des Grabens benachbart zum zweiten Abschnitt der ersten Gateelektrode gebildet. Die zweite Gateelektrode ist auf der ersten Gateelektrode mit einer da zwischengelegten dritten Isolierschicht gebildet.

Bei einem Herstellungsverfahren für eine elektrisch löschbare und programmierbare Halbleiterspeichereinrichtung nach einem zweiten Aspekt der Erfindung wird in einer Hauptoberfläche des Halbleitersubstrates eines ersten Leitungstyps ein Graben mit einander gegenüberliegenden lateralen Seitenwänden und einem Boden gebildet. Eine erste Isolierschicht mit einer ersten Dicke wird auf der Seitenwand des Grabens gebildet. Eine zwei te Isolierschicht mit einer zweiten Dicke, die geringer als die erste Dicke ist, wird auf dem Boden des Grabens gebildet. Eine erste Gateelektrode wird gebildet. Die erste Gateelektrode hat einen ersten Abschnitt auf der ersten Isolierschicht und einen zweiten Abschnitt auf der zweiten Isolierschicht. Ein erstes Störstellengebiet eines zweiten Leitungstyps wird in der Haupt oberfläche des Halbleitersubstrates benachbart zur Seitenwand des Grabens und benachbart zum ersten Abschnitt der ersten Gateelektrode gebildet. Ein zweites Dotierungsgebiet eines zweiten Leitungstyps wird im Boden des Grabens benachbart zum zweiten Abschnitt der ersten Gateelektrode gebildet. Eine dritte Isolierschicht wird auf den ersten Gateelektroden gebil det, und die zweite Gateelektrode wird auf der dritten Isolierschicht gebildet.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung hat die auf der Seitenwand des Grabens gebildete erste Isolierschicht eine große Dicke, und die auf dem Boden des Grabens gebildete zweite Isolierschicht hat eine kleine Dicke. Die erste Gate elektrode hat einen ersten Abschnitt, der auf der dicken ersten Isolierschicht gebildet ist, und einen zweiten Abschnitt, der auf der dünnen zweiten Isolierschicht gebildet ist. Das erste und zweite Dotierungsgebiet sind benachbart zum ersten Abschnitt bzw. zum zweiten Abschnitt der ersten Gateelektrode gebildet. Daher kann in der Nachbarschaft der dicken ersten Isolierschicht und des ersten Dotierungsgebietes ein Avalanche- Durchbruch erzeugt werden, und in den Nachbarschaften der dün nen zweiten Isolierschicht und des zweiten Dotierungsgebietes kann ein Tunneleffekt auftauchen. Wie oben beschrieben, ent hält die unter der ersten Gateelektrode gebildete Isolier schicht den ersten Abschnitt und den zweiten Abschnitt, die unterschiedliche Dicken aufweisen, und daher kann die Dicke der Isolierschicht sowohl für den Avalanche-Durchbruch, der im Schreibbetrieb angewandt wird, als auch den Tunneleffekt, der im Löschbetrieb angewandt wird, jeweils optimal gewählt werden.

Da das Gebiet für die dünne Gateisolierschicht, die unter der ersten Gateelektrode gebildet ist, verringert wird, kann der Standard für die Qualitätssicherung im Prozeß zur Bildung der Isolierschichten gelockert werden. Daher wird die Zuverlässig keit bezüglich des erforderlichen Qualitätsstandards verbessert.

Weiterhin können bei der erfindungsgemäßen Halbleiterspeicher einrichtung die erste und die zweite Gateelektrode, die den Speichertransistor bilden, innerhalb des Grabens angeordnet werden. Daher nimmt der Speichertransistor eine kleinere Fläche auf der Hauptoberfläche des Halbleitersubstrates ein. Dies trägt zur Verringerung der Abmessungen der Speicherzelle bei.

Beim Verfahren zur Herstellung der Halbleiterspeichereinrich tung entsprechend der Erfindung wird die Isolierschicht unter der ersten Gateelektrode auf der Seitenwandung und dem Boden des Grabens gebildet. Daher wird keine photolithographische Technik benötigt, und eine anisotrope Ätztechnik kann verwendet werden, um die dicke Isolierschicht auf der Seitenwand des Grabens und die dünne Isolierschicht auf dem Boden des Grabens zu bilden. Wie oben beschrieben, kann die Dicke der Isolier schicht unter der ersten Gateelektrode in Abhängigkeit von der Lage variiert werden, ohne die Isolierschicht zu strukturieren bzw. zu mustern. Damit ist es nicht erforderlich, eine Muste rung der Isolierschicht mit der Notwendigkeit einer hochpräzi sen Maskenausrichtung vorzunehmen. Daher können störende Ein flüsse, die aus einer Maskenfehlausrichtung herrühren können, ausgeschaltet werden.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Erläuterung eines Ausführungsbeispieles anhand der Figuren.

Von den Figuren zeigen:

Fig. 1 eine teilweise Querschnittsdarstellung, die den Aufbau eines Speichertransistors in einem "Flash" Speicher entsprechend einer Ausführungsform zeigt,

Fig. 2 eine teilweise Draufsicht, die das Ebenen-Layout des Speichertransistors in einem "Flash"-Speicher entsprechend einer Ausführungsform zeigt,

Fig. 3 eine teilweise Querschnittsdarstellung längs der Linie III-III in Fig. 2,

Fig. 4 eine teilweise Draufsicht des Ebenen-Layouts in einem ersten Herstellungsschritt eines "Flash" Speichers entsprechend einer Ausführungsform,

Fig. 5 eine teilweise Draufsicht des Ebenen-Layouts in einem zweiten Herstellungsschritt des EEPROM ent sprechend der Ausführungsform,

Fig. 6 eine teilweise Draufsicht des Ebenen-Layouts in einem siebenten Herstellungsschritt für einen EEPROM entsprechend der Ausführungsform,

Fig. 7 eine teilweise Draufsicht des Ebenen-Layouts in einem zehnten Herstellungsschritt für einen EEPROM entsprechend der Ausführungsform,

Fig. 8 eine teilweise Draufsicht des Ebenen-Layouts in einem elften Herstellungsschritt für einen EEPROM entsprechend der Ausführungsform,

Fig. 9 eine teilweise Querschnittsdarstellung eines EEPROM in einem zweiten Herstellungsschritt längs der Linie XV-XV in Fig. 5,

Fig. 10 eine teilweise Querschnittsdarstellung eines EEPROM in einem dritten Herstellungsschritt,

Fig. 11 eine teilweise Querschnittsdarstellung eines EEPROM in einem vierten Herstellungsschritt,

Fig. 12 eine teilweise Querschnittsdarstellung eines EEPROM in einem fünften Herstellungsschritt,

Fig. 13 eine teilweise Querschnittsdarstellung eines EEPROM in einem sechsten Herstellungsschritt,

Fig. 14 eine teilweise Querschnittsdarstellung eines EEPROM in einem siebenten Herstellungsschritt längs der Linie XIV-XIV in Fig. 6,

Fig. 15 eine teilweise Querschnittsdarstellung eines EEPROM in einem achten Herstellungsschritt,

Fig. 16 eine teilweise Querschnittsdarstellung eines EEPROM in einem neunten Herstellungsschritt,

Fig. 17 eine teilweise Querschnittsdarstellung eines EEPROM in einem zehnten Herstellungsschritt längs der Linie XVII-XVII in Fig. 7,

Fig. 18 eine teilweise Querschnittsdarstellung eines EEPROM in einem elften Herstellungsschritt längs der Linie XVIII-XVIII in Fig. 8,

Fig. 19 ein Blockschaltbild des allgemeinen Aufbaues eines herkömmlichen "Flash"-Speichers,

Fig. 20 ein Ersatzschaltbild des allgemeinen Aufbaues einer Speicherzellmatrix 100 nach Fig. 19,

Fig. 21 eine teilweise Querschnittsdarstellung, die einen Speichertransistor in einem herkömmlichen "Flash"-Speicher zeigt,

Fig. 22 eine teilweise Draufsicht des Ebenen-Layouts von Speichertransistoren in einem herkömmlichen "Flash"-Speicher und

Fig. 23 eine teilweise Querschnittsdarstellung längs der Linie XXIII-XXIII in Fig. 22.

Wie Fig. 1(A) zeigt, ist ein p-Siliziumsubstrat 1 mit Gräben 11 (von denen in dieser Abbildung nur einer gezeigt ist) mit Bodenwandungen 11a, auf denen dünne zweite Gateoxidfilme 4 mit einer Dicke von etwa 100 Å gebildet sind, versehen. Auf einer Seitenwandung 11b des Grabens 11 ist ein dicker erster Gate oxidfilm 9 mit einer Dicke von etwa 300 X gebildet. Ein n⁺- Source-Diffusionsgebiet 3 ist auf der Bodenwand 11a des Grabens 11 benachbart zum zweiten Gateoxidfilm 4 gebildet. Eine ther misch oxidierte Schicht 8 ist auf dem n⁺-Source-Diffusionsge biet 3 gebildet. Ein n⁺-Drain-Diffusionsgebiet 2 ist auf der Seitenwand 11b des Grabens 11 und der Hauptoberfläche des Sili ziumsubstrates 1 gebildet und benachbart zum ersten Gateoxid film 9 gelegen. Eine thermisch oxidierte Schicht 8 ist auch auf dem n⁺-Drain-Diffusionsgebiet 2 gebildet. Eine floatende Gate elektrode 5 ist auf dem zweiten Gateoxidfilm 4 und dem ersten Gateoxidfilm 9 gebildet. Ein Schichtisolierfilm 6 ist auf der floatenden Gateelektrode 5 gebildet. Eine Steuergateelektrode 7 ist über der floatenden Gateelektrode 5 mit einem Schichtiso lierfilm 6 dazwischen gebildet. Jeder Speichertransistor M, der auf diese Weise aufgebaut ist, ist von anderen durch eine Feld oxidschicht 10 getrennt.

Beim Speichertransistor M nach dieser Ausführungsform ist der zweite Gateoxidfilm 4 mit gesteuert kleiner Dicke nur auf einem Teil der Bodenwand 11a des Grabens 11 gebildet. Wie in Fig. 1(A) gezeigt, ist - angenommen, L₁ sei die Länge des Bodens 11a des Grabens 11, auf dem der zweite Gateoxidfilm 4 gebildet ist, und W sei die Breite (der Abstand senkrecht zur Schnittebene der Zeichnung) desselben - ein Tunneloxidfilm, der den zweiten Gateoxidfilm 4 bildet, in dem Gebiet L₁×W gebildet. Während dessen ist bei dem in Fig. 21 gezeigten herkömmlichen Speichertransistor der Gateoxidfilm 34 mit der gesteuert gerin gen Dicke in einem Gebiet L₂×W gebildet. Damit ist bei der Lösung entsprechend der Erfindung die Tunneloxidschicht mit der gesteuert geringen Dicke nur in einem Teilgebiet unter der floatenden Gateelektrode 5 gebildet. Damit ist die Fläche zur Bildung der Tunneloxidschicht von L₂×W auf L₁×W (L₁ < L₂) verringert. Es ist daher nicht erforderlich, die dünne Oxid schicht, die eine hohe Qualität haben muß, in einem übermäßig großen Gebiet zu bilden.

Bei der in Fig. 1(A) gezeigten Ausführungsform haben das n⁺- Drain-Diffusionsgebiet 2 und das n⁺-Source-Diffusionsgebiet 3 eine einfache Einfach-Struktur. Wie in Fig. 1(B) gezeigt, kann unter dem n⁺-Drain-Diffusionsgebiet 2 eine vergrabene p+- Schicht 2a gebildet sein, und ein n⁺-Source-Diffusionsgebiet 3a kann unter dem n⁺-Source-Diffusionsgebiet 3 gebildet sein. Zu sätzlich zur Verbesserung der Schreib-Effizienz, die durch den erfindungsgemäßen Aufbau erzielt wird, können diese Schicht 2a und dieses Gebiet 3a die Schreib- und Lösch-Charakteristiken ebenso wie die Zuverlässigkeit des Speichertransistors verbessern.

Die Bildung der vergrabenen p+-Schicht 2a außerhalb (unterhalb) des n⁺-Drain-Diffusionsgebietes 2 mittels Ionenimplantation macht den Konzentrationsgradienten zwischen dem n⁺-Drain-Diffu sionsgebiet 2 und dem p-Siliziumsubstrat 1 steiler. Damit kann ein Avalanche-Durchbruch in der Nachbarschaft des n⁺-Drain-Dif fusionsgebietes 2 mit einer niedrigeren Spannung erzeugt werden. Dadurch wird die Schreib-Effizienz weiter verbessert.

Zudem wurde mit der Verringerung der Größe der Gateelektrode die Source-Drain-Durchbruchsspannung des Speichertransistors verringert. Damit fließt auch dann, wenn an das Source-Gebiet während des Löschens eine Spannung angelegt ist, infolge einer Einschnürungs-Erscheinung ein Strom zwischen Source und Drain. Im Ergebnis dessen wird das Potential im Source-Gebiet abge senkt, was die Lösch-Effizienz verringert. Um dieser Erschei nung entgegenzuwirken, wird der Konzentrationsgradient zwischen der Source und dem Substrat durch Bildung des n⁺-Diffusionsge bietes 3a nur im Sourcegebiet - wie in Fig. 1(B) gezeigt - kleiner gemacht. Dadurch wird die Durchbruchsspannung zwischen Source und Drain erhöht, was es ermöglicht, an das Sourcegebiet eine höhere Spannung anzulegen. Im Ergebnis dessen kann die Lösch-Effizienz verbessert werden. Das n⁺-Diffusionsgebiet wird wegen nachteiliger Einflüsse auf den mittels der vergrabenen p+-Schicht erreichten Effekt, falls das n⁺-Diffusionsgebiet im Drain-Gebiet gebildet würde, nur im Source-Gebiet gebildet. Wie Fig. 2 zeigt, sind Steuergateelektroden 7 miteinander in Zei lenrichtung (der longitudinalen Richtung in der Abbildung) ver bunden, um Wortleitungen zu bilden. In Spaltenrichtung (der lateralen Richtung in der Abbildung) ausgerichtete n⁺-Drain- Diffusionsgebiete 2 sind durch Drainkontakte 15 mit Bitleitun gen 13 verbunden. n⁺-Source-Diffusionsgebiete 3 erstrecken sich in Spaltenrichtung (der lateralen Richtung in der Abbildung) und sind über Sourcekontakte 16 mit Sourceleitungen 14 verbun den. Wie Fig. 3 zeigt, sind in Zeilenrichtung einander benach barte n⁺-Diffusionsgebiete 2 voneinander durch Feldoxidschich ten 10 getrennt, so daß jeder Satz Speichertransistoren M, die ein n⁺-Source-Diffusionsgebiet 3 gemeinsam nutzen, elektrisch von anderen Sätzen von Speichertransistoren M isoliert ist.

Wie in Fig. 3 gezeigt, sind Bitleitungen 13 und Sourceleitun gen 14 auf der Steuergateelektrode 7 mit einer glatten bzw. glättenden Deckschicht 12 dazwischen gebildet. Die Bitleitun gen 13 und Sourceleitungen 14 sind mit vorbestimmten Abständen voneinander abwechselnd angeordnet. Ein Paar von Speichertran sistoren M ist in jedem Graben 11 gebildet. Ein Speichertran sistor M weist eine floatende Gateelektrode 5, eine Steuergate elektrode 7, ein n⁺-Drain-Diffusionsgebiet 2 und ein n⁺-Source- Diffusionsgebiet 3 auf. In jedem Graben 11 werden eine Steuer gateelektrode 7 und ein n⁺-Drain-Diffusionsgebiet 3 durch zwei Speichertransistoren M gemeinsam benutzt.

Nachfolgend wird unter Bezugnahme auf Fig. 1 der Betrieb des erfindungsgemäßen "Flash"-Speichers beschrieben.

Bei einem Schreibvorgang (im Schreibbetrieb) wird eine Spannung V_D von etwa 6 bis 8 V an das n⁺-Drain-Diffusionsgebiet 2 und eine Spannung V_G von etwa 10 bis 15 V an die Steuergateelek trode 7 angelegt. Die angelegten Spannungen V_D und V_G verursa chen einen Avalanche-Durchbruch in der Nähe des n⁺-Drain-Dif fusionsgebietes 2 und des ersten Gateoxidfilms 9, so daß in diesem Bereich Elektronen mit hoher Energie erzeugt werden. Einige dieser Elektronen werden infolge des mit der Spannung V_G verbundenen elektrischen Feldes durch die floatende Gateelek trode 5 eingefangen. Diese Erscheinung wird durch den Pfeil 1 in Fig. 1(A) bezeichnet. Die Elektronen werden auf diese Weise in der floatenden Gateelektrode 5 angesammelt, so daß die Schwellspannung V_th des Steuergatetransistors ansteigt. Der Zu stand, in dem die Schwellspannung V_th über einen vorbestimmten Wert ansteigt, wird als Geschrieben-Zustand "0" bezeichnet.

Dann wird bei einem Löschvorgang (im Löschbetrieb) eine Spannung V_S von etwa 10 bis 12 V an das n⁺-Source-Diffusionsge biet 3 angelegt, und in der Steuergateelektrode 7 und dem n⁺- Drain-Diffusionsgebiet 3 wird Massepotential aufrechterhalten. Infolge des mit der Spannung V_S verbundenen elektrischen Feldes und des dadurch bewirkten Tunneleffekts gehen die Elektronen in der floatenden Gateelektrode 5 durch den dünnen Gateoxidfilm 4 hindurch. Diese Erscheinung wird in Fig. 1A durch den Pfeil 2 bezeichnet. Auf diese Weise werden die Elektronen aus der floa tenden Gateelektrode 5 herausgezogen, so daß die Schwellspan nung V_th des Steuergate-Transistors absinkt. Ein Zustand, in dem die Schwellspannung V_th niedriger als der vorbestimmte Wert ist, wird als Gelöscht-Zustand "1" bezeichnet. Da die Source- Gebiete der Speichertransistoren miteinander verbunden sind, wie in Fig. 20 gezeigt, bewirkt der oben beschriebene Lösch vorgang ein Stapel-Löschen. Bei einem Lesevorgang (im Lesebe trieb) wird an die Steuergateelektrode 7 eine Spannung V_G, von etwa 5 V angelegt, und an das n⁺-Drain-Diffusionsgebiet 2 wird eine Spannung V_D, von etwa 1 bis 2 V angelegt. Durch diesen Vorgang werden auf der Grundlage des Auftretens eines Strom flusses durch das Kanalgebiet des Steuergate-Transistors die oben bezeichneten Zustände "1" bzw. "0" bestimmt bzw. ermittelt.

Von den oben beschriebenen Vorgängen wird der Löschvorgang mittels eines durch den zweiten Gateoxidfilm 4 mit geringer Dicke ablaufenden Tunneleffekts ausgeführt, und der Schreibvor gang wird durch die Implantation von Elektronen infolge der Avalanche-Erscheinung in dem ersten Gateoxidfilm 9 mit großer Dicke ausgeführt. Auf diese Weise werden die Gateoxidfilme, die unterschiedliche Dicken haben und unter der floatenden Gate elektrode 5 gebildet sind, für unterschiedliche, beim Lösch und Schreibvorgang angewandte Effekte selektiv verwendet. Daher wird die Schreib-Effizienz nicht verschlechtert.

Beim Schreibvorgang wird die Spannung V_G an die Steuergateelek trode 7 angelegt. Die Spannung wird entsprechend den Kapazi täten des Kondensators C₁, der die Steuergateelektrode 7, den Schichtisolierfilm 6 und die floatende Gateelektrode 5 umfaßt, und des Kondensators C₂, der die floatende Gateelektrode 5, den ersten Gateoxidfilm 9 und das Siliziumsubstrat 1 umfaßt, in Spannungen V₁ und V₂ geteilt. Das heißt, je höher die Spannung V₂ ist, desto leichter ist es für die Elektroden, infolge des Avalanche-Effekts, der zwischen dem n⁺-Source-Diffusionsgebiet 3 und dem n⁺-Drain-Diffusionsgebiet 2 auftritt, in die floaten de Gateelektrode 5 implantiert zu werden. In diesem Falle wird V₂ durch die folgende Gleichung (Gleichung 1) ausgedrückt:

Um eine größere Spannung V₂ zu erhalten, ist es daher erforder lich, eine kleinere Kapazität des Kondensators C₂ zu haben. Beim erfindungsgemäßen Speichertransistor ist die Dicke des ersten Gateoxidfilmes 9 größer als diejenige des zweiten Gate oxidfilmes 4. Dementsprechend ist die Kapazität des Kondensa tors C₂ kleiner als diejenige beim herkömmlichen Speichertran sistor. Damit kann bei dem erfindungsgemäßen Aufbau des Spei chertransistors die Schreib-Effizienz im Vergleich zum her kömmlichen Speichertransistor verbessert werden.

Im Löschbetrieb wird an das n⁺-Drain-Diffusionsgebiet 3 die hohe Spannung V_S angelegt. Zu diesem Zeitpunkt werden die Elek tronen in der floatenden Gateelektrode 5 durch das mit der Spannung V_S verbundene elektrische Feld infolge des Tunnel effekts extrahiert. Das Auftreten des Tunneleffekts ist auf das Gebiet in der Nähe des n⁺-Source-Diffusionsgebiet 3 begrenzt. Deshalb hat beim Speichertransistor entsprechend der Erfindung nur der Gateoxidfilm in dem Gebiet, indem der Tunneleffekt auf tritt, das heißt der zweite Gateoxidfilm 4, eine geringe Dicke.

Die Untergrenze der Dicke des zweiten Gateoxidfilmes 4 ist durch die Toleranz gegenüber dem anliegenden elektrischen Feld bestimmt und in der Größenordnung von 80 Å. Die Obergrenze der Dicke des zweiten Gateoxidfilmes 4 ist durch die zum Auslösen des Tunneleffektes benötigte angelegte Spannung bestimmt und liegt im Hinblick auf praktisch verfügbare Spannungen in der Größenordnung von 120 Å.

Es ist schwierig, den Dickenbereich des ersten Gateoxidfilmes 9 mittels spezieller physikalischer Betrachtungen zu bestimmen. Die Dicke des ersten Gateoxidfilmes 9 sollte so groß wie mög lich sein, um ein größtmögliches, in der floatenden Gateelek trode 5 erzeugtes Potential durch Anlegen einer Schreibspannung an die Steuergateelektrode 7 zu erreichen. Andererseits sollte der erste Gateoxidfilm dünner sein, um den Steuerstrom des Speichertransistors zu vergrößern. Im Lichte der oben ange stellten Erwägungen liegen die vernünftigen Dicken des ersten Gateoxidfilmes 9 und des zweiten Gateoxidfilmes 4 im Bereich von 150 bis 300 Å bzw. 80 bis 120 Å. Die Dicke des ersten Gate oxidfilmes 9 liegt vorzugsweise im Bereich von 180 bis 550 Å, und die Dicke des zweiten Gateoxidfilmes 4 im Bereich von 90 bis 110 Å. Am günstigsten liegen die Dicken des ersten Gate oxidfilmes 9 bzw. des zweiten Gateoxidfilmes 4 bei Werten von 200 Å bzw. 100 Å.

Nachfolgend wird ein Herstellungsverfahren für den "Flash"- Speicher entsprechend der Ausführungsform beschrieben. Die Fi guren 4 bis 8 sind teilweise Draufsichten, die Ebenen-Layouts bei verschiedenen Schritten des Verfahrens zur Herstellung des EEPROM entsprechend der Ausführungsform zeigen. Die Fig. 9 bis 18 sind teilweise Querschnittsdarstellungen, die den Aufbau des EEPROM entsprechend der Ausführungsform in entsprechenden Herstellungsschritten im Querschnitt zeigen.

Wie Fig. 4 zeigt, wird ein auf einem p-Siliziumsubstrat gebil detes Resistmuster maskiert, und Gräben 11 werden im Silizium substrat gebildet. Jeder Graben 11 hat eine in Entsprechung zur Kanallänge jedes Speichertransistors bestimmte Tiefe.

Wie die Fig. 5 und 9 zeigen, wird unter Anwendung eines LOCOS-Verfahrens auf dem p-Siliziumsubstrat 1 eine Feldoxid schicht 10, die die Speichertransistor-Bildungsgebiete von einander trennt, gebildet.

Wie Fig. 10 zeigt, wird die Oberfläche des p-Siliziumsub strates 1 einer thermischen Oxidation unterzogen, um eine ther misch oxidierte Schicht 90 mit einer Dicke von etwa 200 Å zu bilden.

Wie in Fig. 11 gezeigt, wird auf die thermisch oxidierte Schicht 90 ein anisotropes Trockenätzen derart angewandt, daß Oxidfilme 9, die erste Gateoxidfilme bilden, auf den Seiten wänden des Grabens 11 verbleiben.

Wie Fig. 12 zeigt, wird die gesamte Oberfläche des Silizium substrates 1 einer thermischen Oxidation unterzogen, so daß zweite Gateoxidfilme 4 mit einer Dicke von etwa 100 Å auf den Bodenwänden der Gräben 11 gebildet werden. Bei diesem Verfahren werden erste Gateoxidfilme 9 mit einer Dicke von etwa 300 Å auf den Seitenwänden der Gräben 11 gebildet.

Wie Fig. 13 zeigt, wird unter Verwendung eines CV_D-Verfahrens eine Polysiliziumschicht 50 mit einer Dicke von etwa 2000 Å auf der gesamten Oberfläche des Siliziumsubstrates 1 gebildet. Dotierungen vom n-Typ wie Phosphor oder Arsen werden durch thermische Diffusion oder Ionenimplantation in die Polysili ziumschicht 50 implantiert.

Wie die Fig. 6 und 14 zeigen, wird auf die Polysilizium schicht 50 ein anisotropes Trockenätzen angewandt, so daß die Polysiliziumschicht 50 nur auf den Seitenwänden der Gräben 11 zurückbleibt, um floatende Gateelektroden 5 zu bilden.

Wie Fig. 15 zeigt, werden Arsenionen (As+) mit einer Implan tationsrate von etwa 4×1015 cm^-2 und einer Beschleunigungs spannung von etwa 50 keV in das Siliziumsubstrat 1 implantiert. Dadurch werden das n⁺-Drain-Diffusionsgebiet 2 und das n⁺- Source-Diffusionsgebiet 3 gebildet.

Wie Fig. 16 zeigt, wird eine thermische Behandlung bei einer Temperatur von etwa 900°C angewandt, um die ionenimplantierten Schichten zu aktivieren, und dann wird bei einer Temperatur von 900°C eine thermische Oxidation vorgenommen um die thermisch oxidierte Schicht, das heißt den Schichtisolierfilm 6, auf den floatenden Gateelektroden 5 zu bilden. Durch dieses Vorgehen wird eine thermisch oxidierte Schicht 8 mit einer relativ großen Dicke auf den ionenimplantierten Schichten, das heißt den n⁺-Drain-Diffusionsgebieten 2 und den n⁺-Source-Diffusions gebieten 3, infolge einer Oxidation mit erhöhter Geschwindig keit gebildet.

Wie in Fig. 17 gezeigt, wird auf der gesamten Oberfläche des Siliziumsubstrates 1 eine Polysiliziumschicht 70 mit einer Dicke von etwa 3000 Å gebildet. Eine geeignete Behandlung wie etwa eine thermische Diffusion oder eine Ionenimplantation wird angewandt, um Verunreinigungen bzw. Dotierungsstoffe wie Phosphor oder Arsen in die Polysiliziumschicht 70 zu implantie ren. Die Polysiliziumschicht 70 wird unter Anwendung von Photo lithographie und anisotropem Trockenätzen selektiv entfernt, um Steuergateelektroden 7 zu bilden, wie in Fig. 7 gezeigt.

Wie Fig. 18 zeigt, wird auf der gesamten Oberfläche des Sili ziumsubstrates 1 mittels eines CV_D-Verfahrens eine glatte Deck schicht 12, etwa eine thermisch oxidierte Schicht, gebildet. Dann werden, wie in Fig. 8 gezeigt, Kontaktlöcher 15 und 16 in gewünschten Positionen in der glatten Deckschicht 16 gebildet. Bitleitungen 13 und Sourceleitungen 14 aus Aluminiumschichten werden so gebildet, daß sie elektrisch mit den n⁺-Drain-Diffu sionsgebieten 2 und den n⁺-Source-Diffusionsgebieten 3 über Kontaktlöcher 15 bzw. 16 verbunden sind. Auf diese Weise wird der "Flash"-Speicher gemäß der Ausführungsform hergestellt.

Beim Herstellungsverfahren entsprechend der Erfindung können, wie in den Fig. 10 bis 12 gezeigt, die Dicken von unter der floatenden Gateelektrode 5 gebildeten Gateoxidfilmen ohne An wendung einer photolithographischen Technik in Abhängigkeit von der Lage variiert werden. Daher kommt keine Abweichung der durch die ersten und zweiten Gateoxidfilme 9 und 4 mit unter schiedlichen Dicken belegten Flächen, wie sie durch eine Mas kenfehlausrichtung bewirkt werden könnte, vor. Dementsprechend können die Dicken der Gateoxidfilme unter den floatenden Gate elektroden durch Selbstausrichtung leicht variiert werden.

Entsprechend der Erfindung kann, wie oben beschrieben, da die elektrisch löschbare und programmierbare Halbleiterspeicher einrichtung dünne Isolierfilme aufweist, die nur in entschei denden Lagen gebildet sind, die Schreib-Effizienz erhöht werden. Weiter kann, da die Gebiete für die Bildung der Iso lierfilme mit gesteuert geringer Dicke verkleinert werden, die Zuverlässigkeit bezüglich der erforderlichen Qualitätsmaßstäbe erhöht werden.

Weiter kann entsprechend der Erfindung, da die Speichertransi storen innerhalb der Gräben gebildet sind, die benötigte Fläche des Halbleitersubstrates verringert werden, und dadurch werden die Abmessungen der Halbleiterspeichereinrichtung verringert.

Beim erfindungsgemäßen Herstellungsverfahren kann die Dicke des Isolierfilmes unter der ersten Gateelektrode ohne Verwendung einer photolithographischen Technik in Abhängigkeit von der Drain- bzw. der Source-Seite variiert werden.

Claims

1. Elektrisch löschbare und programmierbare Halbleiterspeicher einrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer Hauptoberfläche und einem durch Seitenwandungen (11b) und einen Boden (11a) bestimmten Graben (11),
einer ersten Gateelektrode (5), die einen auf der Seitenwandung des Grabens mit einem dazwischengelegten ersten Isolierfilm (9) mit einer ersten Dicke gebildeten oberen Abschnitt und einen auf dem Boden des Grabens mit einem dazwischengelegten zweiten Isolierfilm (4) mit einer zweiten Dicke, die wesentlich geringer als die erste Dicke ist, gebildeten unteren Abschnitt, einem ersten Dotierungsgebiet (2) eines ersten Leitungstyps, das in der Hauptoberfläche des Halbleitersubstrates benachbart zur Seitenwandung des Grabens und zum oberen Abschnitt der ersten Gateelektrode gebildet ist,
einem zweiten Dotierungsgebiet (3) des zweiten Leitungstyps, das im Boden des Grabens benachbart zum unteren Abschnitt der ersten Gateelektrode gebildet ist, und
einer zweiten Gateelektrode (7), die auf der ersten Gateelek trode (5) mit einem dazwischengelegten dritten Isolierfilm (6) gebildet ist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Gateelektrode (7) sich mit einem dazwischengelegten Isolierfilm (8) über das erste und zweite Dotierungsgebiet (2, 3) erstreckt.

3. Halbleiterspeichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der zweite Isolierfilm (4) eine derart vorbestimmte Dicke, daß der Hindurchtritt eines Tunnel stromes möglich ist, aufweist.

4. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß das erste Dotierungsgebiet eine vergrabene Schicht (2a) des ersten Leitungstyps, die im Halb leitersubstrat gebildet ist, und ein Dotierungsgebiet (2) des zweiten Leitungstyps, das in der vergrabenen Schicht gebildet ist, aufweist.

5. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das zweite Dotierungsgebiet ein vergrabenes Dotierungsgebiet (3a) niedriger Konzentration und ein Dotierungsgebiet (3) höherer Konzentration, das darin ver graben ist, aufweist.

6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die zweite Dicke derart vorbe stimmt ist, daß ein Tunnelstrom vom zweiten Dotierungsgebiet (3) zur ersten Gateelektrode (5) durch die zweite Isolier schicht (4) bei einer Löschspannung der Halbleiterspeicherein richtung fließen kann.

7. Elektrisch löschbare und programmierbare Halbleiterspeicher einrichtung mit einem Halbleitersubstrat (1) eines ersten Lei tungstyp mit einer Hauptoberfläche und parallelen Gräben (11), die durch laterale Seitenwände (11b) und Böden (11a) bestimmt sind, und einer Mehrzahl von Paaren von Speicherzellen (M), die in entsprechenden Seitenwänden der Gräben gebildet sind, wobei die Paare der Speicherzellen einen Abstand voneinander aufwei sen und voneinander durch eine Trenn- und Isolierschicht (10), die auf der Hauptoberfläche des Halbleitersubstrates (1) gebil det ist, getrennt sind, wobei die Einrichtung eine sich zwi schen den und in die Gräben hinein erstreckende Steuergate schicht aufweist und wobei jede der Speicherzellen aufweist:
eine floatende Gateelektrode (5), die einen auf einer entspre chenden Seitenwand eines entsprechenden der Gräben mit einem dazwischengelegten ersten Isolierfilm (9) mit einer ersten Dicke gebildeten oberen Abschnitt und einen auf dem Boden des Grabens mit einem dazwischengelegten zweiten Isolierfilm (4) mit einer zweiten Dicke, die geringer als die erste Dicke ist, gebildeten unteren Abschnitt aufweist,
ein erstes Dotierungsgebiet (2) eines zweiten Leitungstyps, das in der Hauptoberfläche des Halbleitersubstrates benachbart zur entsprechenden Seitenwand des entsprechenden Grabens und zum oberen Abschnitt der floatenden Gateelektrode (5) gebildet ist,
ein zweites Dotierungsgebiet (3) des zweiten Leitungstyps, das gemeinsam für Paare von Speicherzellen im Boden des ent sprechenden Grabens zwischen den unteren Abschnitten der floa tenden Gateelektroden jedes Paares von Speicherzellen gebildet ist, und
eine auf der floatenden Gateelektrode mit einem dazwischenge legten dritten Isolierfilm (6) gebildete Steuergate elektrode (7).

8. Halbleiterspeichereinrichtung nach Anspruch 7, dadurch ge kennzeichnet, daß die Steuergateelektrode (7) und das zweite Dotierungsgebiet (3) für die zwei benachbarten Speicherzellen gemeinsam gebildet sind und die beiden floatenden Gateelek troden (5) der beiden Speicherzellen einander gegenüberliegen und auf den Seitenwänden (11b) des Grabens (11) so gebildet sind, daß das im Boden (11a) des Grabens gebildete zweite Do tierungsgebiet (3) dazwischenliegt.

9. Elektrisch löschbare und programmierbare Halbleiterspeicher einrichtung mit
einem Halbleitersubstrat (1) eines ersten Leitungstyps mit einer Hauptoberfläche und durch Seitenwände (11b) und Boden wände (11a) bestimmten Gräben (11),
einer Anzahl von m×n in einer Matrix aus m Zeilen und n Spalten angeordneten Speicherzellen (M), die voneinander durch eine Trenn- und Isolierschicht (10), die auf der Hauptober fläche des Halbleitersubstrates (1) gebildet ist, getrennt sind,
einer Anzahl von m Wortleitungen (7), die mit den Speicherzel len in jeder Zeile verbunden sind,
einer Anzahl von n Bitleitungen (13), die mit den Speicherzel len in jeder Spalte verbunden sind, und
einer Anzahl von m Sourceleitungen (14), die mit den Speicher zellen in jeder Spalte verbunden sind,
wobei jede der Speicherzellen aufweist:
eine erste Gateelektrode (5), die einen ersten und einen zweiten Abschnitt aufweist, wobei der erste Abschnitt auf der Seitenwand des Grabens mit einem dazwischengelegten ersten Isolierfilm (9) mit einer ersten Dicke und der zweite Abschnitt auf der Bodenwand des Grabens mit einem dazwischengelegten zweiten Isolierfilm (4) mit einer zweiten Dicke, die kleiner als die erste Dicke ist, gebildet ist,
ein erstes Dotierungsgebiet (2) eines zweiten Leitungstyps, das auf einem Abschnitt der Hauptoberfläche des Halbleitersub strates benachbart zur Seitenwand des Grabens und in der Nähe des ersten Abschnittes der ersten Gateelektrode gebildet ist, ein zweites Dotierungsgebiet (3) eines zweiten Leitungstyps, das in der Bodenwand des Grabens und in der Nähe des zweiten Abschnittes der ersten Gateelektrode gebildet ist, und eine zweite Gateelektrode (7), die auf der ersten Gateelek trode mit einem dazwischengelegten dritten Isolierfilm (6) ge bildet ist,
wobei das erste Dotierungsgebiet (2), das zweite Dotierungsge biet (3) und die zweite Gateelektrode (7) mit der Bitleitung (13), der Sourceleitung (14) bzw. der Wortleitung (7) verbun den sind.

10. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge kennzeichnet, daß die Wortleitung (7) eine integral mit den zweiten Gateelektroden gebildete und sich in Zeilenrichtung derart, daß sie die zweiten Gateelektroden verbindet, erstrec kende leitende Schicht aufweist.

11. Halbleiterspeichereinrichtung nach Anspruch 9, dadurch ge kennzeichnet, daß die Sourceleitung (14) eine sich in Spalten richtung erstreckende und mit dem sich in Spaltenrichtung er streckenden zweiten Dotierungsgebiet (3) verbundene leitende Schicht aufweist.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß die Bitleitung (13) eine sich in Spaltenrichtung erstreckende, mit den ersten Dotie rungsgebieten (2) verbundene leitende Schicht aufweist.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß die Wortleitung (7) senk recht zur Sourceleitung (14) und zur Bitleitung (13) angeord net ist.

14. Verfahren zur Herstellung einer elektrisch löschbaren und programmierbaren Halbleiterspeichereinrichtung mit den Schritten:
Bilden eines Grabens (11) mit einander gegenüberliegenden late ralen Seitenwänden (11b) und einem Boden (11a) in einer Haupt oberfläche eines Halbleitersubstrates (1) eines ersten Lei tungstyps,
Bilden erster Isolierfilme (9) mit einer ersten Dicke auf den Seitenwänden des Grabens,
Bilden eines zweiten Isolierfilmes (4) mit einer zweiten Dicke, die geringer als die erste Dicke ist, auf dem Boden des Grabens,
Bilden erster Gateelektroden (5) mit einem ersten Abschnitt auf einem jeweiligen der ersten Isolierfilme und einem zweiten Ab schnitt auf dem zweiten Isolierfilm,
Bilden erster Dotierungsgebiete (2) eines zweiten Leitungstyps in der Hauptoberfläche des Halbleitersubstrates benachbart zu den jeweiligen Seitenwänden des Grabens und benachbart zu den jeweiligen ersten Abschnitten der ersten Gateelektroden,
Bilden eines zweiten Dotierungsgebietes (3) des zweiten Lei tungstyps im Boden des Grabens benachbart zu den zweiten Ab schnitten der ersten Gateelektroden,
Bilden eines dritten Isolierfilmes (6) auf den ersten Gateelek troden und
Bilden zweiter Gateelektroden (7) auf dem dritten Isolierfilm.

15. Verfahren nach Anspruch 14, dadurch gekennzeichnet, daß der Schritt des Bildens der ersten Isolierfilme (9) die Schritte des Bildens eines Oxidfilmes (90) durch Vornehmen einer thermi schen Oxidation auf der gesamten Hauptoberfläche des Halblei tersubstrates (1) und des selektiven Entfernens des Oxidfilmes durch anisotropes Ätzen derart, daß die ersten Oxidfilme nur auf den Seitenwänden (11b) des Graben verbleiben, aufweist.

16. Verfahren nach Anspruch 15, dadurch gekennzeichnet, daß der Schritt des Bildens des zweiten Isolierfilmes (4) den Schritt des Anwendens einer thermischen Oxidation auf die gesamte Hauptoberfläche des Halbleitersubstrates (1) einschließlich eines Gebietes über dem ersten Oxidfilm zur Bildung eines zwei ten Oxidfilmes aufweist.

17. Verfahren nach einem der Ansprüche 14 bis 16, dadurch ge kennzeichnet, daß der Schritt des Bildens der ersten Gateelek trode (5) die Schritte des Bildens einer leitenden Schicht (50) auf der gesamten Hauptoberfläche des Halbleitersubstrates (1) und des selektiven Entfernens von Abschnitten der leitenden Schicht durch anisotropes Ätzen derart, daß die leitende Schicht nur auf den ersten und zweiten Isolierfilmen (9, 4) zurückbleibt, aufweist.

18. Verfahren nach einem der Ansprüche 14 bis 17, dadurch ge kennzeichnet, daß der Schritt des Bildens des dritten Isolier filmes (6) den Schritt des Anwendens einer thermischen Oxida tion auf die gesamte Hauptoberfläche des Halbleitersubstrates (1) einschließlich eines Gebietes über der ersten Gateelektrode (5) zur Bildung eines Oxidfilmes aufweist.

19. Verfahren zur Herstellung einer elektrisch löschbaren und programmierbaren Halbleiterspeichereinrichtung mit den Schritten:
Bilden eines Grabens (11) mit einander gegenüberliegenden late ralen ersten und zweiten Seitenwänden (11b) und einem Boden (11a) in einer Hauptoberfläche eines Halbleitersubstrates (1) eines ersten Leitungstyps,
Bilden eines ersten Isolierfilmes (9) mit einer ersten Dicke auf der ersten Seitenwand des Grabens,
Bilden eines zweiten Isolierfilmes (4) mit einer zweiten Dicke, die geringer als die erste Dicke ist, auf dem Boden des Grabens,
Bilden einer ersten Gateelektrode (5) mit einem ersten Ab schnitt auf dem ersten Isolierfilm (9) und einem zweiten Ab schnitt auf dem zweiten Isolierfilm (4),
Bilden eines ersten Dotierungsgebietes (2) eines zweiten Lei tungstyps in der Hauptoberfläche des Halbleitersubstrates benachbart zur ersten Seitenwand (11b) und zum ersten Abschnitt der ersten Gateelektrode (5),
Bilden eines zweiten Dotierungsgebietes (3) des zweiten Lei tungstyps im Boden (11a) des Grabens benachbart zum zweiten Abschnitt der ersten Gateelektrode (5),
Bilden eines dritten Isolierfilmes (6) auf der ersten Gate elektrode (5) und
Bilden einer zweiten Gateelektrode (7) auf dem dritten Isolier film (6).