JPS63102372A - Ｅｅｐｒｏｍの製造方法 - Google Patents
Ｅｅｐｒｏｍの製造方法Info
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- JPS63102372A JPS63102372A JP24880586A JP24880586A JPS63102372A JP S63102372 A JPS63102372 A JP S63102372A JP 24880586 A JP24880586 A JP 24880586A JP 24880586 A JP24880586 A JP 24880586A JP S63102372 A JPS63102372 A JP S63102372A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
Ｕ字型溝の両側面に、トンネル注入領域を有するフロー
ティングゲート型のＭＯＳ）ランジスクとセレクトトラ
ンジスタを形成する。
ティングゲート型のＭＯＳ）ランジスクとセレクトトラ
ンジスタを形成する。
Ｓｔ基板にＵ字型溝を掘削し、熱酸化して該溝の表面に
ゲート絶縁膜となる酸化膜を形成する。
ゲート絶縁膜となる酸化膜を形成する。
反応性イオンエツチング（以下、ＲＩＥ）によって溝底
面の酸化膜を除去し、側面の酸化膜は残す。
面の酸化膜を除去し、側面の酸化膜は残す。
再度熱酸化してトンネル絶縁膜を溝の底面に形成する。
ＣＶＤ法によってポリ３ｉ層を基板全面に堆積し、ＰＩ
Ｅを施して前記溝の底面から側面に沿って垂直方向に伸
延するポリＳｉフローティングゲートを形成する。セレ
クトトランジスタを形成する側の溝側面に付着している
ポリＳｉ等を一旦除去した後、熱酸化及びポリＳｉ層の
ＣＶＤ堆積とＲＩＥによってセレクトトランジスタのゲ
ート電極とＥＥＰＲＯＭのコントロールゲートを同時に
形成する。
Ｅを施して前記溝の底面から側面に沿って垂直方向に伸
延するポリＳｉフローティングゲートを形成する。セレ
クトトランジスタを形成する側の溝側面に付着している
ポリＳｉ等を一旦除去した後、熱酸化及びポリＳｉ層の
ＣＶＤ堆積とＲＩＥによってセレクトトランジスタのゲ
ート電極とＥＥＰＲＯＭのコントロールゲートを同時に
形成する。
Ｃ産業上の利用分野〕
プログラム可能読み出し専用メモリのうち、記憶内容を
書き換えることの出来るＥＰＲＯＭは多様な分野で使用
されているが、記憶内容を電気的に書き換えるＥＥＰＲ
ＯＭは内容の部分的修正が容易であることから、プログ
ラムの評価を要する場合などによく利用される。
書き換えることの出来るＥＰＲＯＭは多様な分野で使用
されているが、記憶内容を電気的に書き換えるＥＥＰＲ
ＯＭは内容の部分的修正が容易であることから、プログ
ラムの評価を要する場合などによく利用される。
近年、ＲＡＭの大容量化と軌を−にしてＥＥＰＲＯＭな
どのＲＯＭの大容量化も進められているが、ＤＲＡＭの
大容量化の方策の一つにｓｔ５板の表面にＵ字型の溝を
掘り、その側面にキャパシタを形成するものがある。
どのＲＯＭの大容量化も進められているが、ＤＲＡＭの
大容量化の方策の一つにｓｔ５板の表面にＵ字型の溝を
掘り、その側面にキャパシタを形成するものがある。
このような構造の装置の製造が可能になった背景には、
ＲＩＥのような異方性のエンチング技術が開発されて基
板に垂直な方向だけにエツチングを進行させ得るように
なった事と、ＣＶＤ技術の発達によって微細な窪みにも
絶縁物やポリＳｉを堆積させることが出来るようにな、
た事とがある。
ＲＩＥのような異方性のエンチング技術が開発されて基
板に垂直な方向だけにエツチングを進行させ得るように
なった事と、ＣＶＤ技術の発達によって微細な窪みにも
絶縁物やポリＳｉを堆積させることが出来るようにな、
た事とがある。
例えばＳｉ基板の表面をＲＩＢによって選択的にエツチ
ングすると側面のは＼垂直な溝が形成されるので、その
表面を熱酸化し、ＣＶＤでポリＳｉを堆積して再度ＲＩ
Ｂを施すと溝の垂直表面だけにポリＳｔ層を残すことが
出来る。即ち、従来Ｓｉ基板の水平表面に選択的にポ１
Ｊｓｉｌｉを被着したのと同じことが、垂直面に対して
も行えるようになったわけである。
ングすると側面のは＼垂直な溝が形成されるので、その
表面を熱酸化し、ＣＶＤでポリＳｉを堆積して再度ＲＩ
Ｂを施すと溝の垂直表面だけにポリＳｔ層を残すことが
出来る。即ち、従来Ｓｉ基板の水平表面に選択的にポ１
Ｊｓｉｌｉを被着したのと同じことが、垂直面に対して
も行えるようになったわけである。
本発明はこのようなプロセス技術を利用してＳｉ基板面
のＵ字型溝の側面にセレクトトランジスタ付のＥＥＰＲ
ＯＭを形成する方法に関わるものであり、特にファウラ
ー−ノルドハイム・トンネル効果による電荷注入領域を
自己整合的に形成する方法を含むＥＥＰＲＯＭの製造方
法に関わるものである。
のＵ字型溝の側面にセレクトトランジスタ付のＥＥＰＲ
ＯＭを形成する方法に関わるものであり、特にファウラ
ー−ノルドハイム・トンネル効果による電荷注入領域を
自己整合的に形成する方法を含むＥＥＰＲＯＭの製造方
法に関わるものである。
（従来の技術〕
第２図に公知のＥＥＰＲＯＭの模式断面が示されている
。Ｓｉ基板２０の表面に２Ｍｉのソース、ドレイン領域
が拡散形成され、セレクトトランジスタのチャネル領域
にはワード線であるポリＳｉゲート２３が、記憶保持ト
ランジスタのチャネル領域にはフローティングゲー１−
（Ｆ Ｇ）２１．コントロールゲート（ＣＧ）２２が
形成されている。点線で囲まれたトンネル注入領域はフ
ォトリソグラフィを利用して形成され、これ等の部分を
平面上に如何に稠密に配置するかという点に工夫がこら
されている。
。Ｓｉ基板２０の表面に２Ｍｉのソース、ドレイン領域
が拡散形成され、セレクトトランジスタのチャネル領域
にはワード線であるポリＳｉゲート２３が、記憶保持ト
ランジスタのチャネル領域にはフローティングゲー１−
（Ｆ Ｇ）２１．コントロールゲート（ＣＧ）２２が
形成されている。点線で囲まれたトンネル注入領域はフ
ォトリソグラフィを利用して形成され、これ等の部分を
平面上に如何に稠密に配置するかという点に工夫がこら
されている。
全ての素子を平面上に配置する従来のＥＥＰＲＯＭでは
高集積化に限度があり、垂直面を利用して素子を形成す
ることが必須となっているが、トンネル注入領域を如何
にして形成するかという点は未解決である。
高集積化に限度があり、垂直面を利用して素子を形成す
ることが必須となっているが、トンネル注入領域を如何
にして形成するかという点は未解決である。
本発明の方法ではトンネル注入領域を垂直形状のＦＣと
Ｕ字型溝の底面の間に設けており、それを実現するため
に次のような工程が採られる。
Ｕ字型溝の底面の間に設けており、それを実現するため
に次のような工程が採られる。
先ず、Ｕ字型溝の表面にＥＥＰＲＯＭのゲート絶縁膜に
相当する酸化膜を形成した後、ＲＩＨによって溝底部の
酸化膜を除去し、熱酸化してトンネル電流が生ずる程度
の厚さの酸化膜を形成する。
相当する酸化膜を形成した後、ＲＩＨによって溝底部の
酸化膜を除去し、熱酸化してトンネル電流が生ずる程度
の厚さの酸化膜を形成する。
その後、ＣＶＤ法とＲＩＨによって溝底のトンネル酸化
膜と側面のゲート酸化膜を基板との間に介在させたポリ
５ｉＦＣを、チャネル方向が垂直になる位置に形成する
。
膜と側面のゲート酸化膜を基板との間に介在させたポリ
５ｉＦＣを、チャネル方向が垂直になる位置に形成する
。
本発明の方法では、トンネル注入領域はポリ５ｉＦＧの
下だけに形成されるので、トンネル絶縁膜の必要部分だ
けを残す処理ではＦＧがマスクとして機能し、トンネル
注入領域形成のためのフォトリソグラフィを必要とせず
、自己整合的に処理が進められる。
下だけに形成されるので、トンネル絶縁膜の必要部分だ
けを残す処理ではＦＧがマスクとして機能し、トンネル
注入領域形成のためのフォトリソグラフィを必要とせず
、自己整合的に処理が進められる。
第１図（ａｌ〜（ｍｌは本発明の実施例の工程を示す模
式断面図である。以下、図面を１頓に参照しながら本発
明の製造方法を説明するが、参照されるのは全て第１図
であるから、単にｔａ＋図或いはＴｏＪ図というように
示す。また、この実施例ではＵ字型溝の断面右側の側面
にメモリトランジスタであるフローティングゲート型Ｍ
ＯＳトランジスタが、左側にセレクトトランジスタであ
る通常のＭＯＳ）ランジスタが形成される。
式断面図である。以下、図面を１頓に参照しながら本発
明の製造方法を説明するが、参照されるのは全て第１図
であるから、単にｔａ＋図或いはＴｏＪ図というように
示す。また、この実施例ではＵ字型溝の断面右側の側面
にメモリトランジスタであるフローティングゲート型Ｍ
ＯＳトランジスタが、左側にセレクトトランジスタであ
る通常のＭＯＳ）ランジスタが形成される。
ｔａ１図のように表面にｎ″領域１１が拡散形成された
ｐ型Ｓｉ基板１０を用意し、ＰＩＦ、により（ｂ）図に
示すように０字型溝１２を掘る。この’ｆＱ Ｓ ｉ
Ｎ、膜などがマスクとして用いられるが、当業者には周
知のことであり図面では省略されている。該皮膜が以後
の熱酸化の工程でも耐酸化性マスクとして機能すること
も同様に公知である。
ｐ型Ｓｉ基板１０を用意し、ＰＩＦ、により（ｂ）図に
示すように０字型溝１２を掘る。この’ｆＱ Ｓ ｉ
Ｎ、膜などがマスクとして用いられるが、当業者には周
知のことであり図面では省略されている。該皮膜が以後
の熱酸化の工程でも耐酸化性マスクとして機能すること
も同様に公知である。
熱酸化処理を行って（ｃ１図のようにＵ字型溝の表面に
３００〜１０００人の酸化膜を形成する。該皮膜はＦＣ
のゲート酸化膜となるものである。これにＲＩＥ処理を
施すとｆｄ１図のように溝底面の酸化膜だけが除去され
た状態となる。
３００〜１０００人の酸化膜を形成する。該皮膜はＦＣ
のゲート酸化膜となるものである。これにＲＩＥ処理を
施すとｆｄ１図のように溝底面の酸化膜だけが除去され
た状態となる。
これを再度熱酸化して溝底面に１００〜２００人の酸化
膜を形成する。この状態が（ｅｔ図に示されている。
膜を形成する。この状態が（ｅｔ図に示されている。
該皮膜は以下の説明で明らかにされるように、トンネル
電流を生ぜしめるためのものである。
電流を生ぜしめるためのものである。
次いでｉｆＪ図に示すように、ＣＶＤ法により２０００
〜５０００人のポリ５ｉｌＴＪ１５をＵ字型溝内部を含
む基板全面に堆積し、これをＲＩＢによってエツチング
すると、ｔｇ１図のように、基板との間に２種類の厚さ
の酸化膜を介挿した状態で、溝の側面にポリＳｉ［が残
留する。
〜５０００人のポリ５ｉｌＴＪ１５をＵ字型溝内部を含
む基板全面に堆積し、これをＲＩＢによってエツチング
すると、ｔｇ１図のように、基板との間に２種類の厚さ
の酸化膜を介挿した状態で、溝の側面にポリＳｉ［が残
留する。
以上の工程でメモリトランジスタのＦＣが形成され、Ｆ
Ｃと基板の間には垂直面にゲート酸化膜が、水平面にト
ンネル酸化膜が存在する状態が得られており、本発明の
要件はここ迄であるが、ＥＥＰＲＯＭは未完成であるか
ら、以下、後続部分の工程を説明する。
Ｃと基板の間には垂直面にゲート酸化膜が、水平面にト
ンネル酸化膜が存在する状態が得られており、本発明の
要件はここ迄であるが、ＥＥＰＲＯＭは未完成であるか
ら、以下、後続部分の工程を説明する。
溝の底部にはセレクトトランジスタのソースとメモリト
ランジスタのドレインを兼ねたｎ′領領域設けなければ
ならないので、ｔｈ）図に示すようにこの段階でＡｓ”
をイオン注入する。図の１６はＡｓがイオン注入された
ｎ″領域ある。これは以後の工程の熱処理によって拡散
され前述のソース／ドレイン領域となる。
ランジスタのドレインを兼ねたｎ′領領域設けなければ
ならないので、ｔｈ）図に示すようにこの段階でＡｓ”
をイオン注入する。図の１６はＡｓがイオン注入された
ｎ″領域ある。これは以後の工程の熱処理によって拡散
され前述のソース／ドレイン領域となる。
溝の左側にはセレクトトランジスタを形成するので、左
側面に存在するポリ５ｉｉＪを除去することになるが、
右側面のポリＳｉ層を残すため、この部分にエツチング
マスクを設けることが必要である。フォトレジスト１層
だけを使用し、溝内部のように厚さの大きい部分をパタ
ーンエッヂとする現像処理を行うことは殆ど不可能であ
るから、ここではパイレベル法と呼ばれる方法を利用す
る。
側面に存在するポリ５ｉｉＪを除去することになるが、
右側面のポリＳｉ層を残すため、この部分にエツチング
マスクを設けることが必要である。フォトレジスト１層
だけを使用し、溝内部のように厚さの大きい部分をパタ
ーンエッヂとする現像処理を行うことは殆ど不可能であ
るから、ここではパイレベル法と呼ばれる方法を利用す
る。
これは例えば、一旦ＣＶＤ法とエッチバンクによってＰ
ＳＧで溝を充填しておき、その上にフォトレジストを塗
布し露光、現像処理を行う方法であって、フォトレジス
トのパターンをマスクとして溝に充填されたＰＳＧを選
択的に除去し、残された部分をマスクとして前述のポリ
８１層除去を行うものである。ｆｉ１図でマスク１７と
して示されているものが、このようにして形成された被
覆層である。図では該部分は単一層の如く表示されてい
るが、実作業ではこのように形成された複層構造のもの
が使用される。
ＳＧで溝を充填しておき、その上にフォトレジストを塗
布し露光、現像処理を行う方法であって、フォトレジス
トのパターンをマスクとして溝に充填されたＰＳＧを選
択的に除去し、残された部分をマスクとして前述のポリ
８１層除去を行うものである。ｆｉ１図でマスク１７と
して示されているものが、このようにして形成された被
覆層である。図では該部分は単一層の如く表示されてい
るが、実作業ではこのように形成された複層構造のもの
が使用される。
これをマスクとして溝の左側壁に被着するポリＳｉＮを
エツチング除去し、続いて溝底の酸化膜も除去する。こ
の時、溝側面の酸化膜は残されるので、０１図に示され
た状態が得られる。
エツチング除去し、続いて溝底の酸化膜も除去する。こ
の時、溝側面の酸化膜は残されるので、０１図に示され
た状態が得られる。
二度目の熱酸化によって、ｌｋ１図に示す如く溝底面と
ポリＳｉ１表面に２００〜５００人の酸化［１８を形成
する。これはセレクトトランジスタのゲート酸化膜とな
るものであり、ポリＳｉ層表面に生じた酸化膜はメモリ
トランジスタのＦＧ／ＣＧ間絶縁膜となるものである。
ポリＳｉ１表面に２００〜５００人の酸化［１８を形成
する。これはセレクトトランジスタのゲート酸化膜とな
るものであり、ポリＳｉ層表面に生じた酸化膜はメモリ
トランジスタのＦＧ／ＣＧ間絶縁膜となるものである。
続いて二度目のポリＳｉ層１９の堆積とＲＩＥ処理が行
われる。条件は一度目と同じで、ＣＶＤ法により２００
０〜５０００人の厚さとする。この状態を示すのが（１
１図であり、ＲＩＥによって基板上面と溝底面のポリＳ
ｉが除去され、！ｌｌｌ１図の構造となる。
われる。条件は一度目と同じで、ＣＶＤ法により２００
０〜５０００人の厚さとする。この状態を示すのが（１
１図であり、ＲＩＥによって基板上面と溝底面のポリＳ
ｉが除去され、！ｌｌｌ１図の構造となる。
咳図で１１’及び１６′は２種のＭＯＳ）ランジスタの
ソース或いはドレイン領域であり、１５’はメモリトラ
ンジスタのＦＧ、１９’は同ＣＧ、１９”はセレクトト
ランジスタのゲートである。ゲート１９“は第２図のワ
ード線２３に相当し、点線で囲まれた部分がトンネル注
入領域である。
ソース或いはドレイン領域であり、１５’はメモリトラ
ンジスタのＦＧ、１９’は同ＣＧ、１９”はセレクトト
ランジスタのゲートである。ゲート１９“は第２図のワ
ード線２３に相当し、点線で囲まれた部分がトンネル注
入領域である。
以上説明したように、本発明の方法によればＵ字型溝の
側面に形成されるＥＥＰＲＯＭにトンネル注入領域を設
けることが出来る。更にこれはフォトリソグラフィ工程
の不要な自己整合的処理なので、集積回路の高密化を図
る上で特に有利である。
側面に形成されるＥＥＰＲＯＭにトンネル注入領域を設
けることが出来る。更にこれはフォトリソグラフィ工程
の不要な自己整合的処理なので、集積回路の高密化を図
る上で特に有利である。
第１図は実施例の工程を示す模式断面図、第２図は公知
のＥＥＰＲＯＭの構造を示す繰式断面図である。 図に於いて １０はｐ型Ｓｉ基板、 １１はｎ′″拡散領域、 １１′はソース或いはドレイン領域、 １２はＵ字型溝、 １３は酸化膜、 １４はトンネル酸化膜、 １５はポリＳｉＦ！Ｊ、 １５’はＦＧ。 １６はｎ″領域 １６’はソース或いはドレイン領域、 １７はマスク、 １８は酸化膜、 １９はポリＳｉ層、 １９′はＣＧ。 １９”はゲート ２０はＳｉ基板、 ２１はＦＣ。 ２２はＣＧ。 ２３はワード線 である。 第１図 公知のＥＥＰＲＯＭの構造を示す模式断面図第２図
のＥＥＰＲＯＭの構造を示す繰式断面図である。 図に於いて １０はｐ型Ｓｉ基板、 １１はｎ′″拡散領域、 １１′はソース或いはドレイン領域、 １２はＵ字型溝、 １３は酸化膜、 １４はトンネル酸化膜、 １５はポリＳｉＦ！Ｊ、 １５’はＦＧ。 １６はｎ″領域 １６’はソース或いはドレイン領域、 １７はマスク、 １８は酸化膜、 １９はポリＳｉ層、 １９′はＣＧ。 １９”はゲート ２０はＳｉ基板、 ２１はＦＣ。 ２２はＣＧ。 ２３はワード線 である。 第１図 公知のＥＥＰＲＯＭの構造を示す模式断面図第２図
Claims (1)
- 【特許請求の範囲】 半導体基板表面にＵ字型溝（１２）を掘削形成し、異
方性エッチングを利用して前記溝の側面に第１の絶縁膜
（１３）を被着形成し、 且つ前記溝の底面には前記第１の絶縁膜より薄く第２の
絶縁膜（１４）を被着形成し、 更にＣＶＤ法と異方性エッチングを利用して、前記第１
及び第２の絶縁膜が半導体基板との間に介在する部位に
フローティングゲートである導電体領域（１５′）を形
成することを特徴とするＥＥＰＲＯＭの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24880586A JPS63102372A (ja) | 1986-10-20 | 1986-10-20 | Ｅｅｐｒｏｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24880586A JPS63102372A (ja) | 1986-10-20 | 1986-10-20 | Ｅｅｐｒｏｍの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63102372A true JPS63102372A (ja) | 1988-05-07 |
Family
ID=17183667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24880586A Pending JPS63102372A (ja) | 1986-10-20 | 1986-10-20 | Ｅｅｐｒｏｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63102372A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4219854A1 (de) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben |
| US5180680A (en) * | 1991-05-17 | 1993-01-19 | United Microelectronics Corporation | Method of fabricating electrically erasable read only memory cell |
| DE4434725C1 (de) * | 1994-09-28 | 1996-05-30 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| DE19524478A1 (de) * | 1995-07-05 | 1997-01-09 | Siemens Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US6198125B1 (en) | 1996-01-22 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
-
1986
- 1986-10-20 JP JP24880586A patent/JPS63102372A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5180680A (en) * | 1991-05-17 | 1993-01-19 | United Microelectronics Corporation | Method of fabricating electrically erasable read only memory cell |
| DE4219854A1 (de) * | 1991-06-20 | 1992-12-24 | Mitsubishi Electric Corp | Elektrisch loeschbare und programmierbare halbleiterspeichereinrichtung und verfahren zur herstellung derselben |
| US5338953A (en) * | 1991-06-20 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| US5460989A (en) * | 1991-06-20 | 1995-10-24 | Mitsubishi Denki Kabushiki Kaisha | Electrically erasable and programmable semiconductor memory device with trench memory transistor and manufacturing method of the same |
| DE4434725C1 (de) * | 1994-09-28 | 1996-05-30 | Siemens Ag | Festwert-Speicherzellenanordnung und Verfahren zu deren Herstellung |
| US5973373A (en) * | 1994-09-28 | 1999-10-26 | Siemens Aktiengesellschaft | Read-only-memory cell arrangement using vertical MOS transistors and gate dielectrics of different thicknesses and method for its production |
| DE19524478A1 (de) * | 1995-07-05 | 1997-01-09 | Siemens Ag | Elektrisch schreib- und löschbare Festwertspeicherzellenanordnung und Verfahren zu deren Herstellung |
| US5998261A (en) * | 1995-07-05 | 1999-12-07 | Siemens Aktiengesellschaft | Method of producing a read-only storage cell arrangement |
| DE19524478C2 (de) * | 1995-07-05 | 2002-03-14 | Infineon Technologies Ag | Verfahren zur Herstellung einer Festwertspeicherzellenanordnung |
| US6198125B1 (en) | 1996-01-22 | 2001-03-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US6448135B1 (en) | 1996-01-22 | 2002-09-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of fabricating same |
| US6734492B2 (en) | 1996-01-22 | 2004-05-11 | Semiconductor Energy Laboratory Co., Ltd. | Nonvolatile vertical channel semiconductor device |
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