JPS61256673A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 底面の一導電型半導体層を共通のソース（又は、ドレイ
ン）とし、反対導電型半導体層（チャネル領域）を介し
て表面に一導電型半導体層からなる分離されたドレイン
（又は、ソース）を有する縦型ＥＦＲＯＭを設ける。旦
つ、反対導電型半導体層（チャネル領域）と同じ深さ位
置に、一方向に連続したコントロールゲートを埋没して
形成し、コントロールゲートの両側にフローティングゲ
ートを埋没し、絶縁膜で個々に分離されたフローティン
グゲートとする。そうすると、反対導電型半導体層（チ
ャネル領域）を中央に共通にして両側にフローティング
ゲートを設けた２つのメモリセルが、連続したコントロ
ールゲートに挟まれて形成され、このような縦形メモリ
セル領域がコントロールゲートに対して千鳥状に構成さ
れている。

［産業上の利用分野］ 本発明は半導体装置のうち、特に、高集積化に適したＥ
ＦＲＯＭの構造に関する。

従来、Ｅ　Ｐ　ＲＯＭ　（ＩＥｒａｓａｂｌｅ　Ｐｒｏ
ｇｒａｍｍａｂｌｅ　ＲＯＭ）は消去可能なＲＯＭとし
て早くから開発され、後開発のＥＥＦＲＯＭ　（電気的
に消去可能なＲＯＭ）よりも製作が容易で、旦つ、利用
者がメモリ内容を知られたくない等の要望が満たされる
ため、今なお根強い需要によって製造されており、１メ
ガビット程度の高集積化のものも作成されている。

従って、このようなＥＦＲＯＭにおいても、他のメモリ
と同じく、その高集積化について十分に配慮されなけれ
ばならない。

［従来の技術と発明が解決しようとする問題点］従前に
は数種の構造のＥＦＲＯＭが開発されたが、現在、使用
されているＥＰＲＯＭは１トランジスタ構成のｎチャネ
ル形チャネル注入構造のものが主流で、第５図はそのＥ
ＦＲＯＭの断面図を示している。１はコントロールゲー
ト（以下、ＣＧと略称す）、２はフローティングゲート
（以下、ＦＣと略称す）、３はｎ影領域からなるドレイ
ンまたはソースで、本例は並列した２つのセルを図示し
ている。

周知のように、書込みにはＣＧとドレインに高電圧を印
加して、ソース・ドレイン間にチャネル電流を流して行
なわれ、一方、消去には紫外線を照射して行なわれる。

本発明は、このようなメモリの大容量化が可能な縦形の
埋没ＥＦＲＯＭ構造を提案するものである。

［問題点を解決するための手段］ その目的は、共通のソース（又は、ドレイン）となる一
導電型半導体層上に反対導電型半導体層が設けられ、該
反対導電型半導体層の同一深さ位置に、一方向に連続し
て埋没したコントロールゲートが設けられ、該コントロ
ールゲートの両側に絶縁膜を介して個々に分離されたフ
ローティングゲートが同じ（埋没して設けられ、旦つ、
該フローティングゲートの前記コントロールゲートとは
反対側の前記反対導電型半導体層の表面に、同じく個々
に分離された一導電型ドレイン（又は、ソース）が設け
られて、前記コントロールゲートを共通にした２つのセ
ルからなる縦形メモリ領域が設けられている半導体装置
によって達成される。

［作用］ 即ち、本発明は反対導電型のチャネル領域を共通にした
２つのＥＦＲＯＭセルを背中合わせに縦形に形成し、こ
れを１つのメモリ領域として、これをマトリックス状に
設ける。旦つ、ＣＧは一方向に連続し、埋没して形成さ
れ、このＣＧに対してＦＣはその両側に設けられており
、ソース（又は、ドレイン）は底面で共通になっている
。

そうすると、平面的にセル面積は縮小され高集積化され
る。

［実施例］ 以下、図面を参照して実施例によって詳細に説明する。

第１図は本発明にがかるＥＦＲＯＭの断面図で、第２図
はその平面図、第３図は他の断面図である。

旦つ、第１図は第２図のＡＡ’断面図を示しており、更
に、第３−は第２図のＢＢ”断面図を示している。

図において、１は一方向に連続して埋没されたＣＧ、２
はその両側のＦＣ，４は底面に共通して設けられたｎ＋
＋ソース領域面、５は表層に設けられ、旦つ、個々に側
方とは分離されたｎ＋型トドレイン領域６はその下のｐ
型のチャネル領域。

７はｎ＋型トドレイン領域窓部で接続し、ＣＧとは直交
して設けられたアルミニウム配線、８はセルを千鳥状に
形成するためのトレンチアイソレージ四ン領域である。

尚、第２図に示す平面図には、アルミニウム配線は点線
でのみ図示しており、これは内部を判り易くするためで
ある。

第１図はＣＧライン１を中央にして、このＣＧを共通に
した断面図が示され、２つのＦＣ２と２つのチャネル領
域６、即ち、ＣＧを共通にした２つのセルが明示されて
いる。第３図はｐ型チャネル領域６を共通にし、ＣＧＩ
の異なるセルが明示されている断面図である。上記の［
作用］で説明したｒ２つのＥＦＲＯＭセルを青申合わせ
に縦形に形成し１と云うことは第１図を説明した言葉で
ある。また、前記の［概要］で述べたｒ反対導電型半導
体層（チャネル領域）を中央にして両側にフローティン
グゲートを設けた２つのメモリセル領域が共通のコント
ロールゲートに挟まれてＪと云うことは第３図を説明し
た言葉である。

このような構造として、書込みには、従来と同様に、Ｃ
Ｇ１とドレイン５に高電圧を印加し、ソース４とドレイ
ン５との間にチャネル電流を流す。

そうすると、ドレイン近傍にホットエレクトロンが発生
して、ＦＧにチャージされる。消去も同じく、紫外線が
照射される。

次に、その形成方法の概要を第４図（ａ）〜（１）の形
成工程順断面図で説明する。まず、同図（ａ）に示すよ
うに、ｐ型シリコン基板１０にｎ＋型埋没層４（共通の
ソース領域となる層）を形成し、その上にｐ型シリコン
層６（チャネル領域となる層）をエピタキシャル成長す
る。

次いで、第４図（ｂ）に示すように、二酸化シリコン（
ＳｉＯ２）膜を介した窒化シリコン（Ｓｉ３　Ｎ４）膜
１１を選択的に形成した後、垂直エツチングして、一定
方向に溝１２を形成する。ここに、垂直エツチングとは
、公知のりアクティブイオンエツチングを用いて、縦方
向にエツチングする方法である。次いで、同図（０）に
示すように、Ｓｉ３Ｎ４膜１１を残したまま、再び５ｉ
０２膜を介したＳｉ３Ｎ４膜１３を表面および溝１２の
中にも形成し、これを再び垂直エツチングして、溝の底
面のＳｉ３Ｎ４膜のみを除去する。即ち、Ｓｉ３Ｎ４膜
１３を被着すると、表面には二重のＳｉ３Ｎ４膜が形成
されるから、垂直エツチングして溝の底面のＳｉ３Ｎ４
膜を除去しても、なお、表面にはＳｉ３　Ｎ４膜１１が
残存し、又、垂直エツチングであるから、溝の側面のＳ
ｉ３　Ｎ４膜１３も残存するわけである。

次いで、第４図（ｄ）に示すように、ウェット酸化気流
中で酸化して、溝底面に厚い５ｉ０２膜１４を形成した
後、５ｉ０２ＩＩを介したＳｉ３Ｎ４膜１１．１３を全
面除去する。ここで、次に、溝の側面のチャネル領域を
高濃度のｐ型不純物領域とした方がＥＰＲＯＭの性能向
上には望ましく、それを行なう場合には硼珪酸ガラス（
Ｂ　Ｓ　Ｇ）を全面に被着し、これを更に垂直エツチン
グして溝の側面にのみ硼珪酸ガラスを残し、次いで、熱
処理して側面に拡散させる。しかし、この工程は図には
示していない。

次いで、第４図（ｅ）に示すように、表面および溝表面
に５ｉ０２膜１５を形成し、その上に膜厚数１０００人
の多結晶シリコン膜２（ＦＧとなる膜）を気相成長（Ｃ
Ｖ　Ｄ）法で被着し、更に、これを垂直エツチングする
。そうすると、図のように、溝側面にのみ多結晶シリコ
ン膜２を残存させることができる。

次いで、第４図（ｆ）に示すように、多結晶シリコン膜
２の表面を酸化して、５ｉ０２膜１６を形成した後、再
び多結晶シリコン膜１　　（ＣＧとなる膜）をＣＶＤ法
で被着して溝１２を埋没させ、表面等に余分に被着した
多結晶シリコン膜はエッチバックして除去して表面を平
坦化し、更に、その表面を酸化する。

次いで、千鳥状に形成するためのトレンチアイソレーシ
ッンを行なうが、これを第４図（幻に示す断面図で説明
する。上記第４図（ａ）〜（ｆ）は第２図のＡＡ”断面
（第１図の断面）で説明してきたが、第４図（幻および
（ｆ）は第２図のＢＢ”断面で、旦つ、これを直線延長
したＢＢ″゛断面図で、この図によって説明する。

第４図（ｇ）に示すように、トレンチアイソレーション
部分８を選択的にエツチング除去する。トレンチアイソ
レーション部分はｐ型シリコン層６とその両側のＦＧ部
分で、これをｎ１型埋没層４に達するまでエツチング除
去する。次いで、第４図（（へ）に示すように、そのア
イソレーション部分をＣＶＤ法で被着させた５ｉ０２膜
１７で埋没させる。この時、表面等に余分に被着した５
ｉ０２膜はエッチバックして除去し、表面を平坦化する
。

次いで、第４図（１）に示すように、表面から砒素を拡
散して、ｎ＋型ドレイン５を形成する。このドレイン形
成はＲＯＭの周辺回路として設けられるＭＯ３素子のソ
ース、ドレインと同時に形成される０次いで、表面に眉
間絶縁膜を形成し、窓開けしてアルミニウム膜を被着し
、これをパターンニングして、第１図に示すように、ア
ルミニウム配線７を形成して、仕上げる。

以上が形成工程であるが、ここに説明したように、本発
明にがかるＥＦＲＯＭは縦方向にチャネ小領域が形成さ
れており、表面のセル占有面積が小さくでき、しかも、
セル自身は縦方向に形成されるから、余り小形にしなく
てもよい、セル自身が一定の大きさを有することは、メ
モリの性能上から好ましいことで゛ある。

更に、その形成工程はマスクを用いたパターンニング工
程が少なく、セルファライン方式であるため、微細化に
も好適である。マスク工程は溝１２を形成するためのＳ
ｉ３Ｎ４膜１１のパターンニング工程、トレンチアイソ
レーシッン部分をエツチングするためのマスクパターン
ニング工程、アルミニウム配線のための窓開は工程と配
線パターン工程のみである。従って、極めて少なく、そ
れだけ微細化が容易である。

［発明の効果］ 上記の説明から明らかなように、本発明によればＥＦＲ
ＯＭを縦方向に形成して、著しく高密度化・高集積化す
ることができる。

【図面の簡単な説明】

第１図は本発明にがかるＥＰＲＯＭの断面図、第２図は
本発明にかかるＥＦＲＯＭの平面図、第３図は本発明に
がかるＥＦＲＯＭの他の断面図、第４図はその形成工程
順断面図、 第５図は従来のＥＦＲＯＭの断面図である。 図において、 １はコントロールゲート（ＣＧ）、 ２はフローティングゲート（ＦＧ）、 ４は共通のｎ１型ソ一ス領域面、 ５はｎ“型ドレイン領域、 ６はｐ型チャネル領域、 ７はアルミニウム配線、 ８はトレンチアイソレーションＭｋｌｉを示している。 滲廃晴ｑＥＰＲＯＭ−帽憫 第　１１１ａ 第　２　図 本発明のＥＰＲＯＭ／ｌ控角斬働図 ｔ１３　　図 本発明（弓ハ゛工井槽耐自図 第４図 本発明η助へ′工握り鉾面目 第４図 佑しＥＰＲＯ廟釘市図 第５図

Claims (1)

【特許請求の範囲】
1. 共通のソース（又は、ドレイン）となる一導電型半導体
   層上に反対導電型半導体層が設けられ、該反対導電型半
   導体層と同一深さ位置に、一方向に連続して埋没したコ
   ントロールゲートが設けられ、該コントロールゲートの
   両側に絶縁膜を介して個々に分離されたフローティング
   ゲートが同じく埋没して設けられ、旦つ、該フローティ
   ングゲートの前記コントロールゲートとは反対側の前記
   反対導電型半導体層の表面に、同じく個々に分離された
   一導電型ドレイン（又は、ソース）が設けられて、前記
   コントロールゲートを共通にした２つのセルからなる縦
   形メモリが設けられていることを特徴とする半導体装置
   。