JPS63288069A - Ｍｏｓ型半導体素子の製造方法 - Google Patents
Ｍｏｓ型半導体素子の製造方法Info
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- JPS63288069A JPS63288069A JP12476587A JP12476587A JPS63288069A JP S63288069 A JPS63288069 A JP S63288069A JP 12476587 A JP12476587 A JP 12476587A JP 12476587 A JP12476587 A JP 12476587A JP S63288069 A JPS63288069 A JP S63288069A
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- polycrystalline silicon
- silicon layer
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 45
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ型半導体素子の製造方法に関し、特に
フローティングゲート酸化膜（以後ＦＬＯＴＯＸと略述
する）型不揮発性メモリ素子の製造方法、更に詳しくは
フローティングゲートの製造方法に関するものである。
フローティングゲート酸化膜（以後ＦＬＯＴＯＸと略述
する）型不揮発性メモリ素子の製造方法、更に詳しくは
フローティングゲートの製造方法に関するものである。
従来のＦＬＯＴＯＸ型不揮発性型上揮発性メモリ素子ィ
ングゲート形成方法について、第２図（ａ）〜（ｃ）を
用いて説明する。第２図（ａ）で例えばＰ型半導体基板
１１にメモリ素子のソース及びドレインとなる基板と反
対導電型の拡散層であるＮ４層１２を形成し１次に、メ
モリ素子のゲート領域に例えば熱酸化法でゲート酸膜１
３を形成し、次に、フォトリソグラフィー技術、エツチ
ング技術によりトンネル窓開口後、例えば熱酸化法によ
りトンネル酸化膜１７を形成し、次に、例えばＬＰＣＶ
Ｄ法により多結晶シリコンを成長し、不純物導入により
導電性を持たせ、まず、第１回目のフローティングゲー
トのバターニングをフォトリソグラフィー技術及びエツ
チング技術を用いて行ない、フローティングゲート１４
を形成する０次に、第２図（ｂ）に示すように、フロー
ティングゲート１４に段差を形成するために、第２回目
のフローティングゲートのバターニングをフォトリソグ
ラフィー技術及びドライエツチング技術を用いて行なう
、このごときのドライエツチングは、ブローティングゲ
ート１４の凹部が確実に残るようにエツチングを途中で
止めることになる。１８はエツチングマスクのフォトレ
ジストである１次に、第２図（Ｃ）に示すように、フロ
ーティングゲート１４上に例えば熱酸化法により多結晶
シリコン層間絶縁膜を形成し、さらに例えばＬＰＣＶＤ
法により多結晶シリコンを成長し不純物導入により導電
性を持たせ、フォトリソグラフィー技術及びエツチング
技術によりバターニングを行ない、ＦＬＯＴＯＸ型の不
揮発性メモリ素子と製造する。
ングゲート形成方法について、第２図（ａ）〜（ｃ）を
用いて説明する。第２図（ａ）で例えばＰ型半導体基板
１１にメモリ素子のソース及びドレインとなる基板と反
対導電型の拡散層であるＮ４層１２を形成し１次に、メ
モリ素子のゲート領域に例えば熱酸化法でゲート酸膜１
３を形成し、次に、フォトリソグラフィー技術、エツチ
ング技術によりトンネル窓開口後、例えば熱酸化法によ
りトンネル酸化膜１７を形成し、次に、例えばＬＰＣＶ
Ｄ法により多結晶シリコンを成長し、不純物導入により
導電性を持たせ、まず、第１回目のフローティングゲー
トのバターニングをフォトリソグラフィー技術及びエツ
チング技術を用いて行ない、フローティングゲート１４
を形成する０次に、第２図（ｂ）に示すように、フロー
ティングゲート１４に段差を形成するために、第２回目
のフローティングゲートのバターニングをフォトリソグ
ラフィー技術及びドライエツチング技術を用いて行なう
、このごときのドライエツチングは、ブローティングゲ
ート１４の凹部が確実に残るようにエツチングを途中で
止めることになる。１８はエツチングマスクのフォトレ
ジストである１次に、第２図（Ｃ）に示すように、フロ
ーティングゲート１４上に例えば熱酸化法により多結晶
シリコン層間絶縁膜を形成し、さらに例えばＬＰＣＶＤ
法により多結晶シリコンを成長し不純物導入により導電
性を持たせ、フォトリソグラフィー技術及びエツチング
技術によりバターニングを行ない、ＦＬＯＴＯＸ型の不
揮発性メモリ素子と製造する。
上述した従来のＦＬＯＴＯＸ型不揮発性型上揮発性メモ
リは、以下に示すような欠点がある。
リは、以下に示すような欠点がある。
フローティングゲート表面に大きな凹凸をつけることに
より、フローティングゲートとコントロールゲートの表
面積を大きくし、同１素子に対してより大きなフローテ
ィングゲートとコントロールゲート間容量を得てトンネ
ル酸化膜により大きな電界をかけようとするものである
が、従来の製造方法によれば、フローティングゲートの
四部の形成は第２回目のフローティングゲートのバター
ニングにおいて、ドライエツチング技術による多結晶シ
リコンのエツチングをある程度残膜が残るように行なっ
ている。したがって、多結晶シリコンのエツチングのバ
ラツキが大きければ、はとんど段差のつかない状態、あ
るいは残膜の無い状態が容易に発生しかねず、安定した
メモリの書込、消去特性が得られにくいか、あるいはコ
ントロールゲートにならず不良になってしまうという欠
点がある。
より、フローティングゲートとコントロールゲートの表
面積を大きくし、同１素子に対してより大きなフローテ
ィングゲートとコントロールゲート間容量を得てトンネ
ル酸化膜により大きな電界をかけようとするものである
が、従来の製造方法によれば、フローティングゲートの
四部の形成は第２回目のフローティングゲートのバター
ニングにおいて、ドライエツチング技術による多結晶シ
リコンのエツチングをある程度残膜が残るように行なっ
ている。したがって、多結晶シリコンのエツチングのバ
ラツキが大きければ、はとんど段差のつかない状態、あ
るいは残膜の無い状態が容易に発生しかねず、安定した
メモリの書込、消去特性が得られにくいか、あるいはコ
ントロールゲートにならず不良になってしまうという欠
点がある。
本発明の目的は、従来技術で多結晶シリコン層のエツチ
ングを途中で止め、残膜を残すという膜厚のコントロー
ルの不安定性を全くなくすことが可能となり、より安定
した７０−ティングゲート、コントロールゲート間容量
を得ることが可能となる。したがって同１素子面積に対
しては、より大きなフローティングゲート・コントロー
ルゲート間容量が安定して得られ、より大きな電界が安
定してトンネル酸化膜にかかる書込−消去特性のすぐれ
たＭＯＳ型半導体素子の製造方法を提供することにある
。
ングを途中で止め、残膜を残すという膜厚のコントロー
ルの不安定性を全くなくすことが可能となり、より安定
した７０−ティングゲート、コントロールゲート間容量
を得ることが可能となる。したがって同１素子面積に対
しては、より大きなフローティングゲート・コントロー
ルゲート間容量が安定して得られ、より大きな電界が安
定してトンネル酸化膜にかかる書込−消去特性のすぐれ
たＭＯＳ型半導体素子の製造方法を提供することにある
。
本発明のＭＯＳ型半導体素子の製造方法は、半導体基板
上の一主表面に第１の絶縁膜を形成し、該第１の絶縁膜
の一部に第２の非常に膜厚の薄い絶縁膜を形成する工程
と、前記第１の絶縁膜上の一部及び第２の絶縁膜上に第
１の導電性を有する多結晶シリコン層を選択的に形成す
る工程と、前記第１の絶縁膜上の一部及び第１の導電性
を有する多結晶シリコン層上に第２の導電性を有する多
結晶シリコン層を選択的に形成する工程と、該第２の導
電性を有する多結晶シリコン層上に第３の絶縁膜を形成
する工程と、該第３の絶縁膜上に第３の導電性を有する
多結晶シリコン層を選択的に形成する工程とを有してい
る。
上の一主表面に第１の絶縁膜を形成し、該第１の絶縁膜
の一部に第２の非常に膜厚の薄い絶縁膜を形成する工程
と、前記第１の絶縁膜上の一部及び第２の絶縁膜上に第
１の導電性を有する多結晶シリコン層を選択的に形成す
る工程と、前記第１の絶縁膜上の一部及び第１の導電性
を有する多結晶シリコン層上に第２の導電性を有する多
結晶シリコン層を選択的に形成する工程と、該第２の導
電性を有する多結晶シリコン層上に第３の絶縁膜を形成
する工程と、該第３の絶縁膜上に第３の導電性を有する
多結晶シリコン層を選択的に形成する工程とを有してい
る。
次に、本発明について図面を参照して説明する。第１図
（ａ）〜（ｆ）は、本発明の一実施例を説明するために
工程順に示した半導体素子の断面図である。
（ａ）〜（ｆ）は、本発明の一実施例を説明するために
工程順に示した半導体素子の断面図である。
まず、第１図（ａ）に示すように、例えばＰ型半導体基
板１にメモリ素子のソース及びドレインとなるＮ＋層２
を、フォトリソグラフィー技術及びイオン注入技術を用
いて選択的に形成する。次に、メモリ素子のゲート領域
に例えば酸化法でゲート酸化膜３を形成し、次にフォト
リソグラフィー技術、エツチング技術によりトンネル酸
化膜形成領域のゲート酸化膜３を除去する０次に、例え
ば熱酸化３＆によりトンネル酸化膜７を形成する。
板１にメモリ素子のソース及びドレインとなるＮ＋層２
を、フォトリソグラフィー技術及びイオン注入技術を用
いて選択的に形成する。次に、メモリ素子のゲート領域
に例えば酸化法でゲート酸化膜３を形成し、次にフォト
リソグラフィー技術、エツチング技術によりトンネル酸
化膜形成領域のゲート酸化膜３を除去する０次に、例え
ば熱酸化３＆によりトンネル酸化膜７を形成する。
次に、第１図（ｂ）に示すように、例えばＬＰＣＶＤ法
により多結晶シリコンを０．１〜０．７μｍ成長し、不
純物を例えば熱拡散法により導入し多結晶シリコンに導
電性をもたせる１次に、フォトリソグラフィー技術及び
ドライエツチング技術を用いてトンネル酸化膜７上及び
ゲート酸化膜３上の一部にフローゲートとなる第１の多
結晶シリコン層４を形成する。
により多結晶シリコンを０．１〜０．７μｍ成長し、不
純物を例えば熱拡散法により導入し多結晶シリコンに導
電性をもたせる１次に、フォトリソグラフィー技術及び
ドライエツチング技術を用いてトンネル酸化膜７上及び
ゲート酸化膜３上の一部にフローゲートとなる第１の多
結晶シリコン層４を形成する。
次に、第１図（ｃ）に示すように、希フッ酸処理を行な
った後例えばＬＰＣＶＤ法により多結晶シリコンを０．
１〜０．５μｍ成長し、不純物を例えば熱拡散法により
導入し多結晶シリコンに導電性をもたせる６次に、フォ
トリソグラフィー技術及びドライエツチング技術を用い
て第２の多結晶シリコン層５を形成する。この多結晶シ
リコン層４及び多結晶シリコン層５で、表面に凹凸を持
つフローティングゲートが形成されたことになる。
った後例えばＬＰＣＶＤ法により多結晶シリコンを０．
１〜０．５μｍ成長し、不純物を例えば熱拡散法により
導入し多結晶シリコンに導電性をもたせる６次に、フォ
トリソグラフィー技術及びドライエツチング技術を用い
て第２の多結晶シリコン層５を形成する。この多結晶シ
リコン層４及び多結晶シリコン層５で、表面に凹凸を持
つフローティングゲートが形成されたことになる。
次に、第１図（ｄ）に示すように、例えば熱酸化法によ
り多結晶シリコン層間絶縁膜を形成する。
り多結晶シリコン層間絶縁膜を形成する。
次に、第１図（ｅ）に示すように、例えばＬＰＣＶＤ法
により多結晶シリコンを形成し、例えば熱拡散法により
不純物を導入し導電性を持たせる。
により多結晶シリコンを形成し、例えば熱拡散法により
不純物を導入し導電性を持たせる。
次に、第１図（ｆ）に示すように、例えばフォトリソグ
ラフィー技術及びドライエツチング技術を用い、多結晶
シリコン電極６を形成し、さらに例えば熱酸化法により
、多結晶シリコン電極の表面を酸化し、ＦＬＯＴＯＸ型
不揮発生メモリができる。
ラフィー技術及びドライエツチング技術を用い、多結晶
シリコン電極６を形成し、さらに例えば熱酸化法により
、多結晶シリコン電極の表面を酸化し、ＦＬＯＴＯＸ型
不揮発生メモリができる。
以上説明したように本発明は、フローティングゲートを
形成するにあたって第１の多結晶シリコン層４を形成し
た後に、第２の多結晶シリコン層５を形成することによ
り表面に凹凸をもたせている。したがって、従来技術の
ように多結晶シリコンのエツチングを途中でとめ、残膜
を残すような不安定性を全くなくすことが可能となり、
より安定したフローティングゲート、コントロールゲー
ト間容量を得ることが可能となる。したがって、同一素
子面積に対しては、より大きな電界が安定してトンネル
酸化膜にかかる書込・消去特性のすぐれたＦＬＯＴＯＸ
型メモリ素子メモリ素子る効果がある。
形成するにあたって第１の多結晶シリコン層４を形成し
た後に、第２の多結晶シリコン層５を形成することによ
り表面に凹凸をもたせている。したがって、従来技術の
ように多結晶シリコンのエツチングを途中でとめ、残膜
を残すような不安定性を全くなくすことが可能となり、
より安定したフローティングゲート、コントロールゲー
ト間容量を得ることが可能となる。したがって、同一素
子面積に対しては、より大きな電界が安定してトンネル
酸化膜にかかる書込・消去特性のすぐれたＦＬＯＴＯＸ
型メモリ素子メモリ素子る効果がある。
第１図（ａ）〜（ｆ＞は本発明の一実施例を説明するた
めに工程順に示した半導体素子の断面図、第２図（ａ）
〜（Ｃ）は従来のＭＯ３型半導体素子の製造方法を説明
するために工程順に示した素子の断面図である。 １．１１・・・ＳＬ基板、２．１２・・・基板と反対導
電型拡散層、３．１３・・・ゲート酸化膜、４・・・フ
ローティングゲート（第１の多結晶シリコン）、５・・
・フローティングゲート（第２の多結晶シリコン）、１
４・・・フローティングゲート、７，１７・・・トンネ
ル酸化膜、６．１６・・・コントロールゲート、１８・
・・フォトシスト。 ／Ｊ、、’： ・：ｔ“ ｍ− パ゛箋１図
めに工程順に示した半導体素子の断面図、第２図（ａ）
〜（Ｃ）は従来のＭＯ３型半導体素子の製造方法を説明
するために工程順に示した素子の断面図である。 １．１１・・・ＳＬ基板、２．１２・・・基板と反対導
電型拡散層、３．１３・・・ゲート酸化膜、４・・・フ
ローティングゲート（第１の多結晶シリコン）、５・・
・フローティングゲート（第２の多結晶シリコン）、１
４・・・フローティングゲート、７，１７・・・トンネ
ル酸化膜、６．１６・・・コントロールゲート、１８・
・・フォトシスト。 ／Ｊ、、’： ・：ｔ“ ｍ− パ゛箋１図
Claims (1)
- 半導体基板上の一主表面に第１の絶縁膜を形成し、該第
１の絶縁膜の一部に第２の非常に膜厚の薄い絶縁膜を形
成する工程と、前記第１の絶縁膜上の一部及び第２の絶
縁膜上に第１の導電性を有する多結晶シリコン層を選択
的に形成する工程と、前記第１の絶縁膜上の一部及び第
１の導電性を有する多結晶シリコン層上に第２の導電性
を有する多結晶シリコン層を選択的に形成する工程と、
該第２の導電性を有する多結晶シリコン層上に第３の絶
縁膜を形成する工程と、該第３の絶縁膜上に第３の導電
性を有する多結晶シリコン層を選択的に形成する工程と
を有することを特徴とするＭＯＳ型半導体素子の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476587A JPS63288069A (ja) | 1987-05-20 | 1987-05-20 | Ｍｏｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12476587A JPS63288069A (ja) | 1987-05-20 | 1987-05-20 | Ｍｏｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63288069A true JPS63288069A (ja) | 1988-11-25 |
Family
ID=14893558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12476587A Pending JPS63288069A (ja) | 1987-05-20 | 1987-05-20 | Ｍｏｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63288069A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003528464A (ja) * | 2000-03-21 | 2003-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 高温のディスカム処理を使用して高品質な複数の厚さの酸化物層を形成する方法 |
| JP4755380B2 (ja) * | 2000-03-23 | 2011-08-24 | スパンション エルエルシー | 半導体構造の形成方法 |
-
1987
- 1987-05-20 JP JP12476587A patent/JPS63288069A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003528464A (ja) * | 2000-03-21 | 2003-09-24 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 高温のディスカム処理を使用して高品質な複数の厚さの酸化物層を形成する方法 |
| JP4846162B2 (ja) * | 2000-03-21 | 2011-12-28 | スパンション エルエルシー | 高温のディスカム処理を使用して高品質な複数の厚さの酸化物層を形成する方法 |
| JP4755380B2 (ja) * | 2000-03-23 | 2011-08-24 | スパンション エルエルシー | 半導体構造の形成方法 |
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