JPH04118960A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04118960A JPH04118960A JP2238409A JP23840990A JPH04118960A JP H04118960 A JPH04118960 A JP H04118960A JP 2238409 A JP2238409 A JP 2238409A JP 23840990 A JP23840990 A JP 23840990A JP H04118960 A JPH04118960 A JP H04118960A
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- capacitor
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は半導体装置の製造方法に関し、更に詳しくは
ＥＥＰＲＯＭやＥＰＲＯＭなどのメモリ素子におけるキ
ャパシタ形成方法に関するものである。
ＥＥＰＲＯＭやＥＰＲＯＭなどのメモリ素子におけるキ
ャパシタ形成方法に関するものである。
（ロ）従来の技術
従来この種の方法としては、第１のフォトレジストを用
いて、シリコン基板上に、ゲート酸化膜を介してイオン
注入によりキャパシタ下部電極並びにこれに隣接してキ
ャパシタに接続するＥＦＲＯＭのソース・ドレイン領域
を含むＮ゛拡散層を形成し、第１のフォトレジストを除
去した後、第１のフォトレジストよりも狭いパターンを
育する第２のフォトレジストを形成し、それによってキ
ャバシタ下部電極直上のゲート酸化膜を除去して開口を
設け、第２のフォトレジストを除去しＬ後、続いて開口
内にキャパシタ絶縁膜としてのトンネル酸化膜を熱処理
によって形成し、しかる後そのトンネル酸化膜を覆って
キャパシタ上部電極としてのＮ′″ポリシリコンのフロ
ーティングゲートを形成していた。
いて、シリコン基板上に、ゲート酸化膜を介してイオン
注入によりキャパシタ下部電極並びにこれに隣接してキ
ャパシタに接続するＥＦＲＯＭのソース・ドレイン領域
を含むＮ゛拡散層を形成し、第１のフォトレジストを除
去した後、第１のフォトレジストよりも狭いパターンを
育する第２のフォトレジストを形成し、それによってキ
ャバシタ下部電極直上のゲート酸化膜を除去して開口を
設け、第２のフォトレジストを除去しＬ後、続いて開口
内にキャパシタ絶縁膜としてのトンネル酸化膜を熱処理
によって形成し、しかる後そのトンネル酸化膜を覆って
キャパシタ上部電極としてのＮ′″ポリシリコンのフロ
ーティングゲートを形成していた。
（ハ）発明が解決しようとする課題
しかし、キャパシタ下部電極を形成する際に、パターン
幅の広い第１のフォトレジストを用い、キャパシタ絶縁
膜を形成する際に、パターン幅の狭い第２のフォトレジ
ストを用いているので、アライメント余裕に問題がある
。
幅の広い第１のフォトレジストを用い、キャパシタ絶縁
膜を形成する際に、パターン幅の狭い第２のフォトレジ
ストを用いているので、アライメント余裕に問題がある
。
この発明は１回のフォトパターンでイオン注入窓とキャ
パシタ絶ＩＩを決定する事により、デザインマージンを
０μ属に近付けることができる半導体装置の製造方法を
提供することを目的とするものである。
パシタ絶ＩＩを決定する事により、デザインマージンを
０μ属に近付けることができる半導体装置の製造方法を
提供することを目的とするものである。
（ニ）課題を解決するための手段および作用この発明は
、（１）ゲート絶縁膜を有する半導体基板上に、全面に
、イオン注入窓のパターンを存するフォトレジストパタ
ーンを形成し、これをマスクとして半導体基板表面のキ
ャパシタ形成領域に、イオン注入により第１不純物拡散
層を形成してこれをキャパシタ下部電極とし、（Ｉｉ
）上記フォトレジストパターンをマスクとして上記第「
不純物拡散層直上のゲート絶縁膜を除去してギヤバンク
絶縁膜形成用開口を形成し、上記フォトレジストパター
ンを除去した後、（Ｉｉｉ ）キャパシタ絶縁膜形成用
開口を含む半導体基板上に、全面に、熱処理を付し、上
記開口内に熱酸化膜を形成してこれをキャパシタ絶縁膜
とし、（Ｉｖ ）上記熱酸化膜を含む半導体基板上に、
全面に、導電層を形成した後、これをパターン化して少
なくとも導電膜を上記開口を覆って残存させ、その残存
された導電膜をキ千バシタ上ｓｉｒ極とし、（Ｖ）この
残存された導電膜をマスクにしてイオン注入によって半
導体基板表面に、上記第１不純物拡散層に電気的に接続
する第２不純物拡散層を形成することを特徴する半導体
装置の製造方法である。
、（１）ゲート絶縁膜を有する半導体基板上に、全面に
、イオン注入窓のパターンを存するフォトレジストパタ
ーンを形成し、これをマスクとして半導体基板表面のキ
ャパシタ形成領域に、イオン注入により第１不純物拡散
層を形成してこれをキャパシタ下部電極とし、（Ｉｉ
）上記フォトレジストパターンをマスクとして上記第「
不純物拡散層直上のゲート絶縁膜を除去してギヤバンク
絶縁膜形成用開口を形成し、上記フォトレジストパター
ンを除去した後、（Ｉｉｉ ）キャパシタ絶縁膜形成用
開口を含む半導体基板上に、全面に、熱処理を付し、上
記開口内に熱酸化膜を形成してこれをキャパシタ絶縁膜
とし、（Ｉｖ ）上記熱酸化膜を含む半導体基板上に、
全面に、導電層を形成した後、これをパターン化して少
なくとも導電膜を上記開口を覆って残存させ、その残存
された導電膜をキ千バシタ上ｓｉｒ極とし、（Ｖ）この
残存された導電膜をマスクにしてイオン注入によって半
導体基板表面に、上記第１不純物拡散層に電気的に接続
する第２不純物拡散層を形成することを特徴する半導体
装置の製造方法である。
すなわち、この発明はイオン注入窓とキャパシタ絶縁膜
を１回のフォトパターンで決定する事により、イオン注
入により形成されるＮ°拡散層キャパシタ下部電極とポ
リシリコンＮ°デポキャパシタ上部電極のデザインマー
ジンを０８ｍにするようにしたものである。
を１回のフォトパターンで決定する事により、イオン注
入により形成されるＮ°拡散層キャパシタ下部電極とポ
リシリコンＮ°デポキャパシタ上部電極のデザインマー
ジンを０８ｍにするようにしたものである。
（ホ）実施例
以下図に示す実施例にもとづいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
以下、第１ｆ！Ｉを用いて本発明の一実施例にょるＥＥ
ＦＲＯＭの製造方法について説明する。
ＦＲＯＭの製造方法について説明する。
まず、第１図（ａ）に示すように、４００人厚０ゲート
絶縁１３を有するＳｉ基板１上に、全面に、イオン注入
窓４ａのパターンを有するフォトレジストパターン４を
形成し、これをマスクとしてＳｉ基板表面のキャパシタ
形成領域（Ｒ）に、イオン（”Ａｓ”）５λの注入によ
りＮ゛拡散層（第１不純物拡散層）５を形成してこれを
キャパシタ下部電極とする。
絶縁１３を有するＳｉ基板１上に、全面に、イオン注入
窓４ａのパターンを有するフォトレジストパターン４を
形成し、これをマスクとしてＳｉ基板表面のキャパシタ
形成領域（Ｒ）に、イオン（”Ａｓ”）５λの注入によ
りＮ゛拡散層（第１不純物拡散層）５を形成してこれを
キャパシタ下部電極とする。
この際、イオン注入前に、Ｓｉ基板表面にはＶｔｈ注入
層２が形成されている。
層２が形成されている。
次に、フォトレジストパターン４をマスクとして拡散層
５直上のゲート絶縁膜３ａを除去してキャパシタ絶縁膜
形成用開口１１を形成し［第１図（ｂ）参照］、フォト
レジストパターン４を除去した後、キャパシタ絶縁膜形
成用開口１１を含むＳｔ基板上に、全面に、熱処理を付
し、開口！ｌ内にＳｉＯ！のトンネル酸化膜（熱酸化膜
）６を１００人厚人厚成してこれをキャパシタ絶縁膜と
し［第１図（ｃ）参照コ、 熱酸化Ｈ６を含むＳｉ基板ｌ上に、全面に、Ｎ。
５直上のゲート絶縁膜３ａを除去してキャパシタ絶縁膜
形成用開口１１を形成し［第１図（ｂ）参照］、フォト
レジストパターン４を除去した後、キャパシタ絶縁膜形
成用開口１１を含むＳｔ基板上に、全面に、熱処理を付
し、開口！ｌ内にＳｉＯ！のトンネル酸化膜（熱酸化膜
）６を１００人厚人厚成してこれをキャパシタ絶縁膜と
し［第１図（ｃ）参照コ、 熱酸化Ｈ６を含むＳｉ基板ｌ上に、全面に、Ｎ。
ポリシリコン層（導電層）を形成した後、これをパター
ン化して導電膜を開口１１を覆って残存させ、その残存
された導電膜をフローティングゲート（キャパシタ上部
電極）７とする［第１図（ｄ）参照］。
ン化して導電膜を開口１１を覆って残存させ、その残存
された導電膜をフローティングゲート（キャパシタ上部
電極）７とする［第１図（ｄ）参照］。
この際、同時に、セレクトゲート７ａも残存される。
次にこの残存されたフローティングゲート７をマスクに
してセルファライン的にイオン（”Ａ ｓ ”）１０ａ
注入によってＳｉ基板表面に、Ｎ°拡散層５に電気的に
接続するＮｏの拡散層（ソース・ドレイン）１０を形成
する［第１図（ｅ）参照］。
してセルファライン的にイオン（”Ａ ｓ ”）１０ａ
注入によってＳｉ基板表面に、Ｎ°拡散層５に電気的に
接続するＮｏの拡散層（ソース・ドレイン）１０を形成
する［第１図（ｅ）参照］。
最後に、フローティングゲートフ上に絶縁膜８を介して
Ｎ°ポリシリコンのコントロールゲート９を形成して素
子が完成する［第１図（ｆ）参照］。
Ｎ°ポリシリコンのコントロールゲート９を形成して素
子が完成する［第１図（ｆ）参照］。
このように本実施例では、同一のマスク４を使ってフロ
ーティングゲート７とＮ゛拡散層５のデザインマージン
を０μｍにすることができる。従って、Ｎ゛拡散層５を
必要最小径まで小さくできる。
ーティングゲート７とＮ゛拡散層５のデザインマージン
を０μｍにすることができる。従って、Ｎ゛拡散層５を
必要最小径まで小さくできる。
（へ）発明の効果
以上のようにこの発明によれば、１回のフォトパターン
でイオン注入窓とキャパシタ絶縁膜を決定するようにし
たので、デザインマージンを０μｍにでき、その結果、
キャパシタ下部電極層を必要最小限まで小さくでき、そ
れによってセルサイズを小さくすることができる効果が
ある。
でイオン注入窓とキャパシタ絶縁膜を決定するようにし
たので、デザインマージンを０μｍにでき、その結果、
キャパシタ下部電極層を必要最小限まで小さくでき、そ
れによってセルサイズを小さくすることができる効果が
ある。
第１図はこの発明の一実施例を説明するための製造工程
説明図である。 ■・ ・・Ｓｉ基板、３・・・・・・ゲート酸化膜、４
・・・・・フォトレジスト、４ａ・・・・・イオン注入
窓、５ ａ Ｉ Ｏａ−７５Ａ ｓ ５・・・・・・Ｎ゛拡散層（キャパシタ下部電極）、６
・・・・・・５ｉｆｔのトンネル酸化膜（キャパシタ絶
縁膜）、 ７・・・・・・フローティングゲート（キャパシタ上部
電極）。 第 図 一−ｃ−Ｊ 第 図
説明図である。 ■・ ・・Ｓｉ基板、３・・・・・・ゲート酸化膜、４
・・・・・フォトレジスト、４ａ・・・・・イオン注入
窓、５ ａ Ｉ Ｏａ−７５Ａ ｓ ５・・・・・・Ｎ゛拡散層（キャパシタ下部電極）、６
・・・・・・５ｉｆｔのトンネル酸化膜（キャパシタ絶
縁膜）、 ７・・・・・・フローティングゲート（キャパシタ上部
電極）。 第 図 一−ｃ−Ｊ 第 図
Claims (1)
- 【特許請求の範囲】 １、（ I ）ゲート絶縁膜を有する半導体基板上に、全
面に、イオン注入窓のパターンを有するフォトレジスト
パターンを形成し、これをマスクとして半導体基板表面
のキャパシタ形成領域に、イオン注入により第１不純物
拡散層を形成してこれをキャパシタ下部電極とし、 （II）上記フォトレジストパターンをマスクとして上記
第１不純物拡散層直上のゲート絶縁膜を除去してキャパ
シタ絶縁膜形成用開口を形成し、上記フォトレジストパ
ターンを除去した後、（III）キャパシタ絶縁膜形成用
開口を含む半導体基板上に、全面に、熱処理を付し、上
記開口内に熱酸化膜を形成してこれをキャパシタ絶縁膜
とし、 （IV）上記熱酸化膜を含む半導体基板上に、全面に、導
電層を形成した後、これをパターン化して少なくとも導
電膜を上記開口を覆って残存させ、その残存された導電
膜をキャパシタ上部電極とし、（Ｖ）この残存された導
電膜をマスクにしてイオン注入によって半導体基板表面
に、上記第１不純物拡散層に電気的に接続する第２不純
物拡散層を形成することを特徴する半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238409A JP2582931B2 (ja) | 1990-09-08 | 1990-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2238409A JP2582931B2 (ja) | 1990-09-08 | 1990-09-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04118960A true JPH04118960A (ja) | 1992-04-20 |
| JP2582931B2 JP2582931B2 (ja) | 1997-02-19 |
Family
ID=17029782
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2238409A Expired - Fee Related JP2582931B2 (ja) | 1990-09-08 | 1990-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2582931B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875925A2 (en) * | 1997-04-30 | 1998-11-04 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
-
1990
- 1990-09-08 JP JP2238409A patent/JP2582931B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0875925A2 (en) * | 1997-04-30 | 1998-11-04 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
| EP0875925A3 (en) * | 1997-04-30 | 2000-12-27 | Samsung Electronics Co., Ltd. | Method of manufacturing capacitors in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2582931B2 (ja) | 1997-02-19 |
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Legal Events
| Date | Code | Title | Description |
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