JP2877556B2 - 不揮発性半導体装置及びその製造方法 - Google Patents
不揮発性半導体装置及びその製造方法Info
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- JP2877556B2 JP2877556B2 JP3131427A JP13142791A JP2877556B2 JP 2877556 B2 JP2877556 B2 JP 2877556B2 JP 3131427 A JP3131427 A JP 3131427A JP 13142791 A JP13142791 A JP 13142791A JP 2877556 B2 JP2877556 B2 JP 2877556B2
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Description
【０００１】
【産業上の利用分野】この発明はＦＬＯＴＯＸ（Ｆｌｏ
ａｔｉｎｇ Ｇａｔｅ ｗｉｔｈ Ｔｕｎｎｅｌ Ｏｘ
ｉｄｅ）トランジスタを有する不揮発性メモリ及びその
製造方法に関する。
ａｔｉｎｇ Ｇａｔｅ ｗｉｔｈ Ｔｕｎｎｅｌ Ｏｘ
ｉｄｅ）トランジスタを有する不揮発性メモリ及びその
製造方法に関する。
【０００２】
【従来の技術】従来、メモリとしては、図９に示すよう
にＮ型拡散層９２を有するＳｉ基板９１上に薄いゲート
酸化膜９３及びトンネル酸化膜９４を介してフローティ
ングゲート９５を配設したものがある。薄いゲート酸化
膜９３とトンネル酸化膜９４を同時に形成した後フロー
ティングゲート９５としてポリシリコンを堆積し、この
ゲートをマスクとしてセルフアライン的にイオン注入を
行い、このイオン注入により形成されたＮ型拡散層とフ
ローティングゲートのオーバーラップ部９６がトンネル
領域になる。
にＮ型拡散層９２を有するＳｉ基板９１上に薄いゲート
酸化膜９３及びトンネル酸化膜９４を介してフローティ
ングゲート９５を配設したものがある。薄いゲート酸化
膜９３とトンネル酸化膜９４を同時に形成した後フロー
ティングゲート９５としてポリシリコンを堆積し、この
ゲートをマスクとしてセルフアライン的にイオン注入を
行い、このイオン注入により形成されたＮ型拡散層とフ
ローティングゲートのオーバーラップ部９６がトンネル
領域になる。
【０００３】
【発明が解決しようとする課題】しかし、ゲート酸化膜
とトンネル酸化膜を同時に形成するため、トランジスタ
の信頼性が悪くなり、又、１００Å程度の膜厚であるの
で余り薄くできない。さらには、薄いゲート酸化膜の下
にＮ型拡散層の端が位置するから、いわゆるゲート制御
型のband-to-band接合リークを生じるため、Ｎ型拡散層
に高電圧を印加できない。
とトンネル酸化膜を同時に形成するため、トランジスタ
の信頼性が悪くなり、又、１００Å程度の膜厚であるの
で余り薄くできない。さらには、薄いゲート酸化膜の下
にＮ型拡散層の端が位置するから、いわゆるゲート制御
型のband-to-band接合リークを生じるため、Ｎ型拡散層
に高電圧を印加できない。
【０００４】
【課題を解決するための手段及びその作用】この発明に
よれば、ソース、ドレインを有する半導体基板上に絶縁
膜を介してフローティングゲート及び制御ゲートが順次
積層されてなる不揮発性半導体装置において、上記フロ
ーティングゲートは、チャネル領域上にゲート絶縁膜を
介して形成された第１のフローティングゲート部と、ソ
ース又は／及びドレイン上の、上記第１のフローティン
グゲート部の側壁側に配設され、ゲート片により上記第
１のフローティングゲート部と電気的に接続された第２
のフローティングゲート部とからなり、該第２のフロー
ティングゲート部はソース又はドレインとの間にトンネ
ル酸化膜を有し、制御ゲートは上記フローティングゲー
トを被覆していることを特徴とする不揮発性半導体装置
が提供される。また、この発明によれば、半導体基板上
にゲート絶縁膜となる第１の絶縁膜、第１の導電材料を
堆積させ、上記第１の導電材料をパターニングすること
により、第１のフローティングゲート部を形成する工程
と、該第１のフローティングゲート部をマスクにイオン
注入し、ソース／ドレインを形成する工程と、上記ドレ
イン上の第１の絶縁膜を除去し、所定領域だけ上記半導
体基板表面を露出させた後、全面を酸化し、上記第１の
絶縁膜が除去された領域にトンネル酸化膜となる第２の
絶縁膜を形成する工程と、全面に第２の導電材料を堆積
させた後、エッチバックすることにより、第２のフロー
ティングゲート部となるサイドウォールを形成する工程
と、上記第１のフローティングゲート部上面を露出させ
た後、全面に第３の導電材料を堆積させ、エッチバック
して、ゲート片による上記第１のフローティングゲート
部と上記第２のフローティングゲート部との電気的接続
を行うことにより、フローティングゲートを形成する工
程、 上記フローティングゲート上に制御ゲートを形成す
る工程を有することを特徴とする不揮発性半導体装置の
製造方法が提供される。すなわち、この発明は、フロー
ティングゲート（第１のフローティングゲート部）の側
壁側に、このフローティングゲートと電気的に接続する
導電性側壁スペーサ（第２のフローティングゲート部）
を設け、それによってゲート酸化膜の膜厚とそれ以外の
膜厚を異ならすことができるようにし、ソース又は／及
びドレインと導電性側壁スペーサのオーバーラップ部を
薄くできてこれをトンネル領域とし、書き込み／消去特
性を向上できる。また、ソース又は／及びドレインの端
が位置するゲート酸化膜を従来より厚くできるので、接
合リークの発生を防止できる。
よれば、ソース、ドレインを有する半導体基板上に絶縁
膜を介してフローティングゲート及び制御ゲートが順次
積層されてなる不揮発性半導体装置において、上記フロ
ーティングゲートは、チャネル領域上にゲート絶縁膜を
介して形成された第１のフローティングゲート部と、ソ
ース又は／及びドレイン上の、上記第１のフローティン
グゲート部の側壁側に配設され、ゲート片により上記第
１のフローティングゲート部と電気的に接続された第２
のフローティングゲート部とからなり、該第２のフロー
ティングゲート部はソース又はドレインとの間にトンネ
ル酸化膜を有し、制御ゲートは上記フローティングゲー
トを被覆していることを特徴とする不揮発性半導体装置
が提供される。また、この発明によれば、半導体基板上
にゲート絶縁膜となる第１の絶縁膜、第１の導電材料を
堆積させ、上記第１の導電材料をパターニングすること
により、第１のフローティングゲート部を形成する工程
と、該第１のフローティングゲート部をマスクにイオン
注入し、ソース／ドレインを形成する工程と、上記ドレ
イン上の第１の絶縁膜を除去し、所定領域だけ上記半導
体基板表面を露出させた後、全面を酸化し、上記第１の
絶縁膜が除去された領域にトンネル酸化膜となる第２の
絶縁膜を形成する工程と、全面に第２の導電材料を堆積
させた後、エッチバックすることにより、第２のフロー
ティングゲート部となるサイドウォールを形成する工程
と、上記第１のフローティングゲート部上面を露出させ
た後、全面に第３の導電材料を堆積させ、エッチバック
して、ゲート片による上記第１のフローティングゲート
部と上記第２のフローティングゲート部との電気的接続
を行うことにより、フローティングゲートを形成する工
程、 上記フローティングゲート上に制御ゲートを形成す
る工程を有することを特徴とする不揮発性半導体装置の
製造方法が提供される。すなわち、この発明は、フロー
ティングゲート（第１のフローティングゲート部）の側
壁側に、このフローティングゲートと電気的に接続する
導電性側壁スペーサ（第２のフローティングゲート部）
を設け、それによってゲート酸化膜の膜厚とそれ以外の
膜厚を異ならすことができるようにし、ソース又は／及
びドレインと導電性側壁スペーサのオーバーラップ部を
薄くできてこれをトンネル領域とし、書き込み／消去特
性を向上できる。また、ソース又は／及びドレインの端
が位置するゲート酸化膜を従来より厚くできるので、接
合リークの発生を防止できる。
【０００５】
【実施例】以下この発明について説明する。なお、それ
によってこの発明は限定を受けるものではない。図７は
この発明の第１の実施例を示す。図７において、メモリ
は、Ｎ型のソース２、ドレイン３を有するＳｉ基板１上
に、３００Åの厚さのＳｉＯ2のゲート酸化膜４を介し
てポリシリコンのフローティングゲート５が配設されて
いる。フローティングゲート５は、ドレイン３上の８０
Åの厚さのＳｉＯ2のトンネル酸化膜６を介して配設さ
れたポリシリコンの第２のフローティングゲート部（導
電性側壁スペーサ）７と、第２のフローティングゲート
部７とスペーサ絶縁膜８を介して配設された第１のフロ
ーティングゲート部（ゲート本体）９と、その上に第２
のフローティングゲート７とは電気的に接続可能に配設
されたゲート片１０と、ソース２の上方に配設された第
２のフローティングゲート部１１とからなる。 以下製
造方法について説明する。まず、図１に示すようにＳｉ
基板１上に３００Å厚ゲート酸化膜４を形成した後、２
０００Å厚のポリシリコン層、１０００Å厚のＳｉＯ2
層及びフォトレジスト層を順次積層した後フォトレジス
トパターン１５を形成し、これをマスクにして、ＳｉＯ
2層、ポリシリコン層をエッチングし、第１のフローテ
ィングゲート部９となる第１ポリシリコン膜およびＳｉ
Ｏ2パターン１４を形成する。次に、レジストパターン
１５を除去した後、第１ポリシリコン膜、パターン１４
をマスクにしてＡｓイオン１６を注入し、Ｎ型のソース
２、ドレイン３を形成する（図２参照）。続いて、ドレ
イン３上のゲート酸化膜４をフォトレジストパターン１
７をマスクに除去する（図３参照）。続いて、パターン
１７を除去したのち、第１ポリシリコン膜を含むＳｉ基
板１の全面を酸化して８０Å厚のトンネル酸化膜６を形
成し、さらに３０００Å厚の第２ポリシリコン膜１８を
堆積する（図４参照）。続いて、全面をエッチバックし
てドレイン３上にポリシリコンの第２のフローティング
ゲート部７を形成する（図５参照）。この際、第２のフ
ローティングゲート部７、１１はスペーサ絶縁膜８を介
して第１のフローティングゲート部９に接続され、この
第１のフローティングゲート部９上にはＳｉＯ2膜１４
が配設されており、エッチバックの際、第１のフローテ
ィングゲート部９をマスクする。続いて、ＳｉＯ2膜１
４を除去した後、２５００Å厚の第３ポリシリコン膜１
９を堆積し（図６参照）、これをエッチバックして第２
のフローティングゲート部７、１１と第１のフローティ
ングゲート部９とを電気的に接続可能なゲート片１０を
形成する（図７参照）。その後公知の方法にて制御ゲー
ト用絶縁膜を介して制御ゲート等をつくる。このように
して不揮発性メモリを形成できる。
によってこの発明は限定を受けるものではない。図７は
この発明の第１の実施例を示す。図７において、メモリ
は、Ｎ型のソース２、ドレイン３を有するＳｉ基板１上
に、３００Åの厚さのＳｉＯ2のゲート酸化膜４を介し
てポリシリコンのフローティングゲート５が配設されて
いる。フローティングゲート５は、ドレイン３上の８０
Åの厚さのＳｉＯ2のトンネル酸化膜６を介して配設さ
れたポリシリコンの第２のフローティングゲート部（導
電性側壁スペーサ）７と、第２のフローティングゲート
部７とスペーサ絶縁膜８を介して配設された第１のフロ
ーティングゲート部（ゲート本体）９と、その上に第２
のフローティングゲート７とは電気的に接続可能に配設
されたゲート片１０と、ソース２の上方に配設された第
２のフローティングゲート部１１とからなる。 以下製
造方法について説明する。まず、図１に示すようにＳｉ
基板１上に３００Å厚ゲート酸化膜４を形成した後、２
０００Å厚のポリシリコン層、１０００Å厚のＳｉＯ2
層及びフォトレジスト層を順次積層した後フォトレジス
トパターン１５を形成し、これをマスクにして、ＳｉＯ
2層、ポリシリコン層をエッチングし、第１のフローテ
ィングゲート部９となる第１ポリシリコン膜およびＳｉ
Ｏ2パターン１４を形成する。次に、レジストパターン
１５を除去した後、第１ポリシリコン膜、パターン１４
をマスクにしてＡｓイオン１６を注入し、Ｎ型のソース
２、ドレイン３を形成する（図２参照）。続いて、ドレ
イン３上のゲート酸化膜４をフォトレジストパターン１
７をマスクに除去する（図３参照）。続いて、パターン
１７を除去したのち、第１ポリシリコン膜を含むＳｉ基
板１の全面を酸化して８０Å厚のトンネル酸化膜６を形
成し、さらに３０００Å厚の第２ポリシリコン膜１８を
堆積する（図４参照）。続いて、全面をエッチバックし
てドレイン３上にポリシリコンの第２のフローティング
ゲート部７を形成する（図５参照）。この際、第２のフ
ローティングゲート部７、１１はスペーサ絶縁膜８を介
して第１のフローティングゲート部９に接続され、この
第１のフローティングゲート部９上にはＳｉＯ2膜１４
が配設されており、エッチバックの際、第１のフローテ
ィングゲート部９をマスクする。続いて、ＳｉＯ2膜１
４を除去した後、２５００Å厚の第３ポリシリコン膜１
９を堆積し（図６参照）、これをエッチバックして第２
のフローティングゲート部７、１１と第１のフローティ
ングゲート部９とを電気的に接続可能なゲート片１０を
形成する（図７参照）。その後公知の方法にて制御ゲー
ト用絶縁膜を介して制御ゲート等をつくる。このように
して不揮発性メモリを形成できる。
【０００６】
【発明の効果】以上のようにこの発明によれば、フロー
ティングゲートの側壁側に、フローティングゲートと電
気的に接続する導電性側壁スペースを設け、それによっ
てゲート酸化膜の膜厚とそれ以外の膜厚を異ならすこと
ができるようにし、ソース又は／及びドレインと導電性
側壁スペーサのオーバーラップ部を薄くできてこれをト
ンネル領域とし、書込み／消去特性を向上できる。ま
た、ソース又は／及びドレインの端が位置するゲート酸
化膜を従来より厚くできるので、接合リークの発生を防
止できる。
ティングゲートの側壁側に、フローティングゲートと電
気的に接続する導電性側壁スペースを設け、それによっ
てゲート酸化膜の膜厚とそれ以外の膜厚を異ならすこと
ができるようにし、ソース又は／及びドレインと導電性
側壁スペーサのオーバーラップ部を薄くできてこれをト
ンネル領域とし、書込み／消去特性を向上できる。ま
た、ソース又は／及びドレインの端が位置するゲート酸
化膜を従来より厚くできるので、接合リークの発生を防
止できる。
【図１】この発明の一実施例における製造工程の第１ス
テップを示す構成説明図である。
テップを示す構成説明図である。
【図２】上記実施例における製造工程の第２ステップを
示す構成説明図である。
示す構成説明図である。
【図３】上記実施例における製造工程の第３ステップを
示す構成説明図である。
示す構成説明図である。
【図４】上記実施例における製造工程の第４ステップを
示す構成説明図である。
示す構成説明図である。
【図５】上記実施例における製造工程の第５ステップを
示す構成説明図である。
示す構成説明図である。
【図６】上記実施例における製造工程の第６ステップを
示す構成説明図である。
示す構成説明図である。
【図７】上記実施例における製造工程の第７ステップを
示す構成説明図である。
示す構成説明図である。
【図８】従来例を示す構成説明図である。
１ Ｓｉ基板 ２ ソース ３ ドレイン ４ ゲート酸化膜 ５ フローティングゲート７、１１ 第２のフローティングゲート部 ８ スペーサ絶縁膜９ 第１のフローティングゲート部 １０ ゲート片
Claims (2)
- 【請求項１】 ソース、ドレインを有する半導体基板上
に絶縁膜を介してフローティングゲート及び制御ゲート
が順次積層されてなる不揮発性半導体装置において、 上記フローティングゲートは、チャネル領域上にゲート
絶縁膜を介して形成された第１のフローティングゲート
部と、ソース又は／及びドレイン上の、上記第１のフロ
ーティングゲート部の側壁側に配設され、ゲート片によ
り上記第１のフローティングゲート部と電気的に接続さ
れた第２のフローティングゲート部とからなり、 該第２のフローティングゲート部はソース又はドレイン
との間にトンネル酸化膜を有し、制御ゲートは上記フローティングゲートを被覆している
ことを特徴とする不揮発性半導体装置。 - 【請求項２】 半導体基板上にゲート絶縁膜となる第１
の絶縁膜、第１の導電材料を堆積させ、上記第１の導電
材料をパターニングすることにより、第１のフローティ
ングゲート部を形成する工程と、 該第１のフローティングゲート部をマスクにイオン注入
し、ソース／ドレインを形成する工程と、 上記ドレイン上の第１の絶縁膜を除去し、所定領域だけ
上記半導体基板表面を露出させた後、全面を酸化し、上
記第１の絶縁膜が除去された領域にトンネル酸化膜とな
る第２の絶縁膜を形成する工程と、 全面に第２の導電材料を堆積させた後、エッチバックす
ることにより、第２のフローティングゲート部となるサ
イドウォールを形成する工程と、 上記第１のフローティングゲート部上面を露出させた
後、全面に第３の導電材料を堆積させ、エッチバックし
て、ゲート片による上記第１のフローティングゲート部
と上記第２のフローティングゲート部との電気的接続を
行うことにより、フローティングゲートを形成する工
程、 上記フローティングゲート上に制御ゲートを形成する工
程 を有することを特徴とする不揮発性半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131427A JP2877556B2 (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3131427A JP2877556B2 (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04356969A JPH04356969A (ja) | 1992-12-10 |
| JP2877556B2 true JP2877556B2 (ja) | 1999-03-31 |
Family
ID=15057710
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3131427A Expired - Lifetime JP2877556B2 (ja) | 1991-06-03 | 1991-06-03 | 不揮発性半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2877556B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69316298T2 (de) * | 1992-10-02 | 1998-04-23 | Matsushita Electric Ind Co Ltd | Nichtflüchtige Speicherzelle |
| US5479368A (en) * | 1993-09-30 | 1995-12-26 | Cirrus Logic, Inc. | Spacer flash cell device with vertically oriented floating gate |
| JP3425887B2 (ja) * | 1999-03-23 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
| JP5588293B2 (ja) * | 2010-09-30 | 2014-09-10 | セイコーインスツル株式会社 | 半導体不揮発性メモリ装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6360567A (ja) * | 1986-09-01 | 1988-03-16 | Hitachi Ltd | 不揮発性記憶素子 |
| JPH0456286A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置の製造方法 |
-
1991
- 1991-06-03 JP JP3131427A patent/JP2877556B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04356969A (ja) | 1992-12-10 |
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